JPH0680684B2 - Method of manufacturing thin film transistor - Google Patents
Method of manufacturing thin film transistorInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は自己整合型非晶質Si薄膜トランジスタの製造方
法に関する。The present invention relates to a method for manufacturing a self-aligned amorphous Si thin film transistor.
近年液晶フラットディスプレイ、あるいは長尺イメージ
センサの駆動デバイスに用いる薄膜トランジスタの研究
開発が盛んに行われている。In recent years, research and development of thin film transistors used for driving devices of liquid crystal flat displays or long image sensors have been actively conducted.
フラットディスプレイの画品質向上やイメージセンサの
高速化のために、ゲート金属、ソース・ドレイン間容量
が低減された自己整合型薄膜トランジスタが強く望まれ
ている（例えば、電子通信学会電子デバイス研究会技術
報告、ED−84−70（1984））。In order to improve the image quality of flat displays and the speed of image sensors, self-aligned thin film transistors with reduced gate metal and source-drain capacitance are strongly desired (for example, IEICE Technical Report on Electronic Devices). , ED-84-70 (1984)).
また、この自己整合型薄膜トランジスタは、トランジス
タ形成時の目合わせ精度を軽減できるため、上記大面積
デバイスを形成するときには有用な素子であり、特に非
晶質シリコンを用いた自己整合型薄膜トランジスタは、
非晶質シリコンが低温形成で大面積に形成できること
や、抵抗が高くオフ電流が小さい等の利点を有するた
め、特に強く開発を急がれている。Further, this self-aligned thin film transistor is an element useful when forming the large-area device because it can reduce the alignment accuracy at the time of forming the transistor. In particular, the self-aligned thin film transistor using amorphous silicon is
Since amorphous silicon can be formed in a large area by low temperature formation and has advantages such as high resistance and small off-current, development is particularly urgently needed.
第３図（ｄ）には従来例の非晶質シリコンを用いた自己
整合型薄膜トランジスタの断面図を示す（電子通信学会
電子デバイス研究会技術報告、ED−83−70（1983））。
この構造の薄膜トランジスタの製造工程を第３図（ａ）
〜（ｄ）に示す。FIG. 3 (d) shows a cross-sectional view of a conventional self-aligned thin film transistor using amorphous silicon (Technical Report of Electronic Devices Research Society of the Institute of Electronics and Communication Engineers, ED-83-70 (1983)).
The manufacturing process of the thin film transistor having this structure is shown in FIG.
~ (D).
まず、第３図（ａ）に示すように、ガラス基板１にゲー
ト金属を形成してこれをパターニングし、ゲート電極２
を形成する。この上にゲート絶縁膜３、非晶質シリコン
膜４を順次形成し、所望の大きさにパターニングする。
この上にフォトレジスト６を塗布し、ガラス基板側から
紫外光７を照射することによりフォトレジスト６を感光
させる。このときゲート金属がマスクとなってゲート金
属上のフォトレジスト６は感光しない。これを現像する
と第３図（ｂ）に示すようにゲート金属の直上のみにフ
ォトレジスト６が残る。次に第３図（ｃ）に示すよう
に、この上にn+非晶質シリコン膜14を形成し、次にソー
ス・ドレイン電極用金属10を蒸着する。次に、フォトレ
ジストを除去し、不要なn+非晶質シリコン膜およびソー
ス・ドレイン用電極金属をリフトオフして取除けば第３
図（ｄ）のように自己整合型非晶質シリコン薄膜トラン
ジスタが完成する。First, as shown in FIG. 3A, a gate metal is formed on the glass substrate 1 and patterned to form a gate electrode 2
To form. A gate insulating film 3 and an amorphous silicon film 4 are sequentially formed on this and patterned to a desired size.
Photoresist 6 is applied on this, and the photoresist 6 is exposed by irradiating ultraviolet light 7 from the glass substrate side. At this time, the gate metal serves as a mask and the photoresist 6 on the gate metal is not exposed. When this is developed, as shown in FIG. 3B, the photoresist 6 remains only on the gate metal. Next, as shown in FIG. 3 (c), an n + amorphous silicon film 14 is formed thereon, and then the source / drain electrode metal 10 is deposited. Next, the photoresist is removed, and unnecessary n + amorphous silicon film and source / drain electrode metal are lifted off to remove the third
A self-aligned amorphous silicon thin film transistor is completed as shown in FIG.
〔発明が解決しようとする問題点〕 しかしながら、第３図（ａ）〜（ｄ）に示した薄膜トラ
ンジスタは特性的には満足できるものの、n+非晶質シリ
コン膜およびソース・ドレイン用電極金属をリフトオフ
工程が難しく、これが歩留り低下を来たし生産的に問題
がある。[Problems to be Solved by the Invention] However, although the thin film transistor shown in FIGS. 3 (a) to 3 (d) is characteristically satisfactory, it has an n + amorphous silicon film and a source / drain electrode metal. The lift-off process is difficult, which causes a decrease in yield, which is problematic in productivity.
本発明の目的は、上述した非晶質シリコン薄膜トランジ
スタの製造に、リフトオフ工程を含まず、安定に製造が
行える自己整合型薄膜トランジスタの製造方法を提供す
ることにある。An object of the present invention is to provide a method for manufacturing a self-aligned thin film transistor, which does not include a lift-off process in manufacturing the above-described amorphous silicon thin film transistor and can be stably manufactured.
第１の発明は、絶縁性基板上にゲート電極を形成する工
程と、該ゲート電極を覆うように第１の透明絶縁膜、非
晶質半導体薄膜、第２の透明絶縁膜を形成する工程と、
フォトレジストを塗布して該ゲート電極をマスクとして
絶縁性基板側から露光して該第２の絶縁膜をパターニン
グする工程と、パターニングされた該第２の絶縁膜また
は該フォトレジストをマスクとして前記非晶質半導体薄
膜に選択的に不純物を導入してソース領域及びドレイン
領域を形成する工程と、前記非晶質半導体薄膜と反応し
てシリサイド層ができる金属膜もしくは合金膜を全面に
被着した後、前記ソース領域、ドレイン領域のそれぞれ
の表面部に形成されたシリサイド層を残して未反応の前
記金属膜もしくは合金膜をパターニングすることにより
前記第２の透明絶縁膜と重ならないようにそれぞれ分離
されたソース、ドレイン電極を形成する工程と、前記非
晶質半導体薄膜を少なくとも前記ゲート電極上方のソー
ス、ドレイン領域を残して島状にパターニングする工程
とからなることを特徴とした薄膜トランジスタの製造方
法である。A first invention comprises a step of forming a gate electrode on an insulating substrate, and a step of forming a first transparent insulating film, an amorphous semiconductor thin film, and a second transparent insulating film so as to cover the gate electrode. ,
A step of applying a photoresist and patterning the second insulating film by exposing from the side of the insulating substrate using the gate electrode as a mask; and a step of using the patterned second insulating film or the photoresist as a mask. A step of selectively introducing impurities into the crystalline semiconductor thin film to form a source region and a drain region, and after depositing a metal film or an alloy film which reacts with the amorphous semiconductor thin film to form a silicide layer on the entire surface , The unreacted metal film or alloy film is patterned by leaving the silicide layers formed on the respective surface portions of the source region and the drain region, so that they are separated so as not to overlap with the second transparent insulating film. Forming a source / drain electrode, and forming the amorphous semiconductor thin film at least on the source / drain region above the gate electrode. It is a manufacturing method of a thin film transistor, wherein comprising the step of patterning the island-like leaving.
第２の発明は、絶縁性基板上にゲート電極を形成する工
程と、該ゲート電極を覆うように第１の透明絶縁膜、非
晶質半導体薄膜、第２の透明絶縁膜を形成する工程と、
フォトレジストを塗布し、該ゲート電極をマスクとし絶
縁性基板側から露光して該第２の絶縁膜をパターニング
する工程と、パターニングされた該第２の絶縁膜または
フォトレジストをマスクとして前記非晶質半導体薄膜に
選択的に不純物を導入してソース領域及びドレイン領域
を形成する工程と、前記非晶質半導体薄膜を少なくとも
前記ゲート電極上方のソース、ドレイン領域を残して島
状にパターニングする工程と、前記非晶質半導体薄膜と
反応してシリサイド層ができる金属膜もしくは合金膜を
全面に被着した後、前記ソース領域、ドレイン領域のそ
れぞれの表面に形成されたシリサイド層を残して未反応
の前記金属膜もしくは合金膜をパターニングすることに
より前記第２の透明絶縁膜と重ならないようにそれぞれ
分離されたソース、ドレイン電極を形成する工程とから
なることを特徴とした薄膜トランジスタの製造方法であ
る。A second invention is a step of forming a gate electrode on an insulating substrate, and a step of forming a first transparent insulating film, an amorphous semiconductor thin film, and a second transparent insulating film so as to cover the gate electrode. ,
A step of applying a photoresist and patterning the second insulating film by exposing from the side of the insulating substrate using the gate electrode as a mask; and the amorphous using the patterned second insulating film or photoresist as a mask Forming a source region and a drain region by selectively introducing impurities into the semiconductor thin film, and patterning the amorphous semiconductor thin film in an island shape leaving at least the source and drain regions above the gate electrode. After depositing a metal film or an alloy film, which reacts with the amorphous semiconductor thin film to form a silicide layer, on the entire surface, the silicide layer formed on each surface of the source region and the drain region is left unreacted. Sources separated by patterning the metal film or the alloy film so as not to overlap with the second transparent insulating film. A method of manufacturing a thin film transistor which is characterized by comprising the step of forming a drain electrode.
第１図（ｄ），（ｅ），第２図（ｅ），（ｆ）より明ら
かなように、本発明の第１および第２の発明において、
ソース・ドレイン領域８はゲート電極２とほぼ同形状に
形成された第２の絶縁膜５によりゲート電極２と自己整
合的に形成されており、このためソース・ドレイン領域
８とゲート電極２との重なり容量はほとんどなく、重な
り容量のばらつき低減による液晶ディスプレイの高画品
質化やイメージセンサにおけるトランジスタスイッチ動
作による雑音の低減が図られる。As is clear from FIGS. 1 (d) and (e) and FIGS. 2 (e) and (f), in the first and second inventions of the present invention,
The source / drain region 8 is formed in a self-aligned manner with the gate electrode 2 by the second insulating film 5 formed in substantially the same shape as the gate electrode 2, and therefore the source / drain region 8 and the gate electrode 2 are formed. Since there is almost no overlap capacitance, it is possible to improve the image quality of the liquid crystal display by reducing variations in the overlap capacitance and reduce noise due to transistor switch operation in the image sensor.
トランジスタオン時にはチャネルとソース・ドレイン電
極11はシリサイド層12により接続される。このシリサイ
ド層は面積抵抗が５〜100Kオーム／□と小さいため、比
較的抵抗の高い非晶質シリコンソース・ドレイン領域８
（108〜109オーム／□）のみの場合に比べてオン抵抗の
低下はなく、デバイス動作が可能になる。When the transistor is on, the channel and the source / drain electrode 11 are connected by the silicide layer 12. Since the area resistance of this silicide layer is as small as 5 to 100K ohm / □, the amorphous silicon source / drain region 8 having a relatively high resistance is used.
Compared with the case of (10 8 to 10 9 ohm / □) only, there is no decrease in on-resistance, and device operation is possible.
また、第１図（ａ）〜（ｄ）に示される本発明第１図の
発明において、ゲート電極２をマスクとして背面露光に
より作られた第２の絶縁膜５をマスクとして不純物の導
入が図られ、その後ソース・ドレイン電極11を形成した
後、非晶質シリコンを島状にエッチングするため、第１
図（ｅ）に示されるように、ゲート電極２とソース・ド
レイン電極11の交差部は、第１の絶縁膜３と非晶質シリ
コン４、第２の絶縁膜５に守られるため、層間ショート
がなくなる。また、ゲート電極２と同一形状に形成され
た第２の絶縁膜５をマスクとしてソース・ドレイン領域
８を形成し、この上に形成されるシリサイド層12を利用
して自己整合型トランジスタが形成され、従来のフォト
レジストのリフトオフ工程によるものと比べて安定にデ
バイス形成が可能になる。In addition, in the invention of FIG. 1 of the present invention shown in FIGS. 1A to 1D, introduction of impurities is performed by using the second insulating film 5 formed by backside exposure with the gate electrode 2 as a mask. After the source / drain electrodes 11 are formed, the amorphous silicon is etched into islands.
As shown in FIG. 6E, the intersection between the gate electrode 2 and the source / drain electrode 11 is protected by the first insulating film 3, the amorphous silicon 4, and the second insulating film 5, so that an interlayer short circuit occurs. Disappears. Further, the source / drain regions 8 are formed using the second insulating film 5 formed in the same shape as the gate electrode 2 as a mask, and the silicide layer 12 formed thereon is used to form a self-aligned transistor. As compared with the conventional photoresist lift-off process, the device can be formed more stably.
さらに、ソース・ドレイン電極のパターニングにはゲー
ト電極とソース・ドレイン電極のパターンが重ならなく
てもよいため、目合わせ精度は厳しくなく、大面積デバ
イスには適したトランジスタである。Further, the patterning of the source / drain electrodes does not need to overlap the patterns of the gate electrode and the source / drain electrodes, so that the alignment accuracy is not severe and the transistor is suitable for a large area device.
また、第２図（ａ）〜（ｅ）に示される本発明第２の発
明において、ゲート電極２をマスクとして背面露光によ
り作られた第２の絶縁膜をマスクにして不純物の導入が
図られ、その後、非晶質シリコンを島状にエッチングす
るため、本発明第１の発明で起こり得るわずかな寄生ト
ランジスタ動作がなく、更に高性能なトランジスタアレ
イが得られる。この場合、本発明の第１の発明で効果が
あるゲート電極とソース・ドレイン電極の交差点の保護
も必要ならば第２図（ｆ）に示されるように交差点の第
２の絶縁膜、非晶質シリコンを島状に残すことにより達
成される。In addition, in the second invention of the present invention shown in FIGS. 2A to 2E, impurities are introduced by using the second insulating film formed by backside exposure with the gate electrode 2 as a mask. After that, since the amorphous silicon is etched into islands, there is no slight parasitic transistor operation that can occur in the first aspect of the present invention, and a transistor array with higher performance can be obtained. In this case, if it is necessary to protect the intersection of the gate electrode and the source / drain electrode, which is effective in the first aspect of the present invention, as shown in FIG. 2 (f), the second insulating film at the intersection, amorphous This is achieved by leaving the quality silicon in islands.
以下本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の発明の一実施例
を示すプロセスの断面図、第１図（ｅ）は完成した素子
の平面図を示す。また、第２図（ａ）〜（ｅ）は本発明
第２図の発明の実施例を工程順に示した素子の断面図で
あり、第２図（ｆ）は完成した素子の平面図である。Embodiments of the present invention will be described below with reference to the drawings.
1 (a) to 1 (d) are sectional views of a process showing one embodiment of the first invention of the present invention, and FIG. 1 (e) is a plan view of a completed device. 2 (a) to 2 (e) are sectional views of the element showing the embodiment of the invention of FIG. 2 in the order of steps, and FIG. 2 (f) is a plan view of the completed element. .
第１図（ａ）〜（ｅ）を用いて本発明の第１の発明の実
施例を説明する。まず、絶縁性基板１としてのガラス基
板上に、ゲート金属としてクロミウムを100nm蒸着し、
パターニングしてゲート電極２を形成する。次に、ゲー
ト絶縁膜３としてSiNxを300nm、非晶質シリコン４を50n
m、第２の絶縁膜としてSiOx5を200nmプラズマCVD法によ
り形成した後、フォトレジスト６を塗布し、紫外光７を
ガラス基板側から照射し、フォトレジスト６を感光させ
る（第１図（ａ））。このとき紫外光の照射時間は５〜
10分でゲート金属とほぼ同じ形状にフォトレジストを感
光することができた。An embodiment of the first invention of the present invention will be described with reference to FIGS. 1 (a) to (e). First, 100 nm of chromium is deposited as a gate metal on a glass substrate as the insulating substrate 1,
The gate electrode 2 is formed by patterning. Next, as gate insulating film 3, SiNx is 300 nm and amorphous silicon 4 is 50 n.
m, SiOx5 as a second insulating film is formed by a 200 nm plasma CVD method, and then a photoresist 6 is applied, and ultraviolet light 7 is irradiated from the glass substrate side to expose the photoresist 6 (FIG. 1 (a)). ). At this time, the irradiation time of the ultraviolet light is 5 to
In 10 minutes, the photoresist could be exposed to almost the same shape as the gate metal.
この後、フォトレジストをパターニングした後、第２の
絶縁膜５をエッチングする。さらに、パターニングされ
たフォトレジストまたは第２の絶縁膜をマスクとして不
純物原子９を非晶質シリコン中に導入する。導入する方
法は種々あるが、ここではイオン注入法を用い、燐を40
kVで８×1015／cm2導入した（第１図（ｂ））。Then, after patterning the photoresist, the second insulating film 5 is etched. Further, the impurity atom 9 is introduced into the amorphous silicon by using the patterned photoresist or the second insulating film as a mask. There are various methods of introducing phosphorus, but here, ion implantation is used, and phosphorus is
It was introduced at 8 × 10 15 / cm 2 at kV (Fig. 1 (b)).
続いてソース・ドレイン電極用金属11としてクロミウム
を150nm蒸着する。このとき、ソース・ドレイン領域の
非晶質シリコンとクロミウムの間にはシリサイド層が形
成されるが、確実にシリサイド層を形成するためには15
0℃20分間アニールするとよい。この時のシリサイド層
の抵抗は約10kオーム／□と低抵抗であった。その後、
ソース・ドレイン電極11をパターニングすることにより
不要なソース・ドレイン電極用金属を除去する（第１図
（ｃ））。この場合、クロミウムをエッチングするとき
にはシリサイド層はエッチングされないようにする必要
がある。この時、ソース・ドレイン電極間の長さはゲー
ト電極長より大きくてよく（例えばゲート電極長10μｍ
（チャネル長）に対しソース・ドレイン間長25μｍであ
った。）パターン精度はゆるい。Then, as the source / drain electrode metal 11, chromium is vapor-deposited to a thickness of 150 nm. At this time, a silicide layer is formed between the amorphous silicon and chromium in the source / drain region, but it is necessary to form a silicide layer 15
Anneal at 0 ° C for 20 minutes. At this time, the resistance of the silicide layer was as low as about 10 kΩ / □. afterwards,
By patterning the source / drain electrodes 11, unnecessary metal for the source / drain electrodes is removed (FIG. 1 (c)). In this case, it is necessary to prevent the silicide layer from being etched when etching chromium. At this time, the length between the source and drain electrodes may be larger than the gate electrode length (for example, the gate electrode length is 10 μm).
The length between the source and drain was 25 μm for the (channel length). ) The pattern accuracy is loose.
続いて、非晶質シリコンを島状にエッチングし薄膜トラ
ンジスタが完成される（第１図（ｄ），（ｅ））。Subsequently, the amorphous silicon is etched into an island shape to complete a thin film transistor (FIGS. 1D and 1E).
本薄膜トランジスタの製造工程においては、第１の絶縁
膜としてSiNx、第２の絶縁膜としてSiOxを使用したが、
SiOx,SiNx,TaOx等透明絶縁膜ならば使用可能である。ま
た形成法においてもスパッタ法、光CVD法等も使用可能
である。In the manufacturing process of this thin film transistor, SiNx was used as the first insulating film and SiOx was used as the second insulating film.
Any transparent insulating film such as SiOx, SiNx, TaOx can be used. Further, as a forming method, a sputtering method, an optical CVD method or the like can be used.
また、ソース・ドレイン電極用金属としては、クロミウ
ムの他、ニッケル，モリブデン，パラヂウム等シリサイ
ド層ができる金属ならばなんでもよく、クロミウム−ア
ルミニウム，クロミウム−ニッケル，ニッケル−金、等
の積層構造、または合金でも可能である。The source / drain electrode metal may be any metal capable of forming a silicide layer such as nickel, molybdenum, or palladium in addition to chromium, and may have a laminated structure such as chromium-aluminum, chromium-nickel, nickel-gold, or an alloy. But it is possible.
また、本発明の第２の発明を第２図（ａ）〜（ｆ）を用
いて説明する。まず、絶縁性基板１としてのガラス基板
上に、ゲート金属としてタンタルを100nm蒸着し、パタ
ーニングしてゲート電極２を形成する。次に、ゲート絶
縁膜３としてSiNxを300nm、非晶質シリコン４を100nmプ
ラズマCVD法で形成し、第２の絶縁膜としてSiOx5を100n
mスパッタ法により形成した後、フォトレジスト６を塗
布し、紫外光７をガラス基板側から照射しフォトレジス
ト６を感光させる（第２図（ａ））。このとき紫外光の
照射時間は５〜10分でゲート金属とほぼ同じ形状にフォ
トレジストを感光することができた。A second invention of the present invention will be described with reference to FIGS. 2 (a) to (f). First, 100 nm of tantalum as a gate metal is vapor-deposited on a glass substrate as the insulating substrate 1 and patterned to form a gate electrode 2. Next, 300 nm of SiNx and 100 nm of amorphous silicon 4 are formed by a plasma CVD method as the gate insulating film 3, and SiOx5 of 100 n is formed as the second insulating film.
After forming by the m-sputtering method, a photoresist 6 is applied, and ultraviolet light 7 is irradiated from the glass substrate side to expose the photoresist 6 (FIG. 2 (a)). At this time, the irradiation time of the ultraviolet light was 5 to 10 minutes, and the photoresist could be exposed to the same shape as the gate metal.
この後、フォトレジストをパターニングした後、第２の
絶縁膜５をエッチングする。さらに、パターニングされ
たフォトレジストまたは第２の絶縁膜をマスクとして不
純物原子９を非晶質シリコン中に導入した。導入する方
法は種々であるが、ここではイオン注入法を用い、燐を
60kVで10×1015／cm2導入した（第２図（ｂ））。Then, after patterning the photoresist, the second insulating film 5 is etched. Further, impurity atoms 9 were introduced into the amorphous silicon by using the patterned photoresist or the second insulating film as a mask. There are various methods of introducing phosphorus, but here, ion implantation is used and phosphorus is used.
It was introduced at 10 × 10 15 / cm 2 at 60 kV (Fig. 2 (b)).
さらに、ゲート電極２上に付着している第２の絶縁膜を
必要な部分（例えば、薄膜トランジスタのチャネル上部
または必要ならば薄膜トランジスタのチャネル上部とゲ
ート電極とドレイン電極の交差予定部）を除いてエッチ
ングし、非晶質シリコンを島状にエッチングする（第２
図（ｃ））。Further, the second insulating film attached on the gate electrode 2 is etched except for a necessary portion (for example, a channel upper portion of the thin film transistor or a channel upper portion of the thin film transistor and a planned crossing portion of the gate electrode and the drain electrode if necessary). And etch the amorphous silicon into islands (second
Figure (c)).
続いてソース・ドレイン電極用金属10としてクロミウム
を50nm、アルミニウムを200nm蒸着する（第２図
（ｄ））。このとき、ソース・ドレイン領域の非晶質シ
リコンとクロミウムの間にはシリサイド層が形成される
が、確実にシリサイド層を形成するためには150℃で20
分間アニールするとよい。この時のシリサイド層の抵抗
は約10kオーム／□と低抵抗であった。その後、ソース
・ドレイン電極をパターニングすることにより不要なソ
ース・ドレイン電極用金属を除去した（第２図（ｅ），
（ｆ））。この場合、クロミウムをエッチングするとき
にはシリサイド層はエッチングされないようにする必要
がある。この時、ソース・ドレイン電極間の長さはゲー
ト電極長より大きくてよく（例えばゲート電極長10μｍ
（チャネル長）に対しソース・ドレイン間長25μｍであ
った。）パターン精度はゆるい。Then, as the metal 10 for the source / drain electrodes, 50 nm of chromium and 200 nm of aluminum are vapor-deposited (FIG. 2 (d)). At this time, a silicide layer is formed between the amorphous silicon and chromium in the source / drain region, but at 150 ° C., a silicide layer is formed at a temperature of 150 ° C. for reliable formation of the silicide layer.
Anneal for a minute. At this time, the resistance of the silicide layer was as low as about 10 kΩ / □. After that, unnecessary metal for the source / drain electrodes was removed by patterning the source / drain electrodes (FIG. 2 (e),
(F)). In this case, it is necessary to prevent the silicide layer from being etched when etching chromium. At this time, the length between the source and drain electrodes may be larger than the gate electrode length (for example, the gate electrode length is 10 μm).
The length between the source and drain was 25 μm for the (channel length). ) The pattern accuracy is loose.
以上説明したように、本発明の製造方法によれば、その
工程の中に、リフトオフ工程が含まれていないため、従
来と比べて歩留りよく自己整合型薄膜トランジスタを形
成することができる。As described above, according to the manufacturing method of the present invention, the lift-off step is not included in the steps, so that the self-aligned thin film transistor can be formed with a higher yield than in the conventional case.
また、第１図の構造から分るように、ゲート電極と自己
整合的に形成されたソース・ドレイン領域とシリサイド
層のためにチャネル部とソース・ドレイン電極が低抵抗
でつながる。実際に形成された薄膜トランジスタでは、
チャネル幅40μm,チャネル長10μｍの素子において、ソ
ース・ドレイン間に10V、ゲート電圧に15V印加したオン
電流は２〜４×10-6Ａ、移動度0.2〜0.4cm2/v・secと非
晶質シリコントランジスタとして十分な特性を有してお
り、またオフ電流も２〜８×10-12Ａと十分小さく、液
晶ディスプレイやイメージセンサに使えることが明らか
になった。Further, as can be seen from the structure of FIG. 1, the source / drain regions and the silicide layer formed in self-alignment with the gate electrode connect the channel portion and the source / drain electrode with low resistance. In the actually formed thin film transistor,
In an element with a channel width of 40 μm and a channel length of 10 μm, an ON current of 10 V applied between the source and drain and 15 V for the gate voltage was 2-4 × 10 -6 A, and the mobility was 0.2-0.4 cm 2 / v ・ sec. It has sufficient characteristics as a high quality silicon transistor, and its off current is sufficiently small as 2 to 8 × 10 -12 A, and it has been clarified that it can be used for liquid crystal displays and image sensors.
さらに、本発明によればゲート電極とソース・ドレイン
電極の交差部の保護が簡単にできるため、大面積のデバ
イスが歩留りよく得られ、また自己整合型トランジスタ
が得られるので、寄生容量の低減ができ大面積デバイス
の高性能化に寄与することができる。Furthermore, according to the present invention, since the intersection of the gate electrode and the source / drain electrode can be easily protected, a large-area device can be obtained with a high yield, and a self-aligned transistor can be obtained, so that the parasitic capacitance can be reduced. It can contribute to high performance of large area devices.
第１図（ａ）〜（ｄ）は本発明の第１の発明の一実施例
を示すプロセスの断面図、第１図（ｅ）は完成した素子
の平面図、第２図（ａ）〜（ｅ）は本発明第２の発明を
工程順に示した素子の断面図、第２図（ｆ）は完成した
素子の平面図、第３図（ａ）〜（ｄ）は従来例の自己整
合型薄膜トランジスタの製造プロセスを示す素子の断面
図である。 １…ガラス基板、２…ゲート電極 ３…第１の絶縁膜、４…非晶質シリコン膜 ５…第２の絶縁膜、６…フォトレジスト ７…紫外光、８…ソース・ドレイン領域 ９…不純物原子、10…ソース・ドレイン電極用金属 11…ソース・ドレイン電極、12…シリサイド層 13…透明電極、14…n+非晶質シリコン層1 (a) to 1 (d) are sectional views of a process showing an embodiment of the first invention of the present invention, FIG. 1 (e) is a plan view of a completed device, and FIGS. (E) is a sectional view of the device showing the second invention of the present invention in the order of steps, FIG. 2 (f) is a plan view of the completed device, and FIGS. 3 (a) to 3 (d) are self-alignment of the conventional example. FIG. 6 is a cross-sectional view of an element showing a manufacturing process of a thin film transistor. DESCRIPTION OF SYMBOLS 1 ... Glass substrate, 2 ... Gate electrode 3 ... First insulating film, 4 ... Amorphous silicon film 5 ... Second insulating film, 6 ... Photoresist 7 ... UV light, 8 ... Source / drain region 9 ... Impurity Atom, 10 ... Metal for source / drain electrode 11 ... Source / drain electrode, 12 ... Silicide layer 13 ... Transparent electrode, 14 ... n + Amorphous silicon layer
Claims (2)
と、該ゲート電極を覆うように第１の透明絶縁膜、非晶
質半導体薄膜、第２の透明絶縁膜を形成する工程と、フ
ォトレジストを塗布して該ゲート電極をマスクとして絶
縁性基板側から露光して該第２の絶縁膜をパターニング
する工程と、パターニングされた該第２の絶縁膜または
該フォトレジストをマスクとして前記非晶質半導体薄膜
に選択的に不純物を導入してソース領域及びドレイン領
域を形成する工程と、前記非晶質半導体薄膜と反応して
シリサイド層ができる金属膜もしくは合金膜を全面に被
着した後、前記ソース領域、ドレイン領域のそれぞれの
表面部に形成されたシリサイド層を残して未反応の前記
金属膜もしくは合金膜をパターニングすることにより前
記第２の透明絶縁膜と重ならないようにそれぞれ分離さ
れたソース、ドレイン電極を形成する工程と、前記非晶
質半導体薄膜を少なくとも前記ゲート電極上方のソー
ス、ドレイン領域を残して島状にパターニングする工程
とからなることを特徴とした薄膜トランジスタの製造方
法。1. A step of forming a gate electrode on an insulating substrate, and a step of forming a first transparent insulating film, an amorphous semiconductor thin film, and a second transparent insulating film so as to cover the gate electrode, A step of applying a photoresist and patterning the second insulating film by exposing from the side of the insulating substrate using the gate electrode as a mask; and a step of using the patterned second insulating film or the photoresist as a mask. A step of selectively introducing impurities into the crystalline semiconductor thin film to form a source region and a drain region, and after depositing a metal film or an alloy film which reacts with the amorphous semiconductor thin film to form a silicide layer on the entire surface The second transparent insulating film is formed by patterning the unreacted metal film or alloy film while leaving the silicide layers formed on the respective surface portions of the source region and the drain region. And a step of forming source and drain electrodes separated from each other so as not to overlap with each other, and a step of patterning the amorphous semiconductor thin film in an island shape leaving at least the source and drain regions above the gate electrode. A method of manufacturing a featured thin film transistor.
と、該ゲート電極を覆うように第１の透明絶縁膜、非晶
質半導体薄膜、第２の透明絶縁膜を形成する工程と、フ
ォトレジストを塗布し、該ゲート電極をマスクとし絶縁
性基板側から露光して該第２の絶縁膜をパターニングす
る工程と、パターニングされた該第２の絶縁膜またはフ
ォトレジストをマスクとして前記非晶質半導体薄膜に選
択的に不純物を導入してソース領域及びドレイン領域を
形成する工程と、前記非晶質半導体薄膜を少なくとも前
記ゲート電極上方のソース、ドレイン領域を残して島状
にパターニングする工程と、前記非晶質半導体薄膜と反
応してシリサイド層ができる金属膜もしくは合金膜を全
面に被着した後、前記ソース領域、ドレイン領域のそれ
ぞれの表面部に形成されたシリサイド層を残して未反応
の前記金属膜もしくは合金膜をパターニングすることに
より前記第２の透明絶縁膜と重ならないようにそれぞれ
分離されたソース、ドレイン電極を形成する工程とから
なることを特徴とした薄膜トランジスタの製造方法。2. A step of forming a gate electrode on an insulating substrate, and a step of forming a first transparent insulating film, an amorphous semiconductor thin film, and a second transparent insulating film so as to cover the gate electrode, A step of applying a photoresist and patterning the second insulating film by exposing from the side of the insulating substrate using the gate electrode as a mask; and the amorphous using the patterned second insulating film or photoresist as a mask Forming a source region and a drain region by selectively introducing impurities into the semiconductor thin film, and patterning the amorphous semiconductor thin film in an island shape leaving at least the source and drain regions above the gate electrode. After depositing a metal film or an alloy film that forms a silicide layer by reacting with the amorphous semiconductor thin film on the entire surface, a metal film or an alloy film is formed on each surface of the source region and the drain region. Patterning the unreacted metal film or alloy film leaving the silicide layer left behind to form source and drain electrodes separated from each other so as not to overlap with the second transparent insulating film. A method of manufacturing a featured thin film transistor.
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|---|---|---|---|
| JP61307039A JPH0680684B2 (en) | 1986-12-22 | 1986-12-22 | Method of manufacturing thin film transistor |
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| JP61307039A JPH0680684B2 (en) | 1986-12-22 | 1986-12-22 | Method of manufacturing thin film transistor |
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|---|---|
| JPS63158875A JPS63158875A (en) | 1988-07-01 |
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ID=17964307
Family Applications (1)
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| JP61307039A Expired - Lifetime JPH0680684B2 (en) | 1986-12-22 | 1986-12-22 | Method of manufacturing thin film transistor |
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-
1986
- 1986-12-22 JP JP61307039A patent/JPH0680684B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPS63158875A (en) | 1988-07-01 |
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