KR100934328B1 - Polycrystalline silicon thin film transistor having a lower gate and manufacturing method thereof - Google Patents

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Abstract

본 발명은 금속유도 측면 결정화법(MILC)을 이용하여 활성층을 결정화할 때 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지할 수 있는 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것이다.The present invention adopts a lower gate structure in which the gate insulating film is formed before the silicon layer when the active layer is crystallized using the metal induced lateral crystallization (MILC), thereby preventing the silicon layer from being damaged by plasma during deposition of the gate insulating film. The present invention relates to a polycrystalline silicon thin film transistor that can be used and a method of manufacturing the same.

본 발명은 투명기판 위에 게이트 전극을 형성하는 단계와; 상기 기판 위에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 비정질 실리콘으로 이루어진 활성층을 형성하는 단계와; 상기 활성층 위에 트랜지스터의 소스 전극과 드레인 전극이 연결되는 위치에 제1 및 제2 결정화 유도금속막을 형성하는 단계와; 상기 기판을 열처리하여 활성층의 일부분은 금속유도 결정화(MIC)에 의해 결정화시키고, 나머지 활성층 부분은 MILC에 의해 결정화시키는 단계와; 상기 활성층에 이온주입 마스크를 형성하고 불순물을 주입한 후에 열처리하여 소스 영역 및 드레인 영역을 정의하는 단계와; 상기 기판 위에 층간 절연막을 형성한 후 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention comprises the steps of forming a gate electrode on a transparent substrate; Forming a gate insulating film on the substrate; Forming an active layer of amorphous silicon on the gate insulating film; Forming first and second crystallization inducing metal layers on the active layer at positions where a source electrode and a drain electrode of the transistor are connected; Heat treating the substrate to crystallize a portion of the active layer by metal induced crystallization (MIC) and to crystallize the remaining active layer by MILC; Forming an ion implantation mask in the active layer, implanting impurities, and then performing heat treatment to define a source region and a drain region; And forming an electrode after forming an interlayer insulating film on the substrate.

Description

하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법{Poly Crystalline Silicon Thin Film Transistor Having Bottom Gate Structure and Method for Fabricating the Same}Poly Crystalline Silicon Thin Film Transistor Having Bottom Gate Structure and Method for Fabricating the Same

본 발명은 하부 게이트(Bottom gate)를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히 금속유도 측면 결정화법(MILC)을 이용하여 채널 영역의 결정화 효율성을 도모함과 동시에 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지하여 동작 전류가 높은 트랜지스터를 구현할 수 있는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polycrystalline silicon thin film transistor having a bottom gate, and a method of manufacturing the same. In particular, the crystallization efficiency of the channel region is improved by using metal induced side crystallization (MILC), and the gate insulating film The present invention relates to a polycrystalline silicon thin film transistor having a lower gate capable of implementing a transistor having a high operating current by preventing a plasma layer from being damaged by deposition of a gate insulating film by employing a lower gate structure formed first.

액정표시소자(LCD: Liquid Crystal Display), OLED 등의 디스플레이 장치에 사용되는 박막 트랜지스터(TFT: Thin Film Transistor)는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착한 후, 게이트 절연막 및 게이트 전극을 형성하고, 소스 영역 및 드레인 영역에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시키고 층간절연층을 형성하여 완성된다. 박막 트랜지스터의 소스 영역, 드레인 영역 및 채널 영역을 형성하는 활성층(active layer)은 통상 유리 등의 투명 기판 상에 화학기상증착(CVD) 방법을 사용하여 실리콘층을 증착시켜 형성된다. Thin film transistors (TFTs), which are used in display devices such as liquid crystal displays (LCDs) and OLEDs, generally deposit silicon on a transparent substrate such as glass and quartz, and then, The dopant is implanted into the source region and the drain region, and then activated by annealing to form an interlayer insulating layer. An active layer forming a source region, a drain region and a channel region of a thin film transistor is usually formed by depositing a silicon layer on a transparent substrate such as glass by using a chemical vapor deposition (CVD) method.

그러나, CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘층은 비정질(amorphous) 실리콘막으로서 낮은 전자 이동도(electron mobility)를 가진다. 박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에 실리콘막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다. However, the silicon layer deposited directly on the substrate by a method such as CVD has a low electron mobility as an amorphous silicon film. As display devices using thin film transistors require fast operation speeds and are miniaturized, the degree of integration of the driving IC is increased and the aperture ratio of the pixel area is reduced. Therefore, the driving circuit is formed simultaneously with the pixel TFTs by increasing the electron mobility of the silicon film, and individual pixels are It is necessary to increase the aperture ratio.

이러한 목적을 위하여 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 다결정 구조의 결정질 실리콘층으로 결정화하는 기술이 사용되고 있다. 박막 트랜지스터의 비정질 실리콘층을 결정질 실리콘층으로 결정화시키기 위하여 여러 가지 방법이 제안되었다. For this purpose, a technique is used in which an amorphous silicon layer is heat-treated to crystallize into a crystalline silicon layer having a polycrystalline structure having high electron mobility. Various methods have been proposed to crystallize an amorphous silicon layer of a thin film transistor into a crystalline silicon layer.

상기한 결정화 방법 중 하나로서, TFT를 600℃ 이하의 저온에서 제작하기 위해 저압 증기 증착법(LPCVD)에 의해 비정질 실리콘을 유리기판 위에 증착한 뒤에 채널 영역을 금속유도 측면 결정화(MILC: Metal Induced Lateral Crystallization) 현상에 의해 결정화시키는 방법이 제안되었다.As one of the above crystallization methods, in order to fabricate a TFT at a low temperature of 600 ° C. or less, amorphous silicon is deposited on a glass substrate by low pressure vapor deposition (LPCVD), and then the channel region is subjected to metal induced lateral crystallization (MILC). Has been proposed to crystallize by phenomena.

상기 MILC는 비정질 실리콘 박막을 열처리에 의해 결정화할 때 비정질 실리콘과 금속 니켈 사이의 실리사이드 반응을 이용하여 600℃ 이하의 저온에서 큰 결정립 크기의 우수한 다결정 실리콘 박막을 얻을 수 있도록 하였다.The MILC used a silicide reaction between amorphous silicon and metal nickel when the amorphous silicon thin film was crystallized by heat treatment to obtain an excellent polycrystalline silicon thin film having a large grain size at a low temperature of less than 600 ° C.

상기 MILC 현상을 이용하여 비정질 실리콘층을 결정화시키는 경우에는 결정 화 유도 금속(니켈)을 포함한 실리사이드 계면이 실리콘층의 상변화가 전파됨에 따라 측면으로 이동하여 MILC 현상을 이용하여 결정화되는 채널 영역에는 결정화를 유도하기 위하여 사용된 금속 성분(니켈)이 거의 잔류하지 않아 트랜지스터 활성화층의 전류 누설 및 기타 동작 특성에 영향을 미치지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에 300℃ 내지 500℃의 비교적 저온에서 실리콘의 결정화를 유도할 수 있고, 고로(furnace)를 이용하여 기판의 손상 없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.When the amorphous silicon layer is crystallized using the MILC phenomenon, the silicide interface including the crystallization inducing metal (nickel) moves to the side as the phase change of the silicon layer propagates and crystallizes in the channel region crystallized using the MILC phenomenon. The metal component (nickel) used to induce almost no residual, so there is an advantage that does not affect the current leakage and other operating characteristics of the transistor active layer. In addition, in the case of using the MILC phenomenon, it can induce crystallization of silicon at a relatively low temperature of 300 ° C to 500 ° C, and has the advantage of simultaneously crystallizing a plurality of substrates without damaging the substrate by using a blast furnace.

그러나, 종래에 MILC를 이용하여 채널 영역의 비정질 실리콘을 결정화를 도모한 박막 트랜지스터는 상부(top) 게이트를 갖는 구조에서 구현되었고, 상부 게이트 구조의 박막 트랜지스터는 활성층을 이루는 비정질 실리콘층이 게이트 절연막 보다 먼저 형성된다. 이 경우 게이트 절연막은 플라즈마 유도 화학 증기 증착법으로 형성된다.However, in the related art, a thin film transistor having a crystallized amorphous silicon in a channel region using MILC is implemented in a structure having a top gate, and a thin film transistor having a top gate structure has an amorphous silicon layer forming an active layer than a gate insulating film. First is formed. In this case, the gate insulating film is formed by plasma induced chemical vapor deposition.

그 결과, 게이트 절연막을 증착하는 과정에서 먼저 형성된 비정질 실리콘층이 플라즈마 손상을 직접 받기 때문에 이러한 공정을 통하여 제작된 TFT는 구동 전류면에서 약점을 지닌다.As a result, since the amorphous silicon layer formed first in the process of depositing the gate insulating film is directly subjected to plasma damage, the TFT fabricated through this process has a weak point in terms of driving current.

따라서, 금속유도 측면 결정화법(MILC)에 의해 비정질 실리콘층을 결정화시키는 상부(top) 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조에서는 게이트 절연막을 비정질 실리콘층보다 먼저 형성하는 하부 게이트를 갖는 다결정 실리 콘 박막 트랜지스터가 상부(top) 게이트를 갖는 다결정 실리콘 박막 트랜지스터 보다 바람직한 것이다.Therefore, in the fabrication of a polycrystalline silicon thin film transistor having a top gate that crystallizes an amorphous silicon layer by metal induced side crystallization (MILC), a polysilicon thin film having a lower gate that forms a gate insulating film before the amorphous silicon layer is formed. Transistors are preferred over polycrystalline silicon thin film transistors with top gates.

본 발명은 이러한 종래기술의 문제점을 감안하여 안출된 것으로, 그 목적은 금속유도 측면 결정화법(MILC)을 이용하여 채널 영역의 결정화 효율성을 도모함과 동시에 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지하여 동작 전류가 높은 트랜지스터를 구현할 수 있는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the problems of the prior art, and its object is to achieve a crystallization efficiency of the channel region by using metal induced lateral crystallization (MILC) and to form a gate insulating film before the silicon layer. The present invention provides a polycrystalline silicon thin film transistor having a lower gate capable of preventing a silicon layer from being damaged by plasma damage during deposition of a gate insulating film, thereby implementing a transistor having a high operating current.

상기한 목적을 달성하기 위하여, 본 발명은 투명기판 위에 전도성막을 증착한 후 이를 패터닝하여 게이트 전극을 형성하는 단계와; 상기 기판 위에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 비정질 실리콘을 증착하고 이를 패터닝하여 활성층을 정의하는 단계와; 상기 활성층 위에 트랜지스터의 소스 전극과 드레인 전극이 연결되는 위치에 제1 및 제2 결정화 유도금속막을 형성하는 단계와; 상기 기판을 열처리하여 상기 제1 및 제2 결정화 유도금속막의 하부에 위치한 비정질 실리콘으로 이루어진 활성층 부분은 금속유도 결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화 유도금속막과 접촉되지 않은 비정질 실리콘으로 이루어진 활성층 부분과 게이트 전극 상측의 채널 영역은 금속유도 측면 결정화(MILC)에 의해 결정화시키는 단계와; 상기 활성층의 채널 영역 상부를 차단하는 이온주입 마스크를 형성하고 이를 이용하여 불순물을 주입한 후에 열처리하여 소스 영역 및 드레 인 영역을 정의하는 단계와; 상기 기판 위에 층간 절연막을 형성한 후 소스 영역 및 드레인 영역에 대한 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of depositing a conductive film on a transparent substrate and patterning it to form a gate electrode; Forming a gate insulating film on the substrate; Depositing and patterning amorphous silicon on the gate insulating film to define an active layer; Forming first and second crystallization inducing metal layers on the active layer at positions where a source electrode and a drain electrode of the transistor are connected; The active layer portion made of amorphous silicon positioned under the first and second crystallization inducing metal films by heat treating the substrate is crystallized by metal induced crystallization (MIC), and is not in contact with the first and second crystallization inducing metal films. Crystallizing the active layer portion made of silicon and the channel region above the gate electrode by metal induced side crystallization (MILC); Forming an ion implantation mask that blocks an upper portion of the channel region of the active layer, injecting impurities therein, and then performing heat treatment to define a source region and a drain region; And forming an electrode for a source region and a drain region after forming an interlayer insulating layer on the substrate, thereby providing a method of manufacturing a polycrystalline silicon thin film transistor having a lower gate.

이 경우, 상기 게이트 전극용 전도성막은 금속막과 불순물이 도핑된 실리콘 박막 중에서 어느 하나를 이용할 수 있다.In this case, the gate electrode conductive film may use any one of a metal film and a silicon thin film doped with impurities.

또한, 상기 게이트 절연막은 플라즈마 유도 화학 증기 증착법에 의해 형성된 실리콘 산화막 또는 실리콘 질화막과의 적층인 것이 바람직하다.In addition, the gate insulating film is preferably a laminate with a silicon oxide film or a silicon nitride film formed by a plasma induced chemical vapor deposition method.

상기 이온주입 마스크는 채널 부분을 가리는 노광 마스크나 하부면 노광을 통해 채널 부분을 가리는 방법 중에서 어느 하나를 이용하여 제작된 포토레지스트 패턴으로 형성될 수 있다.The ion implantation mask may be formed as a photoresist pattern fabricated using any one of an exposure mask covering a channel portion or a method of covering the channel portion by exposing a bottom surface.

상기 제1 및 제2 결정화 유도금속막을 형성하는 단계는, 상기 기판의 전면에 포토레지스트층을 형성한 후, 사진식각 공정에 의해 활성층의 소스 전극과 드레인 전극이 형성되는 위치에 소스 및 드레인 영역에 대한 접촉창을 형성하는 노광 마스크를 이용하여 포토레지스트층에 한쌍의 접촉창을 형성하는 단계와, 상기 결정화 유도금속막을 기판 전면에 증착한 후, 리프트-오프(lift-off)법에 의해 포토레지스트층을 제거함에 의해 활성층을 이루는 비정질 실리콘에 형성된 제1 및 제2 결정화 유도금속막 만을 남기는 단계를 포함할 수 있다.The forming of the first and second crystallization inducing metal layers may include forming a photoresist layer on the entire surface of the substrate, and then forming a photoresist layer on the source and drain regions at positions where source and drain electrodes of the active layer are formed by a photolithography process. Forming a pair of contact windows in the photoresist layer using an exposure mask forming a contact window for the photoresist, depositing the crystallization inducing metal film on the entire surface of the substrate, and then performing photoresist by a lift-off method. The method may include leaving only the first and second crystallization inducing metal films formed on the amorphous silicon forming the active layer by removing the layer.

본 발명의 다른 특징에 따르면, 본 발명은 투명기판과; 상기 투명기판 위에 아일랜드 형상으로 이루어진 게이트 전극과; 상기 게이트 전극이 형성된 투명기판의 상부면에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 아일랜드 형상을 가지며 다결정 실리콘으로 이루어지고, 영역의 양측에 각각 이온이 도핑되어 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역과 드레인 영역 사이에 이온이 도핑되지 않은 채널 영역을 포함하는 활성층과; 상기 활성층을 덮도록 기판위에 형성된 층간 절연막과; 상기 층간 절연막을 관통하여 소스 영역 및 드레인 영역과 연결된 소스 전극 및 드레인 전극을 포함하며, 상기 다결정 실리콘으로 이루어진 활성층의 소스 영역 및 드레인 영역 일부는 상기 소스 영역 및 드레인 영역의 상부에 부분적으로 형성된 제1 및 제2 결정화 유도금속막을 이용한 MIC 결정화에 의해 비정질 실리콘이 다결정 실리콘으로 결정화되고; 상기 소스 영역 및 드레인 영역의 나머지 영역과 채널 영역은 상기 제1 및 제2 결정화 유도금속막을 이용한 금속유도 측면 결정화(MILC)에 의해 비정질 실리콘이 다결정 실리콘으로 결정화된 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터를 제공한다.According to another feature of the invention, the present invention is a transparent substrate; A gate electrode having an island shape on the transparent substrate; A gate insulating film formed on an upper surface of the transparent substrate on which the gate electrode is formed; A source region and a drain region having an island shape on the gate insulating layer and formed of polycrystalline silicon, each of the regions being doped with ions, and a channel region having no ions doped between the source region and the drain region; An active layer; An interlayer insulating film formed on the substrate so as to cover the active layer; A source electrode and a drain electrode connected to the source region and the drain region through the interlayer insulating layer; A portion of the source region and the drain region of the active layer made of silicon is crystallized from amorphous silicon into polycrystalline silicon by MIC crystallization using first and second crystallization induced metal films partially formed on the source and drain regions; The remaining region and the channel region of the source region and the drain region have a lower gate structure, in which amorphous silicon is crystallized into polycrystalline silicon by metal induced side crystallization (MILC) using the first and second crystallization inducing metal films. Provided are polycrystalline silicon thin film transistors.

상기한 바와 같이 본 발명에서는 금속유도 측면 결정화법(MILC)을 이용하여 채널 영역의 결정화 효율성을 도모함과 동시에 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지하여 동작 전류가 높은 트랜지스터를 구현할 수 있다.As described above, in the present invention, the silicon layer is deposited during the deposition of the gate insulating film by employing a metal gate-induced lateral crystallization (MILC) to reduce the crystallization efficiency of the channel region and employing a lower gate structure in which the gate insulating film is formed before the silicon layer. It is possible to prevent the plasma damage and to implement a transistor having a high operating current.

(실시예)(Example)

이하에 상기한 본 발명을 바람직한 실시예가 도시된 첨부도면을 참고하여 더욱 상세하게 설명한다. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

첨부된 도면, 도 1 내지 도 8은 각각 본 발명에 따라 실리콘층의 하부에 게이트 절연막과 게이트를 형성한 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 제조공정을 설명하기 위한 공정단면도이다.1 to 8 are cross-sectional views illustrating a process of fabricating a polycrystalline silicon thin film transistor having a lower gate structure in which a gate insulating film and a gate are formed below a silicon layer, respectively, according to the present invention.

본 발명에 따른 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터는 투명기판(1)과; 상기 투명기판(1) 위에 아일랜드 형상으로 이루어진 게이트 전극(2)과; 상기 게이트 전극(2)이 형성된 투명기판(1)의 상부면에 형성된 게이트 절연막(3)과; 상기 게이트 절연막(3) 상에 아일랜드 형상을 가지며 다결정 실리콘으로 이루어지고, 영역의 양측에 각각 이온이 도핑되어 형성된 소스 영역(9a) 및 드레인 영역(9b)과, 상기 소스 영역(9a)과 드레인 영역(9b) 사이에 이온이 도핑되지 않은 채널 영역(9c)을 포함하는 활성층(6)과; 상기 활성층(6)을 덮도록 기판(1) 위에 형성된 층간 절연막(10)과; 상기 층간 절연막(10)을 관통하여 소스 영역(9a) 및 드레인 영역(9b)과 연결된 소스 전극(11a) 및 드레인 전극(11b)을 포함한다.A polycrystalline silicon thin film transistor having a lower gate according to the present invention includes a transparent substrate (1); A gate electrode 2 having an island shape on the transparent substrate 1; A gate insulating film 3 formed on an upper surface of the transparent substrate 1 on which the gate electrode 2 is formed; A source region 9a and a drain region 9b formed of polycrystalline silicon on the gate insulating layer 3 and doped with ions on both sides of the region, and the source region 9a and the drain region. An active layer 6 comprising a channel region 9c without ions doped between 9b; An interlayer insulating film 10 formed on the substrate 1 so as to cover the active layer 6; A source electrode 11a and a drain electrode 11b penetrating the interlayer insulating layer 10 and connected to the source region 9a and the drain region 9b are included.

또한, 상기 다결정 실리콘으로 이루어진 활성층(6)의 소스 영역(9a) 및 드레인 영역(9b) 일부는 상기 소스 영역(9a) 및 드레인 영역(9b)의 상부에 부분적으로 형성된 제1 및 제2 결정화 유도금속막(5a,5b)을 이용한 MIC 결정화에 의해 비정질 실리콘이 다결정 실리콘으로 결정화되고; 상기 소스 영역(9a) 및 드레인 영역(9b)의 나머지 영역과 채널 영역(9c)은 상기 제1 및 제2 결정화 유도금속막(5a,5b)을 이용한 금속유도 측면 결정화(MILC)에 의해 비정질 실리콘이 다결정 실리콘으로 결정화된다.In addition, the polycrystalline A portion of the source region 9a and the drain region 9b of the active layer 6 made of silicon is partially formed on the source region 9a and the drain region 9b. , Amorphous silicon is crystallized into polycrystalline silicon by MIC crystallization using 5b); The remaining regions of the source region 9a and the drain region 9b and the channel region 9c are formed of amorphous silicon by MILC using the first and second crystallization inducing metal films 5a and 5b. This is crystallized into polycrystalline silicon.

또한, 상기 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법은 투명기판(1) 위에 전도성막을 증착한 후 이를 패터닝하여 게이트 전극(2)을 형성하는 단계와; 상기 기판(1) 위에 게이트 절연막(3)을 형성하는 단계와; 상기 게이트 절연막(3) 위에 비정질 실리콘을 증착하고 이를 패터닝하여 활성층(4)을 정의하는 단계와; 상기 활성층(4) 위에 트랜지스터의 소스 전극(11a)과 드레인 전극(11b)이 연결되는 위치에 제1 및 제2 결정화 유도금속막(5a,5b)을 형성하는 단계와; 상기 기판을 열처리하여 상기 제1 및 제2 결정화 유도금속막(5a,5b)의 하부에 위치한 비정질 실리콘으로 이루어진 활성층 부분은 금속유도 결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화 유도금속막(5a,5b)과 접촉되지 않은 비정질 실리콘으로 이루어진 활성층 부분과 게이트 전극(2) 상측의 채널 영역(9c)은 금속유도 측면 결정화(MILC)에 의해 결정화시키는 단계와; 상기 결정화된 활성층(6)의 채널 영역(9c) 상부를 차단하는 이온주입 마스크를 형성하고 이를 이용하여 불순물을 주입한 후에 열처리하여 소스 영역(9a) 및 드레인 영역(9b)을 정의하는 단계와; 상기 기판 위에 층간 절연막(10)을 형성한 후 소스 영역(9a) 및 드레인 영역(9b)에 대한 소스 전극 및 드레인 전극(11b)을 형성하는 단계를 포함한다.In addition, a method of manufacturing a polycrystalline silicon thin film transistor having a lower gate may include forming a gate electrode (2) by depositing and patterning a conductive film on a transparent substrate (1); Forming a gate insulating film (3) on the substrate (1); Depositing and patterning amorphous silicon on the gate insulating film (3) to define an active layer (4); Forming first and second crystallization inducing metal films (5a, 5b) on the active layer (4) at positions where a source electrode (11a) and a drain electrode (11b) of the transistor are connected; By heat-treating the substrate, an active layer portion made of amorphous silicon positioned under the first and second crystallization induction metal films 5a and 5b is crystallized by metal induced crystallization (MIC), and the first and second crystallization induction metals. Crystallizing the active layer portion made of amorphous silicon not in contact with the films 5a and 5b and the channel region 9c above the gate electrode 2 by metal induced side crystallization (MILC); Forming an ion implantation mask that blocks an upper portion of the channel region (9c) of the crystallized active layer (6), implanting impurities using the same, and then performing heat treatment to define a source region (9a) and a drain region (9b); And forming a source electrode and a drain electrode 11b for the source region 9a and the drain region 9b after forming the interlayer insulating layer 10 on the substrate.

이하에 도 1 내지 도 8을 참고하여 각 공정을 더욱 상세하게 설명한다.Hereinafter, each process will be described in more detail with reference to FIGS. 1 to 8.

먼저, 도 1을 참고하면, 예를 들어, 유리기판(제품명 : Corning 1737)(1)에 트랜지스터의 게이트 전극의 형성을 위해서 스퍼터링법을 이용하여 기판 전면에 약 1000Å 두께의 몰리브데늄텅스텐(MoW) 박막을 증착하고, 사진 식각법으로 아일랜드 형상으로 패턴을 형성하여 게이트 전극(2)을 형성한다. 이 경우 게이트 전극(2)은 금속막 이외에 불순물이 도핑된 실리콘 박막으로 이루어진 전도성막으로 형성될 수 있다.First, referring to FIG. 1, for example, a molybdenum tungsten (MoW) having a thickness of about 1000 mW on a front surface of a substrate using a sputtering method for forming a gate electrode of a transistor on a glass substrate (product name: Corning 1737) 1. A thin film is deposited, and the gate electrode 2 is formed by forming a pattern in an island shape by a photolithography method. In this case, the gate electrode 2 may be formed of a conductive film made of a silicon thin film doped with impurities in addition to the metal film.

그 후, 도 2와 같이, 상기 게이트 전극(2)을 포함한 기판 전체면 위에 플라즈마 유도 화학 증기 증착법으로 게이트 절연막(3)으로 사용될 100∼10000Å의 실리콘 산화막(SiO2)이나 실리콘 질화막과의 적층 구조를 형성한다. 이 경우 게이트 전극(2)이 금속막으로 이루어진 경우는 실리콘 질화막이 먼저 형성되고 그 위에 실리콘 산화막이 형성되는 것이 바람직하다.Thereafter, as shown in FIG. 2, a laminated structure of a silicon oxide film (SiO 2 ) or a silicon nitride film of 100 to 10000 microns to be used as the gate insulating film 3 by a plasma induced chemical vapor deposition method on the entire surface of the substrate including the gate electrode 2. To form. In this case, when the gate electrode 2 is made of a metal film, it is preferable that a silicon nitride film is formed first and a silicon oxide film is formed thereon.

이어서, 상기 게이트 절연막(3) 위에 플라즈마를 이용한 화학 증기 증착법에 의해 약 600Å의 비정질 실리콘(a-Si)을 증착하고, 사진 식각법으로 패턴을 형성하여 아일랜드 형상의 활성층(4)을 형성한다.Subsequently, about 600 kA of amorphous silicon (a-Si) is deposited on the gate insulating layer 3 by chemical vapor deposition using plasma, and a pattern is formed by photolithography to form an island-shaped active layer 4.

그리고, 도 3과 같이, 기판의 전면에 포토레지스트층(PR)(20)을 형성한 후, 니켈 오프셋(Ni-offset) MILC를 위하여 사진식각 공정에 의해 활성층(4)의 소스 전극과 드레인 전극이 형성되는 위치, 즉 게이트 전극(2)으로부터 1∼10㎛ 정도 떨어진 위치에 소스 및 드레인 영역에 대한 접촉창을 형성하는 노광 마스크(도시되지 않음)를 이용하여 포토레지스트층(20)에 한쌍의 접촉창(21)을 형성한다. 3, after forming the photoresist layer (PR) 20 on the entire surface of the substrate, the source electrode and the drain electrode of the active layer 4 by a photolithography process for nickel offset (Ni-offset) MILC A pair of photoresist layer 20 is formed on the photoresist layer 20 by using an exposure mask (not shown) which forms a contact window for the source and drain regions at the position where it is formed, that is, at a position 1 to 10 占 퐉 away from the gate electrode 2. The contact window 21 is formed.

그 후, 결정화 유도금속막(5)을 예를 들어, 스퍼터링, 가열증발, PECVD, 솔루션 코팅 중 어느 하나의 방법으로 1 내지 20nm, 예를들어 5nm 두께로 기판 전면 에 증착한다. 이 때, 적용 가능한 결정화 유도금속막(5)의 재료는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등이 주로 사용된다.Thereafter, the crystallization-inducing metal film 5 is deposited on the entire surface of the substrate in a thickness of 1 to 20 nm, for example 5 nm, by any one of methods such as sputtering, heat evaporation, PECVD, and solution coating. At this time, the material of the crystallization induction metal film 5 that can be applied is Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt, etc. Mainly used.

이어서, 리프트-오프(lift-off)법에 의해 포토레지스트층(21)을 제거함에 의해 포토레지스트층(20) 상부에 형성된 결정화 유도금속막(5)을 제거하고 활성층(4)을 이루는 비정질 실리콘에 형성된 제1 및 제2 결정화 유도금속막(5a,5b)만을 남긴다.Subsequently, the amorphous silicon forming the active layer 4 is removed by removing the crystallization-inducing metal film 5 formed on the photoresist layer 20 by removing the photoresist layer 21 by a lift-off method. Only the first and second crystallization inducing metal films 5a and 5b formed on the substrate are left.

그 후, 300℃ 내지 580℃에서 1시간 내지 5시간, 예를 들어, 580℃ 온도에서 2시간 동안 열처리를 행하면 도 5와 같이, 제1 및 제2 결정화 유도금속막(5a,5b)의 하부에 위치한 비정질 실리콘으로 이루어진 활성층(4) 부분은 금속 유도 결정화(Metal Induced Crystallization; MIC)에 의해 결정화가 이루어지고, 제1 및 제2 결정화 유도금속막(5a,5b)과 접촉되지 않은 비정질 실리콘으로 이루어진 활성층(4) 부분과 게이트 전극(2) 상측의 채널 영역(9c: 도 7 참조) 포함)은 MILC에 의해 결정화가 이루어진다. 그 결과 결정화된 영역으로 이루어진 활성층(6)이 얻어진다.Subsequently, when heat treatment is performed at 300 ° C. to 580 ° C. for 1 hour to 5 hours, for example, at 580 ° C. for 2 hours, as shown in FIG. The portion of the active layer 4 made of amorphous silicon located at is crystallized by metal induced crystallization (MIC) and is made of amorphous silicon which is not in contact with the first and second crystallized induced metal films 5a and 5b. The portion of the active layer 4 formed and the channel region 9c (see FIG. 7) above the gate electrode 2 are crystallized by MILC. As a result, an active layer 6 composed of crystallized regions is obtained.

이어서, 제1 및 제2 결정화 유도금속막(5a,5b)을 제거한 후, 포토레지스트층을 전면에 형성하고, 채널 영역(9c: 도 7 참조)을 가리는 노광 마스크(도시되지 않음)를 사용하거나, 또는 도 6과 같이 금속으로 이루어진 게이트 전극(2)을 이용한 하부면 노광을 통해 채널 영역(9c: 도 7 참조)을 가리는 방법(Backside exposure)을 사용하여 선택적인 노광을 실시한다. Subsequently, after the first and second crystallization inducing metal films 5a and 5b are removed, a photoresist layer is formed over the entire surface, and an exposure mask (not shown) covering the channel region 9c (see FIG. 7) is used, or Alternatively, selective exposure is performed using a method of masking the channel region 9c (see FIG. 7) through the bottom surface exposure using the gate electrode 2 made of metal as shown in FIG. 6.

이어서 채널영역 이외의 부분에 위치한 감광된 포토레지스트층(7)을 현상에 의해 제거하고, 채널 영역(9c) 상부의 포토레지스트 패턴(8) 만을 이온주입 마스크 로 남기면 도 7과 같이 얻어진다.Subsequently, the photosensitive photoresist layer 7 located in a portion other than the channel region is removed by development, leaving only the photoresist pattern 8 on the channel region 9c as an ion implantation mask, as shown in FIG. 7.

그 후, 도 7과 같이 채널 영역(9c) 상부에 남아 있는 포토레지스트 패턴(8)을 이온주입 마스크로 이용하여, 이온 질량 도핑(IMD: Ion Mass Doping) 장치를 이용하여 활성층(6)에 불순물을 주입하고 580℃ 온도에서 1시간 동안 열처리하여 주입된 불순물을 활성화시킴에 의해 소스 영역(9a) 및 드레인 영역(9b)을 형성하며, 그 결과 소스 영역(9a)과 드레인 영역(9b) 사이에는 채널 영역(9c)이 정의된다.Subsequently, the photoresist pattern 8 remaining on the channel region 9c as an ion implantation mask is used as an ion implantation mask as shown in FIG. 7, and impurities are formed in the active layer 6 using an ion mass doping (IMD) device. Is injected and heat-treated at a temperature of 580 ° C. for 1 hour to activate the implanted impurities to form the source region 9a and the drain region 9b. As a result, between the source region 9a and the drain region 9b. The channel region 9c is defined.

이어서, 상기와 같은 공정으로 제작된 기판 위에 도 8과 같이, 층간절연막(10)을 형성하고 소스 영역(9a)과 드레인 영역(9b)에 대한 콘택홀(contact hole)을 형성한 후 예를 들어, 몰리부데늄텅스텐(MoW)과 같은 금속막으로 형성한 후, 이를 패터닝하여 소스 전극(11a) 및 드레인 전극(11b)을 형성한다.Subsequently, as shown in FIG. 8, the interlayer insulating film 10 is formed on the substrate fabricated as described above, and contact holes for the source region 9a and the drain region 9b are formed, for example. , And formed of a metal film such as molybdenum tungsten (MoW), and then patterned to form a source electrode 11a and a drain electrode 11b.

한편, 종래에 활성층으로서 니켈 오프셋에 의해 비정질 실리콘을 결정화시키는 상부(top) 게이트 구조의 MILC를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법은 게이트 전극형성용 몰리브데늄텅스텐과 실리콘 산화막의 증착 공정이 비정질 실리콘층보다 먼저 형성되어 있어 게이트 절연막 증착시 비정질 실리콘층이 플라즈마 손상을 입으므로 상기 종래의 문제점에서 설명한 바와 같이, 동작 전류에서 약점이 있었던 것이다.On the other hand, in the conventional method of manufacturing a polycrystalline silicon thin film transistor using a top gate structure MILC crystallizing amorphous silicon by the nickel offset as an active layer, the deposition process of molybdenum tungsten for forming a gate electrode and a silicon oxide film is amorphous silicon. Since the amorphous silicon layer is formed before the layer and the amorphous silicon layer is damaged by the deposition of the gate insulating film, there is a weak point in the operating current, as described in the conventional problem.

그러나, 상기한 본 발명의 다결정 실리콘 박막 트랜지스터에서는 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지하여 동작 전류가 높은 트랜지스터를 구현할 수 있게 되었고, 또한 금속유도 측면 결정화법(MILC)을 이용 하여 채널 영역의 비정질 실리콘에 대한 결정화를 진행하여 효율성을 도모할 수 있다.However, in the polycrystalline silicon thin film transistor of the present invention, a transistor having a high operating current can be realized by adopting a lower gate structure in which the gate insulating film is formed before the silicon layer, thereby preventing the silicon layer from being damaged by the deposition of the gate insulating film. In addition, the metal-induced lateral crystallization (MILC) can be used to increase the efficiency by crystallizing the amorphous silicon in the channel region.

상기한 바와 같이 본 발명은 금속유도 측면 결정화법(MILC)을 이용하여 채널 영역의 결정화 효율성을 도모할 때 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지하여 동작 전류가 높은 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조에 적용된다.As described above, the present invention employs a lower gate structure in which the gate insulating film is formed before the silicon layer when the crystallization efficiency of the channel region is achieved by using metal induced side crystallization (MILC). It is applied to the production of polycrystalline silicon thin film transistors having a lower gate with a high operating current by preventing plasma damage.

이상에서는 본 발명을 특정의 바람직한 실시예를 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.In the above, the present invention has been illustrated and described with reference to specific preferred embodiments, but the present invention is not limited to the above-described embodiments, and the present invention is not limited to the spirit of the present invention. Various changes and modifications will be possible by those who have the same.

도 1 내지 도 8은 본 발명에 따라 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 제조 공정을 설명하기 위한 공정도이다.1 to 8 are process diagrams for explaining a process of manufacturing a polycrystalline silicon thin film transistor having a lower gate according to the present invention.

* 도면의 주요부분에 대한 부호설명 ** Explanation of Signs of Major Parts of Drawings *

1: 기판 2: 게이트 전극1: substrate 2: gate electrode

3: 게이트 절연막 4: 활성층3: gate insulating film 4: active layer

5,5a,5b: 결정화 유도금속막 6: 결정화된 활성층5,5a, 5b: crystallization induced metal film 6: crystallized active layer

7: 포토레지스트층 8: 포토레지시트 패턴7: photoresist layer 8: photoresist pattern

9a: 소스 영역 9b: 드레인 영역9a: source region 9b: drain region

9c: 채널 영역 10: 층간 절연막9c: channel region 10: interlayer insulating film

11a: 소스 전극 11b: 드레인 전극11a: source electrode 11b: drain electrode

20: 포토레지스트 21: 접촉창20: photoresist 21: contact window

Claims (6)

투명기판 위에 전도성막을 증착한 후 이를 패터닝하여 게이트 전극을 형성하는 단계와;Depositing a conductive film on the transparent substrate and patterning the conductive film to form a gate electrode; 상기 기판 위에 게이트 절연막을 형성하는 단계와;Forming a gate insulating film on the substrate; 상기 게이트 절연막 위에 비정질 실리콘을 증착하고 이를 패터닝하여 활성층을 정의하는 단계와;Depositing and patterning amorphous silicon on the gate insulating film to define an active layer; 상기 활성층 위에 트랜지스터의 소스 전극과 드레인 전극이 연결되는 위치에 제1 및 제2 결정화 유도금속막을 형성하는 단계와;Forming first and second crystallization inducing metal layers on the active layer at positions where a source electrode and a drain electrode of the transistor are connected; 상기 기판을 열처리하여 상기 제1 및 제2 결정화 유도금속막의 하부에 위치한 비정질 실리콘으로 이루어진 활성층 부분은 금속유도 결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화 유도금속막과 접촉되지 않은 비정질 실리콘으로 이루어진 활성층 부분과 게이트 전극 상측의 채널 영역은 금속유도 측면 결정화(MILC)에 의해 결정화시키는 단계와;The active layer portion made of amorphous silicon positioned under the first and second crystallization inducing metal films by heat treating the substrate is crystallized by metal induced crystallization (MIC), and is not in contact with the first and second crystallization inducing metal films. Crystallizing the active layer portion made of silicon and the channel region above the gate electrode by metal induced side crystallization (MILC); 상기 활성층의 채널 영역 상부를 차단하는 이온주입 마스크를 형성하고 이를 이용하여 불순물을 주입한 후에 열처리하여 소스 영역 및 드레인 영역을 정의하는 단계와;Forming an ion implantation mask that blocks an upper portion of the channel region of the active layer, injecting impurities therein, and then performing heat treatment to define a source region and a drain region; 상기 기판 위에 층간절연막을 형성한 후 소스 영역 및 드레인 영역에 대한 전극을 형성하는 단계를 포함하며,Forming an electrode for a source region and a drain region after forming an interlayer dielectric layer on the substrate; 상기 제1 및 제2 결정화 유도금속막을 형성하는 단계는,Forming the first and second crystallization induction metal film, 상기 기판의 전면에 포토레지스트층을 형성한 후, 사진식각 공정에 의해 활성층의 소스 전극과 드레인 전극이 형성되는 위치에 소스 및 드레인 영역에 대한 접촉창을 형성하는 노광 마스크를 이용하여 포토레지스트층에 한쌍의 접촉창을 형성하는 단계와, 상기 결정화 유도금속막을 기판 전면에 증착한 후, 리프트-오프(lift-off)법에 의해 포토레지스트층을 제거함에 의해 활성층을 이루는 비정질 실리콘에 형성된 제1 및 제2 결정화 유도금속막 만을 남기는 단계로 구성되는 것을 특징으로 하는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법.After the photoresist layer is formed on the entire surface of the substrate, a photoresist layer is formed on the photoresist layer by using an exposure mask that forms contact windows for the source and drain regions at positions where the source and drain electrodes of the active layer are formed by a photolithography process. Forming a pair of contact windows, depositing the crystallization inducing metal film on the entire surface of the substrate, and then removing the photoresist layer by a lift-off method to form the first layer formed in the amorphous silicon forming the active layer; A method of manufacturing a polycrystalline silicon thin film transistor having a lower gate, comprising: leaving only the second crystallization inducing metal film. 제1항에 있어서, 상기 게이트 전극용 전도성막은 금속막과 불순물이 도핑된 실리콘 박막 중에서 어느 하나를 이용하는 것을 특징으로 하는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법.The method of claim 1, wherein the gate electrode conductive film is formed of any one of a metal film and a silicon thin film doped with impurities. 제1항에 있어서, 상기 게이트 절연막은 플라즈마 유도 화학 증기 증착법에 의해 형성된 실리콘 산화막 또는 실리콘 질화막과의 적층인 것을 특징으로 하는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법.The method of claim 1, wherein the gate insulating film is a laminate of a silicon oxide film or a silicon nitride film formed by plasma induced chemical vapor deposition. 제1항에 있어서, 상기 이온주입 마스크는 채널 부분을 가리는 노광 마스크나 하부면 노광을 통해 채널 부분을 가리는 방법 중에서 어느 하나를 이용하여 제작된 포토레지스트 패턴으로 형성되는 것을 특징으로 하는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법.The lower gate of claim 1, wherein the ion implantation mask is formed of a photoresist pattern fabricated by using any one of an exposure mask covering a channel portion and a method of covering the channel portion through lower surface exposure. Method of manufacturing polycrystalline silicon thin film transistor. 삭제delete 투명기판과;A transparent substrate; 상기 투명기판 위에 아일랜드 형상으로 이루어진 게이트 전극과;A gate electrode having an island shape on the transparent substrate; 상기 게이트 전극이 형성된 투명기판의 상부면에 형성된 게이트 절연막과;A gate insulating film formed on an upper surface of the transparent substrate on which the gate electrode is formed; 상기 게이트 절연막 상에 아일랜드 형상을 가지며 다결정 실리콘으로 이루어지고, 영역의 양측에 각각 이온이 도핑되어 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역과 드레인 영역 사이에 이온이 도핑되지 않은 채널 영역을 포함하는 활성층과;A source region and a drain region having an island shape on the gate insulating layer and formed of polycrystalline silicon, each of the regions being doped with ions, and a channel region having no ions doped between the source region and the drain region; An active layer; 상기 활성층을 덮도록 기판위에 형성된 층간 절연막과;An interlayer insulating film formed on the substrate so as to cover the active layer; 상기 층간 절연막을 관통하여 소스 영역 및 드레인 영역과 연결된 소스 전극 및 드레인 전극을 포함하며,A source electrode and a drain electrode connected to the source region and the drain region through the interlayer insulating layer; 상기 다결정 실리콘으로 이루어진 활성층의 소스 영역 및 드레인 영역 일부는 상기 소스 영역 및 드레인 영역의 상부에 부분적으로 형성된 제1 및 제2 결정화 유도금속막을 이용한 MIC 결정화에 의해 비정질 실리콘이 다결정 실리콘으로 결정화되고;The polycrystalline A portion of the source region and the drain region of the active layer made of silicon is crystallized from amorphous silicon into polycrystalline silicon by MIC crystallization using first and second crystallization induced metal films partially formed on the source and drain regions; 상기 소스 영역 및 드레인 영역의 나머지 영역과 채널 영역은 상기 제1 및 제2 결정화 유도금속막을 이용한 금속유도 측면 결정화(MILC)에 의해 비정질 실리콘이 다결정 실리콘으로 결정화된 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터.The remaining region and the channel region of the source region and the drain region have a lower gate structure, in which amorphous silicon is crystallized into polycrystalline silicon by metal induced side crystallization (MILC) using the first and second crystallization inducing metal films. Polycrystalline silicon thin film transistor.
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