JPH0677471A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0677471A JPH0677471A JP4228099A JP22809992A JPH0677471A JP H0677471 A JPH0677471 A JP H0677471A JP 4228099 A JP4228099 A JP 4228099A JP 22809992 A JP22809992 A JP 22809992A JP H0677471 A JPH0677471 A JP H0677471A
- Authority
- JP
- Japan
- Prior art keywords
- cathode
- alignment pattern
- semiconductor device
- manufacturing
- alignment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Thyristors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 半導体製造時の目合わせパターンであるアラ
イメントパターンをカソードスリットの位置に設けるこ
とにより、素子外径を大きくすることなく面積利用率が
高く、製作容易な半導体素子の製造方法を得る。 【構成】 素子中心に対して対称な２本のカソードスリ
ット６ａの部分に素子製造時のフォトリソグラフィの重
ね合わせに使用するアライメントパターン１６ａ，１６
ｂを形成する。
イメントパターンをカソードスリットの位置に設けるこ
とにより、素子外径を大きくすることなく面積利用率が
高く、製作容易な半導体素子の製造方法を得る。 【構成】 素子中心に対して対称な２本のカソードスリ
ット６ａの部分に素子製造時のフォトリソグラフィの重
ね合わせに使用するアライメントパターン１６ａ，１６
ｂを形成する。
Description
【０００１】
【産業上の利用分野】本発明はゲートターンオフサイリ
スタ等の半導体素子の製造方法に関するものである。
スタ等の半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】ゲートターンオフサイリスタ（以下ＧＴ
Ｏと略記する）は、ゲートでターンオンしかできないサ
イリスタをゲートと組み合わせて微細化し集積化するこ
とでゲートのターンオフを可能としたものである。その
ため、ＧＴＯの製造においては、公知のフォトリソグラ
フィの技術により微細パターンを形成する工程を用い
る。この微細パターン形成工程は例えば、Ｎエミッタ，
ゲート，電極，パッシベーション膜を形成するために各
々必要となるので複数回必要となる。これら複数回の微
細パターン形成工程で形成される微細パターンは数ミク
ロン以下の重ね合わせ精度が要求される。それで、素子
および素子を形成するウェハに重ね合わせのためのアラ
イメトパターンを形成する。
Ｏと略記する）は、ゲートでターンオンしかできないサ
イリスタをゲートと組み合わせて微細化し集積化するこ
とでゲートのターンオフを可能としたものである。その
ため、ＧＴＯの製造においては、公知のフォトリソグラ
フィの技術により微細パターンを形成する工程を用い
る。この微細パターン形成工程は例えば、Ｎエミッタ，
ゲート，電極，パッシベーション膜を形成するために各
々必要となるので複数回必要となる。これら複数回の微
細パターン形成工程で形成される微細パターンは数ミク
ロン以下の重ね合わせ精度が要求される。それで、素子
および素子を形成するウェハに重ね合わせのためのアラ
イメトパターンを形成する。
【０００３】通常、他の半導体素子ではウェハの素子を
形成しない部分にアライメントパターンを形成するが、
ＧＴＯでは素子をウェハより切り出した後も微細パター
ン形成工程を必要とするため、素子内にアライメントパ
ターンを形成しなくてはならない。これは、ＧＴＯのア
ノード電極を６００〜７００℃でタングステン又はモリ
ブデン等の金属にロー材を介して合金により形成するた
め、この熱処理に耐えないカソードおよびゲート電極と
パッシベーション膜の形成工程を合金後（つまり素子の
ウェハからの切り出し後）にせざるを得ないという理由
による。
形成しない部分にアライメントパターンを形成するが、
ＧＴＯでは素子をウェハより切り出した後も微細パター
ン形成工程を必要とするため、素子内にアライメントパ
ターンを形成しなくてはならない。これは、ＧＴＯのア
ノード電極を６００〜７００℃でタングステン又はモリ
ブデン等の金属にロー材を介して合金により形成するた
め、この熱処理に耐えないカソードおよびゲート電極と
パッシベーション膜の形成工程を合金後（つまり素子の
ウェハからの切り出し後）にせざるを得ないという理由
による。
【０００４】従来、素子内に形成されるアライメントパ
ターンは、図８に示すように、ゲート部の外側に形成さ
れていた。図８において、１２はゲート部、１３はカソ
ードスリット、１４は目合わせパターンにより必要とな
る余裕部分、１５はベベル部、１６は目合わせ用のアラ
イメントパターンである。
ターンは、図８に示すように、ゲート部の外側に形成さ
れていた。図８において、１２はゲート部、１３はカソ
ードスリット、１４は目合わせパターンにより必要とな
る余裕部分、１５はベベル部、１６は目合わせ用のアラ
イメントパターンである。
【０００５】
【発明が解決しようとする課題】素子のアライメントパ
ターンが形成された部分より内周部がカソードとゲート
よりなるＧＴＯのスイッチングに関する基本部分であ
り、これより外周部がＧＴＯの耐電圧を達成するベベル
とよばれる部分であり、この機能の目的の異なる両者の
間にアライメントパターンを挿入すれば素子の特性に与
える影響が小さいと考えられていた。しかしながら、こ
の部分にアライメントパターンを形成することには以下
のような欠点がある。
ターンが形成された部分より内周部がカソードとゲート
よりなるＧＴＯのスイッチングに関する基本部分であ
り、これより外周部がＧＴＯの耐電圧を達成するベベル
とよばれる部分であり、この機能の目的の異なる両者の
間にアライメントパターンを挿入すれば素子の特性に与
える影響が小さいと考えられていた。しかしながら、こ
の部分にアライメントパターンを形成することには以下
のような欠点がある。
【０００６】（１）アライメントパターンの分だけ素子
の外径が大きくなってしまい、素子の面積利用率を低下
させる。
の外径が大きくなってしまい、素子の面積利用率を低下
させる。
【０００７】（２）アノード，ゲート，パッシベーショ
ン膜の形成時はアライメントパターンは図９のようにな
り、重ね合わせがきわめて困難になる。
ン膜の形成時はアライメントパターンは図９のようにな
り、重ね合わせがきわめて困難になる。
【０００８】もちろん図１０のようにしても可能である
が、その場合アライメントパターンのまわりに新たに余
裕分が必要になり、前記（１）の欠点をさらに助長して
しまう。以上はネガ型のフォトレジストを用いた場合で
あるが、ポジ型はＧＴＯのような比較的厚い膜をパター
ニングするには耐性がなく、適していない。すなわち、
図９と図１０において１６ａはフォトマスクのアライメ
ントパターン、１６ｂはペレットに形成されたアライメ
ントパターンであり、図９に示すようにアライメントパ
ターン１６ｂが少しずれていると、これはフォトマスク
の黒塗りの部分に隠れて全く見えない。
が、その場合アライメントパターンのまわりに新たに余
裕分が必要になり、前記（１）の欠点をさらに助長して
しまう。以上はネガ型のフォトレジストを用いた場合で
あるが、ポジ型はＧＴＯのような比較的厚い膜をパター
ニングするには耐性がなく、適していない。すなわち、
図９と図１０において１６ａはフォトマスクのアライメ
ントパターン、１６ｂはペレットに形成されたアライメ
ントパターンであり、図９に示すようにアライメントパ
ターン１６ｂが少しずれていると、これはフォトマスク
の黒塗りの部分に隠れて全く見えない。
【０００９】本発明は上記従来の問題点に鑑みてなされ
たもので、その目的は半導体製造時の目合わせパターン
であるアライメントパターンをカソードスリットの位置
に設けることにより、素子外径を大きくすることなく面
積利用率が高く、製作容易な半導体素子の製造方法を提
供することである。
たもので、その目的は半導体製造時の目合わせパターン
であるアライメントパターンをカソードスリットの位置
に設けることにより、素子外径を大きくすることなく面
積利用率が高く、製作容易な半導体素子の製造方法を提
供することである。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、複数のカソードスリットが放射状に配置
されてなる半導体素子において、素子中心に対して対称
な２本のカソードスリットの部分に素子製造時のフォト
リソグラフィの重ね合わせに使用するアライメントパタ
ーンを１個または複数個形成する。
成するために、複数のカソードスリットが放射状に配置
されてなる半導体素子において、素子中心に対して対称
な２本のカソードスリットの部分に素子製造時のフォト
リソグラフィの重ね合わせに使用するアライメントパタ
ーンを１個または複数個形成する。
【００１１】
【作用】１本のカソードスリットは素子の径方向に長い
ので、用途別に複数のアライメントパターンを形成する
ことができる。このことを利用して、カソード電極形成
のフォトリソグラフィ工程のアライメントパターンは電
極として残ってしまうがこれを無効化することができ
る。
ので、用途別に複数のアライメントパターンを形成する
ことができる。このことを利用して、カソード電極形成
のフォトリソグラフィ工程のアライメントパターンは電
極として残ってしまうがこれを無効化することができ
る。
【００１２】
【実施例】以下に本発明の実施例を図１〜図７を参照し
ながら説明する。
ながら説明する。
【００１３】図１は本発明の実施例によるゲートターン
オフサイリスタの要部を示す断面図、図２は本発明の実
施例によるゲートターンオフサイリスタの断面図であっ
て、これらの図において１はＰ型エミッタ層、２はＮ型
ベース層、３はＰ型ベース層、４はＮ型エミッタ領域で
ある。５はアノード電極、６はカソード電極（カソード
スリット）、８は絶縁層、１０は金属ゲート薄膜、１１
は絶縁薄膜である。カソード電極６は素子の中心部から
放射状に配されていて（図８）、カソードスリット６が
形成される。最外周のカソードスリット６の位置にはア
ライメントパターンが設けられている。
オフサイリスタの要部を示す断面図、図２は本発明の実
施例によるゲートターンオフサイリスタの断面図であっ
て、これらの図において１はＰ型エミッタ層、２はＮ型
ベース層、３はＰ型ベース層、４はＮ型エミッタ領域で
ある。５はアノード電極、６はカソード電極（カソード
スリット）、８は絶縁層、１０は金属ゲート薄膜、１１
は絶縁薄膜である。カソード電極６は素子の中心部から
放射状に配されていて（図８）、カソードスリット６が
形成される。最外周のカソードスリット６の位置にはア
ライメントパターンが設けられている。
【００１４】すなわち、素子中心に対して対称な２本の
スリットの部分にアライメントパターンを形成する。
スリットの部分にアライメントパターンを形成する。
【００１５】さらに、１本のカソードスリットは素子の
径方向に長いので、用途別に複数のアライメントパター
ンを形成することができる。このことを利用して、カソ
ード電極形成のフォトリソグラフィ工程のアライメント
パターンは電極として残ってしまうがこれを無効化する
ことができる。その方法は、アライメントパターンのう
ち電極形成のフォトリソグラフィ工程に用いるアライメ
ントパターンは、カソード電極上に外部電極取り出しの
ために圧接される熱緩衝板の位置より外周側に設けるこ
とである（通常、熱緩衝板は最外周のスリットの１／２
〜１／３程度の位置までしか圧接されない）。
径方向に長いので、用途別に複数のアライメントパター
ンを形成することができる。このことを利用して、カソ
ード電極形成のフォトリソグラフィ工程のアライメント
パターンは電極として残ってしまうがこれを無効化する
ことができる。その方法は、アライメントパターンのう
ち電極形成のフォトリソグラフィ工程に用いるアライメ
ントパターンは、カソード電極上に外部電極取り出しの
ために圧接される熱緩衝板の位置より外周側に設けるこ
とである（通常、熱緩衝板は最外周のスリットの１／２
〜１／３程度の位置までしか圧接されない）。
【００１６】図３〜図７に各層を形成する際のフォトリ
ソグラフィに使用したフォトマスク１７のアライメント
パターン１６ａおよび隣接するカソードスリット６ａの
拡大図を示す。
ソグラフィに使用したフォトマスク１７のアライメント
パターン１６ａおよび隣接するカソードスリット６ａの
拡大図を示す。
【００１７】図３に示す４層形成時と図４に示す１１層
形成時では、ウェハ工程であるので素子形成部外の部分
のアライメントパターン１６ａを利用する。ここで、Ｓ
Ｐはスリット間ピッチ、Ｒはスリット中心半径である。
これらの工程では後工程での目合わせの基準となるアラ
イメントパターンがウェハに形成される。図５の６層形
成時のフォトマスク、図６に示す１０層形成時のフォト
マスクおよび図７の４層形成時のフォトマスクは図３と
図４で形成された基準アライメントパターン１６ｂに目
合わせされる。
形成時では、ウェハ工程であるので素子形成部外の部分
のアライメントパターン１６ａを利用する。ここで、Ｓ
Ｐはスリット間ピッチ、Ｒはスリット中心半径である。
これらの工程では後工程での目合わせの基準となるアラ
イメントパターンがウェハに形成される。図５の６層形
成時のフォトマスク、図６に示す１０層形成時のフォト
マスクおよび図７の４層形成時のフォトマスクは図３と
図４で形成された基準アライメントパターン１６ｂに目
合わせされる。
【００１８】アライメントパターン１６ａと１６ｂを全
く同じ形状にするとかえって目合わせしにくいので、図
５と図６に示すように白ぬきでは基準アライメントパタ
ーンよりも少し大きくし、図７のように黒ぬきでは少し
小さくしてある。図５と図６ではアライメントパターン
が白ぬきで、本来なら図９に示すように周囲が黒塗りと
なり目合わせが困難となるが、図から判るように隣接す
るカソードスリット等が白ぬきのため支障はない。
く同じ形状にするとかえって目合わせしにくいので、図
５と図６に示すように白ぬきでは基準アライメントパタ
ーンよりも少し大きくし、図７のように黒ぬきでは少し
小さくしてある。図５と図６ではアライメントパターン
が白ぬきで、本来なら図９に示すように周囲が黒塗りと
なり目合わせが困難となるが、図から判るように隣接す
るカソードスリット等が白ぬきのため支障はない。
【００１９】上述の実施例によれば、アライメントパタ
ーンをカソードスリットの位置に設けるので、アライメ
ントパターンを設けることによって素子の外径が大きく
なることはなく、素子の面積利用率が高くなる。もっと
も、アライメントパターンを形成する分だけカソードス
リットの数は減少するが、数千本のカソードスリットの
うちわずかに２本なので実際上は無視できる。また、図
９に示すような白ぬきのアライメントパターンでも、隣
接するカソードスリット等の白ぬき部分を通して基板が
見えるので、重ね合わせが容易である。
ーンをカソードスリットの位置に設けるので、アライメ
ントパターンを設けることによって素子の外径が大きく
なることはなく、素子の面積利用率が高くなる。もっと
も、アライメントパターンを形成する分だけカソードス
リットの数は減少するが、数千本のカソードスリットの
うちわずかに２本なので実際上は無視できる。また、図
９に示すような白ぬきのアライメントパターンでも、隣
接するカソードスリット等の白ぬき部分を通して基板が
見えるので、重ね合わせが容易である。
【００２０】
【発明の効果】本発明は、上述の如くであって、素子中
心に対して対称な２本のカソードスリットの部分に素子
製造時のフォトリソグラフィの重ね合わせに使用するア
ライメントパターンを形成するものであるから、素子の
外形を大きくすることなく、素子の面積利用率が高く製
作容易になる。
心に対して対称な２本のカソードスリットの部分に素子
製造時のフォトリソグラフィの重ね合わせに使用するア
ライメントパターンを形成するものであるから、素子の
外形を大きくすることなく、素子の面積利用率が高く製
作容易になる。
【図１】本発明の実施例による半導体素子の製造方法に
よって製造された半導体素子の要部断面図。
よって製造された半導体素子の要部断面図。
【図２】本発明の実施例による半導体素子の製造方法に
よって製造された半導体素子の断面図。
よって製造された半導体素子の断面図。
【図３】本発明の実施例による半導体素子の製造方法に
より４層形成時のフォトマスク拡大図。
より４層形成時のフォトマスク拡大図。
【図４】本発明の実施例による半導体素子の製造方法に
より１１層形成時のフォトマスク拡大図。
より１１層形成時のフォトマスク拡大図。
【図５】本発明の実施例による半導体素子の製造方法に
より６層形成時のフォトマスク拡大図。
より６層形成時のフォトマスク拡大図。
【図６】本発明の実施例による半導体素子の製造方法に
より１０層形成時のフォトマスク拡大図。
より１０層形成時のフォトマスク拡大図。
【図７】本発明の実施例による半導体素子の製造方法に
より８層形成時のフォトマスク拡大図。
より８層形成時のフォトマスク拡大図。
【図８】半導体素子ペレットの外観図。
【図９】従来の半導体素子の製造方法におけるアライメ
ントパターンの位置相関図。
ントパターンの位置相関図。
【図１０】従来の半導体素子の製造方法におけるアライ
メントパターンの位置相関図。
メントパターンの位置相関図。
１…Ｐ型エミッタ層 ２…Ｎ型ベース層 ３…Ｐ型ベース層 ４…Ｎ型エミッタ領域 ５…アノード電極 ６，６ａ…カソード電極（カソードスリット） ７…ゲート電極 ８…絶縁層 １０…金属ゲート薄膜 １１…絶縁薄膜 １６ａ，１６ｂ…アライメントパターン １７…フォトマスク
Claims (2)
- 【請求項１】 複数のカソードスリットが放射状に配置
されてなる半導体素子において、素子中心に対して対称
な２本のカソードスリットの部分に素子製造時のフォト
リソグラフィの重ね合わせに使用するアライメントパタ
ーンを１個または複数個形成することを特徴とする半導
体素子の製造方法。 - 【請求項２】 複数のカソードスリットが放射状に配置
され、かつ外部電極取り出しを圧接によって行う平形ケ
ース構造を有する半導体素子において、最外周に位置す
るカソードスリットに複数のアライメントパターンを設
け、これらの複数のアライメントパターンのうち、カソ
ード電極形成のフォトリソグラフィ工程で用いるアライ
メントパターンは、カソード電極上に外部電極取り出し
のために圧接される熱緩衝板の位置よりも外周側に設け
ることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228099A JPH0677471A (ja) | 1992-08-27 | 1992-08-27 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228099A JPH0677471A (ja) | 1992-08-27 | 1992-08-27 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677471A true JPH0677471A (ja) | 1994-03-18 |
Family
ID=16871182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4228099A Pending JPH0677471A (ja) | 1992-08-27 | 1992-08-27 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677471A (ja) |
-
1992
- 1992-08-27 JP JP4228099A patent/JPH0677471A/ja active Pending
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