JPS60227419A - 半導体装置 - Google Patents

半導体装置

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JPS60227419A
JPS60227419A JP59083002A JP8300284A JPS60227419A JP S60227419 A JPS60227419 A JP S60227419A JP 59083002 A JP59083002 A JP 59083002A JP 8300284 A JP8300284 A JP 8300284A JP S60227419 A JPS60227419 A JP S60227419A
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JP
Japan
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alignment mark
layer
pattern
main
semiconductor device
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Pending
Application number
JP59083002A
Other languages
English (en)
Inventor
Norio Itatsu
板津 宣男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP59083002A priority Critical patent/JPS60227419A/ja
Publication of JPS60227419A publication Critical patent/JPS60227419A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Thyristors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の技術分野] 本発明は、主として圧接構造の電極を有する電力用半導
体装置に関するもので、写真蝕刻法により形成される半
導体素子の主表面上に設けられるパターン合わせマーク
の形状および配置に使用せられる。
[発明の技術的背景〕 電力用半導体装置は高耐圧化、大電流化が進められると
ともに高速性、制御性に対する要求も強い。 高速の電
力用半導体装置においても更に高速化とスイッチング損
失の低減を目的として基板面(多数の分割された動作領
域を並設する手段を取ることが多い。 このため基板面
に形成される主パターン(模様)もより微細化されてい
る。
パターン形成には通常ホトエツチング法(写真蝕刻法)
が用いられている。 ホトエツチングに先立ち、レジス
トと呼ばれる感光性樹脂をウェーハに塗布し、刻みたい
主パターンに対応したパターンを焼き付けたガラスマス
クをウェーハ上に重ねて、上から紫外光線を当てて、主
パターンをレジストの有無として残す工程が必要である
。 ウェーハにガラスマスクを重ねる際に、あらかじめ
つ工−ハ上に残させている主パターンに重ね合わせるこ
とが重要である。 この時ウェーハに残された主パター
ンとガラスマスク上のパターンを合わせればよいが上記
のように主パターンが微細化され複雑となり、かつウェ
ーハの中心点に対しパターンがほぼ対称に配列されてい
るのでパターン合わせに時間がかかる。 そこでパター
ン合わせマーク(以−1・合わせマークという)という
簡単な図形をウェーハ上およびンスク上の主パターンの
じゃまにならない個所にそれぞれ設(プでおく。 パタ
ーン合わぜをするときはウェーハ上の合わせマークとガ
ラスマスク上の合わせマークどを合わせたのち、ウェー
ハ上の主パターンとマスク上のパターンとが更に正確に
一致するよう微調整をしてパターン合わせをおこなう。
 以上の工程を繰り返すことにより酸化膜、電極金属等
を選択的に残してゆくことかできる。 ウェーハ上の合
わせマークの図形を形成する場合、合わせマークと主パ
ターンとは同一形式の処理を受けるようにしておくと、
マスクとのパターン合わせが容易となる。
このため合わせマークそのものが半導体素子の機能をは
だす場合が比較的多い。
圧接電極形のメサ形電力用サイリスタを従来例にあげ背
景技術について説明する。 第3図および第4図は従来
の電力用サイリスタのそれぞれ八−A線断面図および平
面図(便宜上、平板主電極8とシリコーンゴム10を除
いた状態とする)である。 PNPN+拡散形構造のサ
イリスタである。 1はPエミツタ層、2は高比抵抗の
Nベース層、3は pベース層、4はN+エミッタ層で
ある。 小さな独立したエミツタ層4を1つのウェーハ
内に多数配列させた構造となっている。
この島状のメサ形エミッタ層上にはアルミ膜が被着され
エミッタ電極7を形成する。 多数配列されたエミッタ
電極7はモンブデンなどの熱補償板(図示なし)を介し
て平板主電極8に圧接される。
多数のエミッタ電極7を流れる電流は平板主電極8によ
って集められエミッタ電流となる。 5はタングステン
またはモリブデン級でコレクタ層1に固着される。6は
グー1〜電極である。ウェーハの側面はサンドブラスト
法等により形成されるベベル構造とし、露出するPN接
合に対し適当な傾斜がついている。 露出する接合側面
9を保護するため側面の全周面を絶縁物、たとえばシリ
コーンゴム10で被覆する。 11は合わせマークであ
って、ウェーハ主表面の主パターン領域の最外周12よ
り外側の周辺部に配置されている。 合わせマーク11
は半導体素子形成の諸工程のうちホトエツチング法によ
りパターンを形成する最初の工程(本従来例ではウェー
ハ主表面の酸化膜にエミッタ部分の穴あけをする工程)
でウェーハに刻まれ、以後繰りかえし合わせマークとし
て使用されると同時に主パターンと同一形式の処理を受
ける。 したがって半導体素子形成以後において、合わ
けマークそのものも半導体素子の機能を持つことになる
。 本例において合わせマーク11の表面はエミッタ電
極7とほぼ同一の機能を有する。
[背景技術の問題点] 上記のメサ形の電力用サイリスタペレットにおいては、
島状の多数のエミッタ電極7は平板主電極8に圧接され
た状態でセラミック外囲器或いは樹脂封止外囲器に封入
される。 この組立工程において、平板主電極8はペレ
ット上のパターンが刻まれている部分の期待する位置1
3に正しく接触することが望ましい。 しかしながら実
際には外囲器のはめ台部分、組立治具、ペレット等の寸
法に較差があるため必ずしも平板主電極8は期待する位
置13に組み立てられるとは限らない。
もし平板電極8が中心よりずれた位置14(第1図にお
いて破線で示す)になると電極8は合わせマーク11と
接触し、この部分はエミッタとしての動作をする。 合
わせマークの図形は主パターンにくらべてパターン合わ
せを容易にするため単純な形をしている。 このため合
わせマーク部分の電気性能は主パターン部分の電気性能
にくらべ劣っている。 したがって主電極8が合わせマ
ーク11に接触した状態でこのペレットを動作させると
この部分が一番先に破壊し、この素子は機能を失う。 
従来技術では上記不良発生のおそれがあり、問題となっ
ている。
[発明の目的] 本発明は以上の点にかんがみなされたもので、作業性を
そこなうことなく前記問題点を改善し、信頼性の良い半
導体装置を提供することを目的とする。
[発明の概要] 本発明は、パターン合わせを容易にするため合わせマー
クの形状構成は従来通りとし、合わせマークの配置を半
導体素子側面形成工程に支障のない範囲で主パターン中
心よりできるだけ遠くのウェーハ周辺に配置し、平板主
電極が中心よりある程痕ずれても合わせマークと接触す
ることがないようにするとともに若し接触した場合でも
半導体装置の機能を損うことのないようにするという考
えで行なった。 すなわち本発明は少なくとも1組のP
N接合を有する半導体素子の主表面上に設けられた写真
蝕刻法に使用するパターン合わせマーりの形状および配
置が、該主面上に蝕刻される主パターン領域の最外周の
外側に配置され又該半導体素子の露出する接合側面の全
周面と接する円錐面または円筒面に該合わせマークの一
部がほぼ内接する形状および配置であり、かつ該合わせ
マークの表面が上記接合側面に被覆される接合保護用絶
縁物により被覆された合わせマークであることを特徴と
する半導体装置である。 合わせマークの配置を半導体
素子ペレットの外縁周に配置すると、半導体素子の側面
をサンドブラスト法などにより形成する工程において合
わせマークが障害物となる。 障害物とならないために
は素子の側面の全周面と接する円錐面または円筒面が形
成する内部空間に合わせマークを配置することが必要で
ある。 合わせマークの理想的な配置は、上記円錐面等
の内部空間にあって主パターンの中心より最も離れた位
置、すなわち合わせマークの一部が上記円錐面等に内接
する配置である。 しかしながら合わせマーク形成から
ペレット側面を形成するまでの工程において使用する部
品治具などに較差があり、理想的な合わゼマークの配置
を実現することは困難である。 特許請求の範囲第1項
記載の[該合わせマークの一部がほぼ内接する形状およ
び配置であり]とは、合わせマークの形状および配置が
、上記部品・治具等の較差を考慮しかつ合わせマークが
常に上記円錐面に内接するが又はその内部空間内に在る
ように設計された形状および配置をいう。
なお主パターン領域の最外周の外側に保護用樹脂流れ止
めリングを設ける場合が多く、好ましい実施態様として
は該合わせマークの配置が、上記主パターン領域の最外
周の外側に設けられる保護用樹脂流れ止めリングの内円
周に外接するがまたは内円周の外側に配置される特許請
求の範囲第1項記載の半導体装置である。
[発明の実施例] 第1図および第2図は、本発明の実施例て゛あるメサ形
電ツノ用サイリスタのそれぞれB−B線断面図および平
面図(便宜上平板主電極8とシリコーンゴム10を取り
除いた状態とする)である。
なお第1図ないし第4図において同一符号は同一部分を
あられす。
本発明の実施例も従来例と同じPNPN+拡散形構造の
サイリスタである。 この素子の主面上に写真蝕刻法に
使用する2つのパターン合わせマーク11aが設けられ
、その配置はこの主面上に蝕刻される多数の島状のエミ
ッタ電極7等よりなる主パターン領域の最外周12の外
側にあり、かつ露出する接合側面(ベベル面)9と接づ
る円錐面15(図中破線で示す)が形成する内部空間(
円錐体内)にあってできるだけ外側部すなわち合わせマ
ーク11aの外側が円錐面15にほぼ内接するように配
置される。 また合わせマーク11aの表面は上記接合
側面9に被覆されている接合保護用シリコーンゴム1o
で被覆される。ベベル面9はパターン形成終了後、サン
ドブラスト法(例えば直径約0.2IIImのビーム状
の砂粉流による切断)により形成される。 合わせマー
ク11aが上記円錐面15の外面に出るとサンドブラス
トの障害物となりその部分のベベル面の異状の原因どな
る。 したがって合わせマーク11aの位置は円錐面1
5の内部に常に配置されるようにする必要がある。 こ
のため部品、治具等の較差が加算されたときにのみ合わ
せマーク11aと円錐面15が接するように設計される
。 したがって多くの場合、合わせ7−り11aは円錐
面15の内部に近接して配置される。 本実施例におい
てはベベル面の角度約60度、半導体素子の主表面の径
40mmφにおいて2つの合わせマ〜りのそれぞれの外
側間の距離は38mmである。
第2図は本発明の実施態様を併せて説明する平面図であ
る。 素子の主表面の周辺部にそって保護用樹脂流れ止
めリング16が設けられ2つの切欠部を有”し、それぞ
れの切欠部に合わせマーク11aが配置されている。 
本実施例では円錐面15にほぼ内接する合わせマーク1
1aの位置と上記流れ止めリング16の位置とはほぼ同
一円環上に設けられている。 幅1を持つ流れ止めリン
グ16は接合保護用シリコーンゴム10を塗布するとき
ゴムが主パターン領域12の内部に流入するのを防止す
るためのものであり、この塗布時に合わせマーク11a
の表面もシリコーンゴムで被覆される。
[発明の効果] 本発明によれば合わせマークの位置を主パターン中心か
らより遠く外側に配置したため平板主電極がずれても合
わせマークと接触することはほとんど無くなり、また合
わせマーク面に絶縁物を被覆したので若し平板主電極と
合わせマークが触れたとしても合わせマークは電気動作
をしないので゛素子が破壊されるこることもない。 生
産性をそこなうことなく、信頼性の高い半導体装置が得
られる。
なお本発明はメサ形電力半導体装置に限定されることな
く、プレーナ形の半導体装置や広く集積回路にも適用で
きる。
【図面の簡単な説明】
、第1図および第2図は本発明にょるメサ形電力用半導
体装置のそれぞれ断面図および平面図、第3図および第
4図は従来のメサ形電力用半導体装置のそれぞれ断面図
および平面図である。 1・・・Pエミッタ層、 3・・・pベース層、 4・
・・N+エミッタ層、 5・・・タングステンまたはモ
リブデン板、 6・・・ゲート電極、7・・・エミッタ
電極、8・・・平板主電極、9・・・接合側面、7o・
・・接合保護用絶縁物(シリコーンゴム)、 11,1
1a・・・パターン合わせマーク、 12・・・主パタ
ーン領域の最外周、 15・・・接合側面の全周面と接
する円錐面、 16・・・保護用樹脂流れ止めリング、
17・・・流れ止めリングの切欠部。 特許出願人 株式会社 東 芝

Claims (1)

  1. 【特許請求の範囲】 1 少なくとも1組のPN接合を有する半導体素子の主
    表面上に設けられた写真蝕刻法に使用するパターン合わ
    せマークの形状および配置が、該主面上に蝕刻される主
    パターン領域の最外周の外側に配置され又該半導体素子
    の露出する接合側面の全周面と接する円錐面または円筒
    面に該合わせマークの一部がほぼ内接する形状および配
    置であり、かつ該合わせマークの表面が上記接合側面に
    被覆される接合保護用絶縁物により被覆された合わせマ
    ークであることを特徴とする半導体装置。 2 該合わせマークの配置が、上記主パターン領域の最
    外周の外側に設けられる保護用樹脂流れ止めリングの内
    円周に外接するかまたは内円周の外側に配置される特許
    請求の範囲第1項記載の半導体装置。
JP59083002A 1984-04-26 1984-04-26 半導体装置 Pending JPS60227419A (ja)

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JP59083002A JPS60227419A (ja) 1984-04-26 1984-04-26 半導体装置

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JP59083002A JPS60227419A (ja) 1984-04-26 1984-04-26 半導体装置

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JPS60227419A true JPS60227419A (ja) 1985-11-12

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ID=13790044

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04120772A (ja) * 1990-09-11 1992-04-21 Mitsubishi Electric Corp 圧接型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04120772A (ja) * 1990-09-11 1992-04-21 Mitsubishi Electric Corp 圧接型半導体装置

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