JPH0673344B2 - 電子線描画方法 - Google Patents

電子線描画方法

Info

Publication number
JPH0673344B2
JPH0673344B2 JP62084755A JP8475587A JPH0673344B2 JP H0673344 B2 JPH0673344 B2 JP H0673344B2 JP 62084755 A JP62084755 A JP 62084755A JP 8475587 A JP8475587 A JP 8475587A JP H0673344 B2 JPH0673344 B2 JP H0673344B2
Authority
JP
Japan
Prior art keywords
term
detected
axis
alignment
shift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62084755A
Other languages
English (en)
Other versions
JPS63250817A (ja
Inventor
章 柳沢
一光 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP62084755A priority Critical patent/JPH0673344B2/ja
Priority to EP88105547A priority patent/EP0286086A3/en
Priority to US07/178,970 priority patent/US4853549A/en
Publication of JPS63250817A publication Critical patent/JPS63250817A/ja
Publication of JPH0673344B2 publication Critical patent/JPH0673344B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3174Particle-beam lithography, e.g. electron beam lithography
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/304Controlling tubes by information coming from the objects or from the beam, e.g. correction signals
    • H01J37/3045Object or beam position registration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30Electron or ion beam tubes for processing objects
    • H01J2237/304Controlling tubes
    • H01J2237/30433System calibration
    • H01J2237/30438Registration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30Electron or ion beam tubes for processing objects
    • H01J2237/317Processing objects on a microscale
    • H01J2237/3175Lithography
    • H01J2237/31761Patterning strategy
    • H01J2237/31764Dividing into sub-patterns

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Nanotechnology (AREA)
  • Analytical Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Electron Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子線描画方法に係り、特に合わせマーク検出
方法による電子線直接描画に好適な合わせ補正方法に関
する。
〔従来の技術〕
電子線直接描画で半導体デバイスを製造する場合、各層
間でのパターン合わせが重要である。
半導体ウエハー上の多数の半導体デハイスチツプの配列
は、設計段階で正確に決められているので、理論的には
各層毎に該当するチツプの座標に重ね合わせて描画して
いけば良。しかし、現実には電子線描画装置内へのウエ
ハーセツテイングの回転・シフト,プロセス工程に伴う
ウエハーの変形等が有り、特開昭57-20412号公報に記載
されているように、描画に当つてはこれらの情報を把握
し、電子線の偏向系に補正を加えて描画する必要があ
る。
すなわち、ウエハーの回転量,シフト量および変形量を
計測するために、半導体デバイスチツプ配列を、合わせ
ブロツクに分割し、合わせブロツクの4隅に設けた合わ
せマークを電子線で検出する。検出された合わせマーク
の座標から、回転・シフト・変形量を算出し、電子線の
偏向補正系に補正を加えて描画する。
このときの補正式は第1式で表わされる。
第1式において、X,Yはそれぞれ、ブロツク中心からの
座標、ΔY,ΔYは補正量である。A,B,C,D,A′,B′,C′,
D′は補正係数と呼ばれそれぞれ次に示す様な意味が有
る。
A :X方向のゲイン項 B :Y軸に関する回転項 C :Y軸に対称な台形項 D :X方向のシフト項 A′:X軸に関する回転項 B′:Y方向のゲイン項 C′:X軸に対称な台形項 D′:Y方向のシフト項 これらの補正係数A〜D′は、次の手順で算出される。
4つの合わせマークはそれぞれブロツクの第1象限、第
2象限,第3象限、第4象限に設定されており、それら
の座標をそれぞれ、(X1,Y1),(X2,Y2),(X3,Y3),(X
4,Y4)で表わす。一方、実際に検出されたブロツクの合
わせマーク位置の検出座標を(x1,y1),(x2,y2),
(x3,y3),(x4,y4)で表わす。
設計上のマーク座標(Xi,Yi)と実際に検出されたマーク
座標(xi,yi)の間に補正式(第1式)を当てはめ、次の
式を得る。
これら8ケの式より、8ケの未知数A〜D′を最小二乗
法で計算し求める。上記手順を各合わせブロツク毎に実
施し、高精度な層間合わせを実現する。
一般的には、上記の如く、合わせブロツクの4隅の合わ
せマークを検出して補正係数を求め、合わせ描画を実施
するわけであるが、実際に応用した場合、合わせマーク
の崩れ等の理由で、4隅の合わせマークのうちのいくつ
かが検出されないことがある。第2式から判かる様に、
4つの合わせマークのうち1つでも検出エラーが発生す
ると、8つの未知数である補正係数A〜D′を算出する
ことは不可能である。従来は、この様にマークエラーが
発生した場合は、該当するブロツクの描画をしないでシ
フトブロツクに進むか、又は、直前のブロツクの補正係
数を用いて描画していた。
〔発明が解決しようとする問題点〕
上記従来技術は、合わせマークの検出エラーが発生した
場合、単純に該当ブロツクの描画をスキツプするか、直
前ブロツクの補正係数を用いるかの手段しか講じておら
ず、前者の場合は、ウエハー全体から完成品としてとれ
る半導体デバイスチツプの歩留を低下せしめる問題があ
り、後者の場合は、正確な合わせ精度を実現し得ない問
題があつた。
本発明の目的は、合わせマーク検出エラーが発生した場
合にも、高精度な合わせを実現する方法を提供すること
にある。
〔問題点を解決するための手段〕
半導体デバイスは、一般に十数回のプロセス工程を経て
形成される。各工程毎にウエハーをカセツトに保持し、
描画装置内に入れて前の工程で形成されたパターンに精
度良く重ね合わせ描画していく。このとき、カセツトの
加工精度のバラツキウエハーセツテイングのバラツキ等
により、装置の基本座標系に対して回転,シフトを生じ
る。この回転,シフト量を計測し、描画座標系を補正し
て描画する必要がある。このときの補正式は、下記のよ
うになる。
但し、ウエハーの単純回転では座標変換の理論から、
A′=−Bであり、ウエハー全面との場所においても同
一の値である(ウエハーの変形,歪みを考えない場
合)。シフト量D,D′はチツプ毎(ブロツク毎)に変わ
るため、各チツプ毎に求める必要がある。
回転量は、カセツトの加工精度等により、ウエハーのセ
ツテイング毎、カセツト毎に異なるが、最大量としては
1mmに対して1μm程度であり、補正しない限り0.1μm
以下の合わせ精度は期待できない。シフト量は、ウエハ
ーの左右両側に設けられたウエハーマークの検出座標か
ら個々のチツプ(ブロツク)の中心座標をウエハーの回
転を考慮し計算するため、最大0.1μm程度であるが、
個々のチツプ(ブロツク)について正確に計測し補正し
ないと、0.1μm以下の合わせ精度は期待できない。
また、回転,シフト以外に、プロセスを経ることによる
ウエハーの変形に起因するチツプ(ブロツク)の変形に
対して補正する必要がある。これは、X,Y方向のチツプ
の伸び縮み、ひし形変形,台形変形として現われるが、
一般にこれらの量は少なくて、ひし形変形,台形変形は
共に1mmに対して0.02μm以下、伸び縮みは1mmに対して
0.1μm以下である。伸び縮みは、一般にX,Y方向に等方
的である。ウエハーの変形に起因する補正項は、量的に
小さく、高精度の重ね合わせを要求される場合は省略で
きないが、粗い補正で良い場合には無視し得る。
したがって本発明は、2個のマークを検出ミスした場合
は、台形変形とひし形変形を無視し、ウエハーは単純回
転し、かつX,Y方向に等方的に伸び縮みしていると仮定
して補正を行う。
〔実施例〕
以下、本発明の実施例を示す。
1)1つの合わせマーク検出エラーが発生した場合 第1図に、4つの合わせマーク7,8,9および10のうち、
第一象限のマーク7がマーク検出エラーで検出できなか
つた場合の実施例を示す。
本実施例のように、4つの合わせマークのうちの1つが
検出できなかつた場合の補正式は、第1式の補正式から
台形項を除き次式とする。
6つの定数は未知数であり、検出された3つの合わせマ
ーク座標値(xi,yi)(i=2,3,4)と合わせマーク座標
の設計値(Xi,Yi)(i=2,3,4)を結びつける6個の式
(第5式)より最小二乗法にて求められる。
(i=2,3,4) 本実施例では、第1象限のマーク、7が検出されなかつ
た場合について記述したが、他の象限のマークが検出さ
れなかつた場合も、検出されたマークの座標について
(5)式を立てることにより、そのブロツクの補正係数
を求めることができる。
2)2つの合わせマーク検出エラーが発生した場合、 第2図に、4つの合わせマーク、7,8,9および10のう
ち、第1象限と第2象限のマーク7,8がマーク検出エラ
ーで検出できなかつた場合の実施例を示す。
本実施例のように、4つの合わせマークのうちの2つが
検出できなかつた場合の補正式は、第4式の補正式にお
いて、X方向のゲイン項とY方向のゲイン項は等しく
(A=B′)、さらに回転項はX,Y軸に関し単純に回転
している(A′=−B)と仮定し、第6式の補正式を立
てる。
4つの未知数である補正係数A,B,D,D′は検出された2
つの合わせマーク座標(xi,yi)(i=3,4)と、合わせ
マーク座標の設計値(Xi,Yi)(i=3,4)を結びつける
4個の式(第7式)より、最小二乗法にて求められる。
(i=3,4) 本実施例では、第1象限および第2象限の合わせマーク
7,8が検出されなかつた場合について記述したが、他の
象限のマークが検出されなかつた場合も、検出された2
つのマーク座標について第6式を立てることにより、そ
のブロツクの補正係数を求めることができる。
3)3つの合わせマーク検出エラーが発生した場合、 第3図に、4つの合わせマーク、7,8,9および10のう
ち、第1象限,第2象限および第3象限のマーク、7,8,
9かマーク検出エラーで検出できなかつた場合の実施例
を示す。
本実施例のように、4つの合わせマークのうちの2つが
検出できなかつた場合の補正式は、第8式を用いる。
但し、*A,*B,*C,*A′,*B′,*C′は直前のブ
ロツクの補正係数を用いる。未知数は、XおよびY方向
のシフト項D,D′の2つであり、検出されたマーク座標
(xi,yi)とマーク座標の設計値(Xi,Yi)i=4から第9
式で求められる。
(i=4) 本実施例は、第4象限のマークのみ検出された場合であ
るが、他の象限のマークが検出された場合も同様であ
る。
4)全部のマークが検出エラーに成つた場合 全部のマークが検出エラーに成つた場合は、補正係数の
求めようがないので、そのブロツクを描画しないで進め
るか、直前のブロツクの補正係数を用いて描画する従来
の方法に従う。
〔発明の効果〕
本発明によれば、4つのブロックマークのうちの2つの
ブロックマークが検出できないときに、検出された2つ
のブロックマークにより、補正を実施することができる
ので、ウエハー全体における合わせ精度の向上、ひいて
は完成チップの歩留り向上の効果がある。
【図面の簡単な説明】
第1図乃至第3図は本発明の実施例であるマーク検出エ
ラーが発生した場合の補正描画の説明図である。 1……設計上の合わせブロツク外形、2,3,4,5……設計
上の合わせマーク位置、6……検出された合わせブロツ
ク外形、7,8,9,10……検出された合わせマーク位置。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体ウエハーの表面を多数のブロックに
    分割し、このブロック内を複数のチップに分割し、前記
    ブロックに4つの合わせマークを設け、検出された合わ
    せマークの位置情報に基づいて電子線偏向系に補正を加
    えて前記ブロックの描画を行う方法において、前記4つ
    の合わせマークが検出されたときに、検出された4つの
    マークの位置情報に基づいて、X方向のゲイン項,Y軸に
    関する回転項,Y軸に対称な台形項,X方向のシフト項,X軸
    に関する回転項,Y方向のゲイン項,X軸に対称な台形項、
    及び、Y方向のシフト項をそれぞれ求め、これにより、
    前記電子線偏向系に補正を加え、さらに、前記4つの合
    わせマークのうち2つの合わせマークが検出できないと
    きは、検出された2つの合わせマークの位置情報に基づ
    き、前記X軸に対称な台形項及び前記Y軸に対称な台形
    項を省き、前記X方向のゲイン項と前記Y方向のゲイン
    項は等しいと仮定し、また、前記回転項はX,Y軸に関し
    単純に回転していると仮定し、前記X方向のゲイン項,
    前記Y軸に関する回転項,前記X方向のシフト項,前記
    Y方向のゲイン項,前記X軸に関する回転項及び前記Y
    方向のシフト項を求め、これにより、前記電子線偏向系
    に補正を加えることを特徴とする電子線描画方法。
JP62084755A 1987-04-08 1987-04-08 電子線描画方法 Expired - Lifetime JPH0673344B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP62084755A JPH0673344B2 (ja) 1987-04-08 1987-04-08 電子線描画方法
EP88105547A EP0286086A3 (en) 1987-04-08 1988-04-07 Electron beam drawing method
US07/178,970 US4853549A (en) 1987-04-08 1988-04-07 Electron beam drawing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62084755A JPH0673344B2 (ja) 1987-04-08 1987-04-08 電子線描画方法

Publications (2)

Publication Number Publication Date
JPS63250817A JPS63250817A (ja) 1988-10-18
JPH0673344B2 true JPH0673344B2 (ja) 1994-09-14

Family

ID=13839502

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62084755A Expired - Lifetime JPH0673344B2 (ja) 1987-04-08 1987-04-08 電子線描画方法

Country Status (3)

Country Link
US (1) US4853549A (ja)
EP (1) EP0286086A3 (ja)
JP (1) JPH0673344B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422491A (en) * 1988-11-04 1995-06-06 Fujitsu Limited Mask and charged particle beam exposure method using the mask
JP2702183B2 (ja) * 1988-11-04 1998-01-21 富士通株式会社 半導体製造装置
US5345310A (en) * 1993-06-15 1994-09-06 Lsi Logic Corporation Identifying and compensating for slip-plane dislocations in photolithographic mask alignment
JPH11233397A (ja) * 1998-02-13 1999-08-27 Mitsubishi Electric Corp アライメント方法及び半導体装置
CA2311017C (en) * 1999-06-14 2004-07-20 Canon Kabushiki Kaisha Recording head, substrate for use of recording head, and recording apparatus
JP2004219876A (ja) * 2003-01-17 2004-08-05 Toppan Printing Co Ltd 重ね描画時の補正描画方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57204127A (en) * 1981-06-10 1982-12-14 Hitachi Ltd Drawing method for pattern of electron-ray drawing device
JPS6074619A (ja) * 1983-09-30 1985-04-26 Fujitsu Ltd 電子ビ−ム露光方法
JPS6233427A (ja) * 1985-08-06 1987-02-13 Fujitsu Ltd 電子ビ−ム露光方法

Also Published As

Publication number Publication date
EP0286086A2 (en) 1988-10-12
US4853549A (en) 1989-08-01
JPS63250817A (ja) 1988-10-18
EP0286086A3 (en) 1990-03-07

Similar Documents

Publication Publication Date Title
WO2022057214A1 (zh) 套刻标识、晶圆的套刻误差测量方法及晶圆的堆叠方法
KR940000910B1 (ko) 반도체 칩의 얼라인먼트 방법 및 레이저 리페이어용 타겟이 형성된 반도체 칩
US20210382402A1 (en) Overlay Alignment Mark and Method for Measuring Overlay Error
JP2002093699A (ja) 二つよりも多くの半導体ウェハー層に対して同時になされるオーバーレイ・レジストレーション・エラー測定
TWI760606B (zh) 用於重疊量測之非對稱重疊標記
JPS6227729B2 (ja)
JPH0673344B2 (ja) 電子線描画方法
KR100904732B1 (ko) 오정렬 가늠 마크를 이용한 정렬도 측정 방법
CN111128829A (zh) 对准方法及校准方法
JPS60163110A (ja) 位置合わせ装置
JP2806242B2 (ja) 電子線露光の位置合わせマークおよび電子線露光の位置合わせマークの検出方法
CN113192930B (zh) 偏移检测结构及基板偏移的检测方法
US5856054A (en) Method of alignment in exposure step through array error and shot error determinations
JP2000258121A (ja) 複数カメラ校正用のマスター基板及び画像認識カメラの校正方法
JPS6233427A (ja) 電子ビ−ム露光方法
JP2001093818A (ja) 露光方法及びレチクル
JPS63199416A (ja) 位置ずれ測定用マ−クおよびこれを用いた位置ずれ測定方法
JP2530950Y2 (ja) 基板のアライメントパターン
JPS6254434A (ja) 露光方法
JP3356114B2 (ja) アライメント方法
JPH07263294A (ja) 電子ビーム露光における位置合わせ方法
JPS6295403A (ja) 座標系較正装置
JP2000081309A (ja) ディジタル画像処理によって目標物の位置を測定する方法
JPH03151624A (ja) アライメント装置
JPH04242107A (ja) 撮像装置の校正方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070914

Year of fee payment: 13