JPH0668674B2 - カラ−液晶表示装置 - Google Patents
カラ−液晶表示装置Info
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- JPH0668674B2 JPH0668674B2 JP61136960A JP13696086A JPH0668674B2 JP H0668674 B2 JPH0668674 B2 JP H0668674B2 JP 61136960 A JP61136960 A JP 61136960A JP 13696086 A JP13696086 A JP 13696086A JP H0668674 B2 JPH0668674 B2 JP H0668674B2
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- row
- liquid crystal
- crystal display
- circuit
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- Video Image Reproduction Devices For Color Tv Systems (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、赤（Ｒ），緑（Ｇ），青（Ｂ）の３原色の各
カラードット（以下「ピクセル」という）から成る液晶
表示素子を１単位とする１組の最小描画単位（以下「画
素」という。即ち、１画素はR,G,Bの３ピクセルで構成
される）で多数画素に渡り配列した液晶表示素子を有す
るカラー液晶表示装置に係り、特に前記１画素を２行に
渡る三角形状／逆三角形状としたことで高品位の表示を
行なうようにして表示品質の改善を図ったカラー液晶表
示装置に関する。
カラードット（以下「ピクセル」という）から成る液晶
表示素子を１単位とする１組の最小描画単位（以下「画
素」という。即ち、１画素はR,G,Bの３ピクセルで構成
される）で多数画素に渡り配列した液晶表示素子を有す
るカラー液晶表示装置に係り、特に前記１画素を２行に
渡る三角形状／逆三角形状としたことで高品位の表示を
行なうようにして表示品質の改善を図ったカラー液晶表
示装置に関する。
＜従来の技術＞ 従来のカラー液晶表示装置の技術としては、例えば日経
エレクトロニクス「活気づく液晶専用コントローラの製
品開発」（1984.7.30発行）や、同「商品化された液晶
ポケット・カラー・テレビ」（1984.9.10発行）等が公
知となっている。以下図面を用いてこれ等従来の技術を
説明する。
エレクトロニクス「活気づく液晶専用コントローラの製
品開発」（1984.7.30発行）や、同「商品化された液晶
ポケット・カラー・テレビ」（1984.9.10発行）等が公
知となっている。以下図面を用いてこれ等従来の技術を
説明する。
第４図はマルチカラー液晶表示素子の色配置図である。
尚、添附の数字は本発明の説明のために便宜上付けたも
のであり、上側に付けられた添字は、行を示し、下側に
付けられた添字は列を示している。
尚、添附の数字は本発明の説明のために便宜上付けたも
のであり、上側に付けられた添字は、行を示し、下側に
付けられた添字は列を示している。
第４図において、液晶表示素子１は、RGBの各ピクセル
Ｐで１画素αが構成されて、同一画素数でもっとも見か
け上の分解能が高いモザイク状の色配置構造となってい
る。
Ｐで１画素αが構成されて、同一画素数でもっとも見か
け上の分解能が高いモザイク状の色配置構造となってい
る。
第５図は従来のカラー液晶表示装置の概要を説明するブ
ロック系統図であり、第４図で示した液晶表示素子１は
この第５図のブロック系統図によってドライブされて所
定のカラー液晶表示を行なう。
ロック系統図であり、第４図で示した液晶表示素子１は
この第５図のブロック系統図によってドライブされて所
定のカラー液晶表示を行なう。
第５図において、２は液晶表示素子１の横方向１列分の
各ピクセルと一対一に対応して入力されるシリアル表示
データSdを保持するための表示データメモリ３と選択さ
れた行をドライブするためにシリアル表示データSdと同
期をとり制御信号を出力するコラムドライバ４を用いて
前記液晶表示素子１上に所定のカラー液晶表示等を行な
うように構成される表示部である。この表示部２の各ピ
クセルの形状はほぼ正方形となっており、例えば横１列
の“R1 1,G2l,G3l"を１画素単位として、複数画素単位ず
つまとまってドライブされる。５はRGBのパラレルデー
タHPと水平同期信号HS,垂直同期信号VS及びクロックパ
ルスCPを出力するCRTコントローラ回路（以下「CRTC回
路」という）、６は水平同期信号HSを入力してこの水平
同期信号HSがある毎にピクセルの行の先頭の色別を順次
選択する選択信号を出力する色別順次選択回路、７はパ
ラレルデータHPとクロックパルスGPと色別順次選択回路
６からの選択信号とを入力して前記クロックパルスCPに
基づいて横１列のRGBパラレルデータを画素単位のシリ
アル表示データSdに変換して表示データメモリ３に出力
するパラレル／シリアル変換回路である。
各ピクセルと一対一に対応して入力されるシリアル表示
データSdを保持するための表示データメモリ３と選択さ
れた行をドライブするためにシリアル表示データSdと同
期をとり制御信号を出力するコラムドライバ４を用いて
前記液晶表示素子１上に所定のカラー液晶表示等を行な
うように構成される表示部である。この表示部２の各ピ
クセルの形状はほぼ正方形となっており、例えば横１列
の“R1 1,G2l,G3l"を１画素単位として、複数画素単位ず
つまとまってドライブされる。５はRGBのパラレルデー
タHPと水平同期信号HS,垂直同期信号VS及びクロックパ
ルスCPを出力するCRTコントローラ回路（以下「CRTC回
路」という）、６は水平同期信号HSを入力してこの水平
同期信号HSがある毎にピクセルの行の先頭の色別を順次
選択する選択信号を出力する色別順次選択回路、７はパ
ラレルデータHPとクロックパルスGPと色別順次選択回路
６からの選択信号とを入力して前記クロックパルスCPに
基づいて横１列のRGBパラレルデータを画素単位のシリ
アル表示データSdに変換して表示データメモリ３に出力
するパラレル／シリアル変換回路である。
このような構成において、CRTC回路５から出力されたRG
BパラレルデータHPはパラレル／シリアル変換回路７に
クロックパルスCPと共に入力する。色別順次選択回路６
からは水平同期信号HSがある度に選択信号がパラレル／
シリアル変換回路７に導かれる。この結果、パラレル／
シリアル変換回路７は、パラレルデータHPを液晶表示素
子１の色配置に合わせて横１列で形成されるRGB1画素を
クロックパルスCPに同期して順次シリアル表示データSd
に変換して表示データメモリ３に転送する。色別順次選
択回路６から選択信号があった時にパラレル／シリアル
変換回路７は次の行の変換を行なう。転送されたシリア
ル表示データSdは、表示データメモリ３のメモリに一行
分書込まれる。コラムドライバ４は水平同期信号HS（垂
直同期信号VSは初期化の時に働く）によってシリアル表
示データSdの行切替えと同期して（即ち色別順次選択回
路６の選択信号に同期して）その行が切替えられる。従
って表示データメモリ３の内容とコラムドライバ４によ
って選択された列，行の液晶表示素子１上に所定のカラ
ー液晶表示が成される。
BパラレルデータHPはパラレル／シリアル変換回路７に
クロックパルスCPと共に入力する。色別順次選択回路６
からは水平同期信号HSがある度に選択信号がパラレル／
シリアル変換回路７に導かれる。この結果、パラレル／
シリアル変換回路７は、パラレルデータHPを液晶表示素
子１の色配置に合わせて横１列で形成されるRGB1画素を
クロックパルスCPに同期して順次シリアル表示データSd
に変換して表示データメモリ３に転送する。色別順次選
択回路６から選択信号があった時にパラレル／シリアル
変換回路７は次の行の変換を行なう。転送されたシリア
ル表示データSdは、表示データメモリ３のメモリに一行
分書込まれる。コラムドライバ４は水平同期信号HS（垂
直同期信号VSは初期化の時に働く）によってシリアル表
示データSdの行切替えと同期して（即ち色別順次選択回
路６の選択信号に同期して）その行が切替えられる。従
って表示データメモリ３の内容とコラムドライバ４によ
って選択された列，行の液晶表示素子１上に所定のカラ
ー液晶表示が成される。
＜発明が解決しようとする問題点＞ ところでこの従来のカラー液晶表示装置は、正方形から
成る各ピクセル形状を横１列に“R1 1,G2l,B3l",…と１
画素形状に形成した形でドライブするので、第６図の従
来の技術の問題点を解決するための表示図に画素α１〜
α35と示すように、１画素の縦横比が1:3となり表示形
状が不自然となり、液晶表示品質に問題がある（第６図
は数字で「１」を表示するために、横に表示データメモ
リ３に記憶された15ピクセル「５画素」がオンにドライ
ブされ、縦にコラムドライバ４により７行分が順次オン
にドライブされた場合を表わす）。
成る各ピクセル形状を横１列に“R1 1,G2l,B3l",…と１
画素形状に形成した形でドライブするので、第６図の従
来の技術の問題点を解決するための表示図に画素α１〜
α35と示すように、１画素の縦横比が1:3となり表示形
状が不自然となり、液晶表示品質に問題がある（第６図
は数字で「１」を表示するために、横に表示データメモ
リ３に記憶された15ピクセル「５画素」がオンにドライ
ブされ、縦にコラムドライバ４により７行分が順次オン
にドライブされた場合を表わす）。
このような液晶表示品質の問題を解決するには、液晶画
素の各ピクセル形状を例えば正方形から長方形に変更し
て１画素を正方形にしたり、１行毎に１／２ピクセルだ
けずらして２行に渡る略正三角形を１画素に割当てた
り、表示すべき形状を各ピクセルの色配列に合せてソフ
トウェアで作成して表示する方法等が考えられる。しか
しながらこのようにすることは液晶素子形状を特殊化す
るので汎用性に乏しく且つ製作コストの面でデメリット
が多くなると共に、ソフトウェアの負担が大きくなった
り、描画速度やソフトウェアの生産性の上から見ても解
決すべき問題が多く、実用化しても高価な製品となるの
で一般的ではない。
素の各ピクセル形状を例えば正方形から長方形に変更し
て１画素を正方形にしたり、１行毎に１／２ピクセルだ
けずらして２行に渡る略正三角形を１画素に割当てた
り、表示すべき形状を各ピクセルの色配列に合せてソフ
トウェアで作成して表示する方法等が考えられる。しか
しながらこのようにすることは液晶素子形状を特殊化す
るので汎用性に乏しく且つ製作コストの面でデメリット
が多くなると共に、ソフトウェアの負担が大きくなった
り、描画速度やソフトウェアの生産性の上から見ても解
決すべき問題が多く、実用化しても高価な製品となるの
で一般的ではない。
本発明は、この従来の技術の問題点に鑑みてなされたも
のであって、従来のピクセル配列がモザイク状から成る
液晶表示配列を変更することなく、CRTC回路からRGBパ
ラレルデータを得て、このデータを簡単な構成の表示デ
ータ処理部で液晶表示素子の１画素の表示がピクセル単
位で連続する２行に渡って三角形状／逆三角形状を構成
するようにシリアル表示データに変換した上で液晶表示
素子に導いてカラー液晶表示することで、表示品質の向
上を図ったカラー液晶表示装置を提供することを目的と
する。
のであって、従来のピクセル配列がモザイク状から成る
液晶表示配列を変更することなく、CRTC回路からRGBパ
ラレルデータを得て、このデータを簡単な構成の表示デ
ータ処理部で液晶表示素子の１画素の表示がピクセル単
位で連続する２行に渡って三角形状／逆三角形状を構成
するようにシリアル表示データに変換した上で液晶表示
素子に導いてカラー液晶表示することで、表示品質の向
上を図ったカラー液晶表示装置を提供することを目的と
する。
＜問題点を解決するたの手段＞ このような目的を達成するために、本発明は、 画素を構成するRGBピクセルがモザイク状に配列され、
画素が隣接する行にカギ形状に構成される液晶表示素子
と、 この液晶表示素子の行方向の２桁を単位としたカギ形状
の画素配列に対応するRGBの画素データを複数画素分出
力CRTコントローラと、 このCRTコントローラによって２行を単位として出力さ
れるRGBの画素データを各行毎に画素配列とピクセル配
列とに合わせて選択する複数のマルチプレクサと、 前記CRTコントローラから入力した同期信号に基づき、
走査する行に対応して前記マルチプレクサの中から必要
とするマルチプレクサをイネーブルとする行指定回路
と、 イネーブルとされたマルチプレクサから出力する画素デ
ータを前記CRTコントローラから入力したクロックパル
スに基づき、液晶表示素子のピクセル配列に合わせて指
定するピクセル指定回路と、 を設け、前記CRTコントローラから２行を単位とした出
力される画素データを２度づつ出力し、前記同期信号が
入力される毎に、前記マルチプレクサを行毎に選択して
走査することを特徴としている。
画素が隣接する行にカギ形状に構成される液晶表示素子
と、 この液晶表示素子の行方向の２桁を単位としたカギ形状
の画素配列に対応するRGBの画素データを複数画素分出
力CRTコントローラと、 このCRTコントローラによって２行を単位として出力さ
れるRGBの画素データを各行毎に画素配列とピクセル配
列とに合わせて選択する複数のマルチプレクサと、 前記CRTコントローラから入力した同期信号に基づき、
走査する行に対応して前記マルチプレクサの中から必要
とするマルチプレクサをイネーブルとする行指定回路
と、 イネーブルとされたマルチプレクサから出力する画素デ
ータを前記CRTコントローラから入力したクロックパル
スに基づき、液晶表示素子のピクセル配列に合わせて指
定するピクセル指定回路と、 を設け、前記CRTコントローラから２行を単位とした出
力される画素データを２度づつ出力し、前記同期信号が
入力される毎に、前記マルチプレクサを行毎に選択して
走査することを特徴としている。
＜作用＞ 本発明における表示データ処理部は、CRTC回路から画素
単位で各行に渡り２度づつ供給される並列データから、
１度目は画素の上の行のピクセルデータを、２度目は下
の行のピクセルデータを周期手に選択する。このデータ
選択方法は、２通りのカギ形のクセルの配列の異なるも
の３通りを割り振られているので、６通りの異なる選択
がある。
単位で各行に渡り２度づつ供給される並列データから、
１度目は画素の上の行のピクセルデータを、２度目は下
の行のピクセルデータを周期手に選択する。このデータ
選択方法は、２通りのカギ形のクセルの配列の異なるも
の３通りを割り振られているので、６通りの異なる選択
がある。
例えば、第３図についていえば、R1 1を最初とする第１
行からG6 1を最初とする第６行までの６通りからなる。
行からG6 1を最初とする第６行までの６通りからなる。
従って表示データ処理部においては、データセレクタ回
路として６個のマルチプレクサを設置し、この６個を行
指定回路とピクセル指定回路との出力で制御し、前記６
個のマルチプレクサの出力は夫々の出力端子に接続され
たワイヤードORに順次出力し、直列データを表示部に転
送するような構成とする。
路として６個のマルチプレクサを設置し、この６個を行
指定回路とピクセル指定回路との出力で制御し、前記６
個のマルチプレクサの出力は夫々の出力端子に接続され
たワイヤードORに順次出力し、直列データを表示部に転
送するような構成とする。
このようにすることで、少なくとも２回の走査で１画素
が決定されるので、ソフトによるデータ処理（選択や並
び替え等）の必要が無く、高速描画処理が可能となる。
が決定されるので、ソフトによるデータ処理（選択や並
び替え等）の必要が無く、高速描画処理が可能となる。
＜実施例＞ 以下本発明の実施例を図面に基づき詳細に説明する。
尚、以下の図面において、第４図乃至第６図と重複する
部分は同一番号を付してその説明は省略する。
尚、以下の図面において、第４図乃至第６図と重複する
部分は同一番号を付してその説明は省略する。
第１図は本発明の具体的一実施例を示すカラー液晶表示
装置のブロック線図である。
装置のブロック線図である。
第１図において、20はRGBの液晶表示素子１の各ピクセ
ルを１単位とする画素を多数配列したカラー液晶表示素
子を有し表示直列データSdやクロックパルスCP等により
情報を描画する液晶表示素子1,表示データメモリ３を有
する表示部である。50は各ピクセルのオン／オフ情報を
記憶するフレームメモリ50aや表示情報，水平／垂直同
期信号等を管理／制御するコントローラ50b等から成るC
RTC回路である。このCRTC回路50はRGBの３原色から成る
１画素が液晶表示上２行に渡って形成されるように、一
度にピクセル配列に合わせて三角形状又は逆三角形状の
２形状から成る４画素分12Bitの並列データから成るパ
ラレルデータHp（このパラレルデータHPの内訳は、例え
ば１行目については“１画素『R1 1,G2l』”、“２画素
『B3 1』”、“３画素『R4l,G5l』、“４画素目
『B6 1』”より成り、２行目については“１画素目
『B1 2』”、“２画素目『R2 2,G3 2』”、“３画素目『B4
2』”、“４画素目『R5 2,G6 2』”より成る。但し、CRTC
回路からの出力データ順序は各行の表示素子のカラー配
列順序と関係なくR,G,B,R,…となる。以下同様）を２度
に渡り出力すると共に、水平同期信号HS・垂直同期信号
VS・ラッチパルスLP・クロックパルスCPを出力する
（尚、ラッチパルスLPはクロックパルスCPを分周して得
られるのでCRTC回路50の外にこのような機能を持たせる
ようにしてもよいので、本願においては、このような場
合も実質的にCRTC回路50からラッチパルスLPが出力され
る場合と同等の技術として扱う）。尚、パラレルデータ
HPを２度に渡り出力するのは、２行を単位として出力さ
れる画素データを水平同期信号若しくは垂直同期信号に
基づき、１行ずつ走査する為の理由による。この表示デ
ータ処理部70は、ラッチパルスLPによりパラレルデータ
HPをラッチするデータラッチ回路８と、水平同期信号HS
・垂直同期信号VSを入力し行指定信号を出力する行指定
回路９と、水平同期信号HS・垂直同期信号VS・クロック
パルスCPを入力しピクセルＰを指定するピクセル指定信
号を出力するピクセル指定回路10と、RGBの並び方と画
素の形状に基づき設置されて、第２図の本発明の動作の
説明に供する図に示すように、行指定回路９とピクセル
指定回路10とで制御される6n＋１〜6n＋６（但しｎ＝0,
1,2,…とする）の各行に対応し、CRTC回路50から出力さ
れるR,G,B,R,…のパラレルデータHPを液晶表示素子の各
行のカラー配列に合わせるように互いに結線を変えるよ
うに、即ち、図においてはCRTC回路からの出力は、R,G,
B,R,…であるが、入力時において第１行目がR,G,B,…，
第２行目がB,R,G,…，となるように割当てられた６個の
マルチプレクサ（以下「MPX」と略称する）11a1,11a2,
…と，このMPXの各々の出力端子に接続されたワイヤー
ドOR11bとで構成されて，行指定信号に基づいてMPXの割
当てられた１つが選択され、この選択されたMPXにピク
セル指定信号に基づいて指定された行のラッチ出力中の
ピクセルＰが導かれ、このピクセルＰがワイヤードOR11
bに順次出力するデータセレクタ回路11とから構成され
ている。このように表示データ処理部70が構成されるこ
とで、データラッチ回路８を介してCRTC回路50から一度
に供給される４画素分12Bitの上述した並列データが周
期的に選択される。この選択された信号は順次シリアル
表示データSdとして表示部20の表示データメモリ３へ転
送される。尚、12は水平同期信号HS・垂直同期信号VS・
クロックパルスCPを入力してシリアル表示データSdと同
期（シリアル表示データとクロックとの同期）をとり表
示部20の液晶表示素子１をドライブするための液晶表示
１素子の選択した行に必要なクロックパルスや電圧極性
反転信号等の制御信号Ciを出力する制御信号発生回路で
ある（第５図のコラムドライバ部分に当り、ここでは説
明の便宜上分離して表わす）。ここで垂直同期信号V
Sは、制御信号発生用の他に両指定回路を初期化し、液
晶表示素子の左上隅の初期表示位置を指定するために用
いられている。
ルを１単位とする画素を多数配列したカラー液晶表示素
子を有し表示直列データSdやクロックパルスCP等により
情報を描画する液晶表示素子1,表示データメモリ３を有
する表示部である。50は各ピクセルのオン／オフ情報を
記憶するフレームメモリ50aや表示情報，水平／垂直同
期信号等を管理／制御するコントローラ50b等から成るC
RTC回路である。このCRTC回路50はRGBの３原色から成る
１画素が液晶表示上２行に渡って形成されるように、一
度にピクセル配列に合わせて三角形状又は逆三角形状の
２形状から成る４画素分12Bitの並列データから成るパ
ラレルデータHp（このパラレルデータHPの内訳は、例え
ば１行目については“１画素『R1 1,G2l』”、“２画素
『B3 1』”、“３画素『R4l,G5l』、“４画素目
『B6 1』”より成り、２行目については“１画素目
『B1 2』”、“２画素目『R2 2,G3 2』”、“３画素目『B4
2』”、“４画素目『R5 2,G6 2』”より成る。但し、CRTC
回路からの出力データ順序は各行の表示素子のカラー配
列順序と関係なくR,G,B,R,…となる。以下同様）を２度
に渡り出力すると共に、水平同期信号HS・垂直同期信号
VS・ラッチパルスLP・クロックパルスCPを出力する
（尚、ラッチパルスLPはクロックパルスCPを分周して得
られるのでCRTC回路50の外にこのような機能を持たせる
ようにしてもよいので、本願においては、このような場
合も実質的にCRTC回路50からラッチパルスLPが出力され
る場合と同等の技術として扱う）。尚、パラレルデータ
HPを２度に渡り出力するのは、２行を単位として出力さ
れる画素データを水平同期信号若しくは垂直同期信号に
基づき、１行ずつ走査する為の理由による。この表示デ
ータ処理部70は、ラッチパルスLPによりパラレルデータ
HPをラッチするデータラッチ回路８と、水平同期信号HS
・垂直同期信号VSを入力し行指定信号を出力する行指定
回路９と、水平同期信号HS・垂直同期信号VS・クロック
パルスCPを入力しピクセルＰを指定するピクセル指定信
号を出力するピクセル指定回路10と、RGBの並び方と画
素の形状に基づき設置されて、第２図の本発明の動作の
説明に供する図に示すように、行指定回路９とピクセル
指定回路10とで制御される6n＋１〜6n＋６（但しｎ＝0,
1,2,…とする）の各行に対応し、CRTC回路50から出力さ
れるR,G,B,R,…のパラレルデータHPを液晶表示素子の各
行のカラー配列に合わせるように互いに結線を変えるよ
うに、即ち、図においてはCRTC回路からの出力は、R,G,
B,R,…であるが、入力時において第１行目がR,G,B,…，
第２行目がB,R,G,…，となるように割当てられた６個の
マルチプレクサ（以下「MPX」と略称する）11a1,11a2,
…と，このMPXの各々の出力端子に接続されたワイヤー
ドOR11bとで構成されて，行指定信号に基づいてMPXの割
当てられた１つが選択され、この選択されたMPXにピク
セル指定信号に基づいて指定された行のラッチ出力中の
ピクセルＰが導かれ、このピクセルＰがワイヤードOR11
bに順次出力するデータセレクタ回路11とから構成され
ている。このように表示データ処理部70が構成されるこ
とで、データラッチ回路８を介してCRTC回路50から一度
に供給される４画素分12Bitの上述した並列データが周
期的に選択される。この選択された信号は順次シリアル
表示データSdとして表示部20の表示データメモリ３へ転
送される。尚、12は水平同期信号HS・垂直同期信号VS・
クロックパルスCPを入力してシリアル表示データSdと同
期（シリアル表示データとクロックとの同期）をとり表
示部20の液晶表示素子１をドライブするための液晶表示
１素子の選択した行に必要なクロックパルスや電圧極性
反転信号等の制御信号Ciを出力する制御信号発生回路で
ある（第５図のコラムドライバ部分に当り、ここでは説
明の便宜上分離して表わす）。ここで垂直同期信号V
Sは、制御信号発生用の他に両指定回路を初期化し、液
晶表示素子の左上隅の初期表示位置を指定するために用
いられている。
このような構成の表示データ処理部70の動作を更に第２
図と、第３図の本発明の説明に供する図を用いて詳細に
説明する。
図と、第３図の本発明の説明に供する図を用いて詳細に
説明する。
尚、第２図は、（6n＋１）行目と（6n＋２）行目の画素
データを選択するマルチプレクサを代表して示したもの
である。
データを選択するマルチプレクサを代表して示したもの
である。
データラッチ回路８は、４画素情報を１行毎に6Bit（例
えばR1 1〜B6 1）選択して次段のデータセレクタ回路11を
とおし、シリアル表示データSdとして液晶表示素子側へ
出力されるまでラッチする。この6Bitをデータセレクタ
回路11に出力し終ると直ちに次の４画素情報（第３図に
おいては例えばR7 1〜B12 1）がラッチされる。尚、この
時に１画素は２行に渡るために、２行毎の同一データが
ラッチされるようにCRTC回路50が動作する。ところで、
ピクセルＰの構成はRGBの並び方にRGB,BRG,GBRの３とお
り、画素の形状として三角形状と逆三角形状の２とおり
の６行で６とおりの状態がある。そこで、データセレク
タ回路11では例えば６入力MPXを６個使用して１行毎に
１つのMPXを割当て、この時に12Bitのどの6Bitを各行に
どの順次で並べるかを決める。即ち、CRTC回路50から出
力されルパラレルデータHPのピクセル配列順は常にR,G,
B,R,…となっているので、このパラレルデータHPの夫々
配列順を変えるように結線し、例えばMPX1はR,G,B,…,M
PX2はB,R,G,…,MPX3はG,B,R,…となるようにする。行指
定回路９は、垂直同期信号VSで初期化され水平同期信号
HSをカウントとしてデータセレクタ回路11に何行目を走
査しているかの指定信号で６個のMPXの内の指定のMPXを
待機させる。ピクセル指定回路10は、例えば６進バイナ
リカウンタ１個で構成され、垂直同期信号VSで初期化さ
れ水平同期信号HSでスタートを指示されてクロックパル
スCPでピクセルの選択順序を指定してデータセレタ回路
11の所定のMPXを動作させる。
えばR1 1〜B6 1）選択して次段のデータセレクタ回路11を
とおし、シリアル表示データSdとして液晶表示素子側へ
出力されるまでラッチする。この6Bitをデータセレクタ
回路11に出力し終ると直ちに次の４画素情報（第３図に
おいては例えばR7 1〜B12 1）がラッチされる。尚、この
時に１画素は２行に渡るために、２行毎の同一データが
ラッチされるようにCRTC回路50が動作する。ところで、
ピクセルＰの構成はRGBの並び方にRGB,BRG,GBRの３とお
り、画素の形状として三角形状と逆三角形状の２とおり
の６行で６とおりの状態がある。そこで、データセレク
タ回路11では例えば６入力MPXを６個使用して１行毎に
１つのMPXを割当て、この時に12Bitのどの6Bitを各行に
どの順次で並べるかを決める。即ち、CRTC回路50から出
力されルパラレルデータHPのピクセル配列順は常にR,G,
B,R,…となっているので、このパラレルデータHPの夫々
配列順を変えるように結線し、例えばMPX1はR,G,B,…,M
PX2はB,R,G,…,MPX3はG,B,R,…となるようにする。行指
定回路９は、垂直同期信号VSで初期化され水平同期信号
HSをカウントとしてデータセレクタ回路11に何行目を走
査しているかの指定信号で６個のMPXの内の指定のMPXを
待機させる。ピクセル指定回路10は、例えば６進バイナ
リカウンタ１個で構成され、垂直同期信号VSで初期化さ
れ水平同期信号HSでスタートを指示されてクロックパル
スCPでピクセルの選択順序を指定してデータセレタ回路
11の所定のMPXを動作させる。
ここで例として第1,2行目の最初の４画素（12ピクセ
ル）について説明する。
ル）について説明する。
行指定回路９は水平同期信号HSをカウントし、１行目で
あることを確認しMPX1を指定する。ピクセル指定回路１
は0000B〜0101Bの６状態クロックパルスに同期して出力
するので、MPX1は、I10〜I15端子に入力されたピクセル
データR1 1,G2 1,B3 1,R4 1,G5 1,B6 1を出力端子Y1から順番
にワイヤードOR11bに出力する。６番目のピクセルデー
タB6 1が出力された直後に次の４画素がデータラッチ回
路８にラッチされ、ピクセル指定回路10により引続いて
以後の動作が行なわれる。このように１行目の走査が終
了すると２行目に走査が移る。即ち、水平同期信号HSに
よる行指定回路９からの指定信号によってMPX2が指定さ
れるとMPX1は解除となるため出力端子Y1の出力はハイイ
ンピーダンスとなり１行目のMPX1とワイヤードOR11bの
間は断となる。２行目では１行目で選択されなかった残
り6Bitのピクセルデーア即ちI20〜I25端子に入力される
ピクセルデータB1 2,R2 2,G3 2,B4 2,R5 2,G6 2を出力端子Y2
から順にワイヤードOR11bに出力する（このように入力
するのはMPX1とMPX2の結線が異なるからである）。６番
目のピクセルデータG6 2が出力された直後に次に４画素
がデータラツチ回路８にラツチされ、ピクセル指定回路
10により引続いて以後の動作が行なわれる。このように
して２行目の走査が終了すると３行目に走査が移る。行
指定回路９からの指定信号によってMPX3が指定されると
MPX2は解除となり出力端子Y2の出力はハイインピーダン
スとなり２行目のMPX2とワイヤードOR11bとの間も断と
なる。以下３番目以後も1,2行目と同様に動作する。
あることを確認しMPX1を指定する。ピクセル指定回路１
は0000B〜0101Bの６状態クロックパルスに同期して出力
するので、MPX1は、I10〜I15端子に入力されたピクセル
データR1 1,G2 1,B3 1,R4 1,G5 1,B6 1を出力端子Y1から順番
にワイヤードOR11bに出力する。６番目のピクセルデー
タB6 1が出力された直後に次の４画素がデータラッチ回
路８にラッチされ、ピクセル指定回路10により引続いて
以後の動作が行なわれる。このように１行目の走査が終
了すると２行目に走査が移る。即ち、水平同期信号HSに
よる行指定回路９からの指定信号によってMPX2が指定さ
れるとMPX1は解除となるため出力端子Y1の出力はハイイ
ンピーダンスとなり１行目のMPX1とワイヤードOR11bの
間は断となる。２行目では１行目で選択されなかった残
り6Bitのピクセルデーア即ちI20〜I25端子に入力される
ピクセルデータB1 2,R2 2,G3 2,B4 2,R5 2,G6 2を出力端子Y2
から順にワイヤードOR11bに出力する（このように入力
するのはMPX1とMPX2の結線が異なるからである）。６番
目のピクセルデータG6 2が出力された直後に次に４画素
がデータラツチ回路８にラツチされ、ピクセル指定回路
10により引続いて以後の動作が行なわれる。このように
して２行目の走査が終了すると３行目に走査が移る。行
指定回路９からの指定信号によってMPX3が指定されると
MPX2は解除となり出力端子Y2の出力はハイインピーダン
スとなり２行目のMPX2とワイヤードOR11bとの間も断と
なる。以下３番目以後も1,2行目と同様に動作する。
この結果、ワーヤードOR11bからシリアル表示データSd
となって表示部２に転送される画素情報により、第７図
と対応させた第３図（数字“1"を横に５画素で縦に７画
素で全体を35画素で液晶表示した場合）に示すように、 第１画素β１は、“R1 1・G2 1・B1 2", 第２画素β２は、“B3 1・R2 2・G3 2", 第３画素β３は、“R4 1・G5 1・B4 2", 第４画素β４は、“B6 1・R5 2・G6 2", 第５画素β５は、“R7 1・R8 1・B7 2",… 第35画素β35は、“R7 13・G8 13・B7 14" と三角形状と逆三角形状との組合わせで表示される。こ
の第３図の表示と、第６図の長方形型の表示とを比べて
みれば明らかに表示品質が向上していることが判る。
となって表示部２に転送される画素情報により、第７図
と対応させた第３図（数字“1"を横に５画素で縦に７画
素で全体を35画素で液晶表示した場合）に示すように、 第１画素β１は、“R1 1・G2 1・B1 2", 第２画素β２は、“B3 1・R2 2・G3 2", 第３画素β３は、“R4 1・G5 1・B4 2", 第４画素β４は、“B6 1・R5 2・G6 2", 第５画素β５は、“R7 1・R8 1・B7 2",… 第35画素β35は、“R7 13・G8 13・B7 14" と三角形状と逆三角形状との組合わせで表示される。こ
の第３図の表示と、第６図の長方形型の表示とを比べて
みれば明らかに表示品質が向上していることが判る。
＜発明の効果＞ 以上、詳細に説明したように本発明のカラー液晶表示
は、２行を単位として出力されるRGBの画素データを各
行毎に画素配列とピクセル配列とに合わせてマルチプレ
クサで選択し、走査する行に対応してマルチプレクサか
ら必要とする画素データを得るようにしたものである。
は、２行を単位として出力されるRGBの画素データを各
行毎に画素配列とピクセル配列とに合わせてマルチプレ
クサで選択し、走査する行に対応してマルチプレクサか
ら必要とする画素データを得るようにしたものである。
このため、２回の走査で１画素が設定されるので、ソフ
トによるデータ処理（選択や並び変え等）の必要がな
く、高速描画が可能となると共に、簡単に従来の横長形
状に比べて縦長形状の表示が可能となり、従来のピクセ
ル配列がモザイクタイプであるカラー液晶表示素子を使
用して表示品質の改善、即ち、簡単且つ比較的安価に向
上させることができるという効果がある。
トによるデータ処理（選択や並び変え等）の必要がな
く、高速描画が可能となると共に、簡単に従来の横長形
状に比べて縦長形状の表示が可能となり、従来のピクセ
ル配列がモザイクタイプであるカラー液晶表示素子を使
用して表示品質の改善、即ち、簡単且つ比較的安価に向
上させることができるという効果がある。
第１図は本発明の具体的一実施例を示すカラー液晶表示
装置のブロック線図、第２乃至第３図は本発明の説明に
供する図、第４図はマルチカラー液晶表示素子の色配置
図、第５図は従来のカラー液晶表示装置の概要を説明す
るブロック系統図、第６図は従来の技術の問題点を説明
するための表示図である。 １……液晶表示素子、２……表示部、５……CRTコント
ローラ回路、６……パラレル／シリアル変換回路、７…
…色別順次選択回路、８……データラッチ回路、９……
行指定回路、10……ピクセル指定回路、11……データセ
レクタ回路、12……制御信号発生回路。
装置のブロック線図、第２乃至第３図は本発明の説明に
供する図、第４図はマルチカラー液晶表示素子の色配置
図、第５図は従来のカラー液晶表示装置の概要を説明す
るブロック系統図、第６図は従来の技術の問題点を説明
するための表示図である。 １……液晶表示素子、２……表示部、５……CRTコント
ローラ回路、６……パラレル／シリアル変換回路、７…
…色別順次選択回路、８……データラッチ回路、９……
行指定回路、10……ピクセル指定回路、11……データセ
レクタ回路、12……制御信号発生回路。
Claims (1)
- 【請求項１】画素を構成するRGBピクセルがモザイク状
に配列され、画素が隣接する行にカギ形状に構成される
液晶表示素子と、 この液晶表示素子の行方向の２行を単位としたカギ形状
の画素配列に対応するRGBの画素データを複数画素分出
力するCRTコントローラと、 このCRTコントローラによって２行を単位として出力さ
れるRGBの画素データを各行毎に画素配列とピクセル配
列とに合わせて選択する複数のマルチプレクサと、 前記CRTコントローラから入力した同期信号に基づき、
走査する行に対応して前記マルチプレクサの中から必要
とするマルチプレクサをイネーブルとする行指定回路
と、 イネーブルとされたマルチプレクサから出力する画素デ
ータを前記CRTコントローラから入力したクロックパル
スに基づき、液晶表示素子のピクセル配列に合わせて指
定するピクセル指定回路と、 を設け、前記CRTコントローラから２行を単位とした出
力される画素データを２度づつ出力し、前記同期信号が
入力される毎に、前記マルチプレクサを行毎に選択して
走査することを特徴としたカラー液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136960A JPH0668674B2 (ja) | 1986-06-12 | 1986-06-12 | カラ−液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136960A JPH0668674B2 (ja) | 1986-06-12 | 1986-06-12 | カラ−液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293296A JPS62293296A (ja) | 1987-12-19 |
| JPH0668674B2 true JPH0668674B2 (ja) | 1994-08-31 |
Family
ID=15187516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136960A Expired - Lifetime JPH0668674B2 (ja) | 1986-06-12 | 1986-06-12 | カラ−液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668674B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0375688A (ja) * | 1989-08-16 | 1991-03-29 | Sharp Corp | カラー画像表示装置 |
| JP2690568B2 (ja) * | 1989-08-16 | 1997-12-10 | シャープ株式会社 | カラー画像表示装置 |
| JP2641770B2 (ja) * | 1989-08-16 | 1997-08-20 | シャープ株式会社 | 画像表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042784A (ja) * | 1983-08-18 | 1985-03-07 | セイコーインスツルメンツ株式会社 | 表示装置 |
| JPS6156397A (ja) * | 1984-08-28 | 1986-03-22 | シチズン時計株式会社 | カラ−液晶表示装置 |
-
1986
- 1986-06-12 JP JP61136960A patent/JPH0668674B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62293296A (ja) | 1987-12-19 |
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