JPH0654419B2 - カラ−液晶表示装置 - Google Patents
カラ−液晶表示装置Info
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- JPH0654419B2 JPH0654419B2 JP61136958A JP13695886A JPH0654419B2 JP H0654419 B2 JPH0654419 B2 JP H0654419B2 JP 61136958 A JP61136958 A JP 61136958A JP 13695886 A JP13695886 A JP 13695886A JP H0654419 B2 JPH0654419 B2 JP H0654419B2
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- Japan
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- pixel
- circuit
- color
- liquid crystal
- crystal display
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- Video Image Reproduction Devices For Color Tv Systems (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、赤（Ｒ），緑（Ｇ），青（Ｂ）の３原色の各
カラードット（以下「ピクセル」という）から成る液晶
表示素子を１単位とする１組の最小描画単位（以下「画
素」という。即ち、１画素はＲＧＢの３ピクセルで構成
される）で多数画素に渡り配列した液晶表示素子を有す
るカラー液晶表示装置に係り、特に前記１画素を２行に
渡る三角形状／逆三角形状としたことで高品位の表示を
行なうようにして表示品質の改善を図ったカラー液晶表
示装置に関する。
カラードット（以下「ピクセル」という）から成る液晶
表示素子を１単位とする１組の最小描画単位（以下「画
素」という。即ち、１画素はＲＧＢの３ピクセルで構成
される）で多数画素に渡り配列した液晶表示素子を有す
るカラー液晶表示装置に係り、特に前記１画素を２行に
渡る三角形状／逆三角形状としたことで高品位の表示を
行なうようにして表示品質の改善を図ったカラー液晶表
示装置に関する。
＜従来の技術＞ 従来のカラー液晶表示装置の技術としては、例えば日経
エレクトロニクス「活気づく液晶専用コントロールの製
品開発」（1984. 7 . 30発行）や、同「商品化された液
晶ポケット・カラー・テレビ」（1984. 9 . 10発行）等
が公知となっている。以下図面を用いてこれ等従来の技
術を説明する。
エレクトロニクス「活気づく液晶専用コントロールの製
品開発」（1984. 7 . 30発行）や、同「商品化された液
晶ポケット・カラー・テレビ」（1984. 9 . 10発行）等
が公知となっている。以下図面を用いてこれ等従来の技
術を説明する。
第５図は液晶表示素子の色配置図である。尚、添附の数
字は本発明の説明のために便宜上付けたものであり、本
質的に必要なものではない（以下同様）。
字は本発明の説明のために便宜上付けたものであり、本
質的に必要なものではない（以下同様）。
第５図において、液晶表示素子１は、ＲＧＢの各ピクセ
ルＰで１画素αが構成されて、同一画素数でもっとも見
かけ上の分解能が高いモザイク状の色配置構造となって
いる。
ルＰで１画素αが構成されて、同一画素数でもっとも見
かけ上の分解能が高いモザイク状の色配置構造となって
いる。
第６図は従来のカラー液晶表示装置の概要を説明するブ
ロック系統図であり、第５図で示した液晶表示素子１は
この第６図のブロック系統図によってドライブされて所
定のカラー液晶表示を行なう。
ロック系統図であり、第５図で示した液晶表示素子１は
この第６図のブロック系統図によってドライブされて所
定のカラー液晶表示を行なう。
第６図において、２は液晶表示素子１の横方向１列分の
各ピクセルと一対一に対応して入力されるシリアル表示
データＳｄを保持するための表示データメモリ３と選択
された行をドライブするためにシリアル表示データと同
期をとり制御信号を出力するコラムドライバ４を用いて
前記液晶表示素子１上に所定のカラー液晶表示等を行な
うように構成される表示部である。この表示部２の各ピ
クセルの形状はほぼ正方形となっており、例えば横１列
の“Ｒ１ １，Ｇ２ １，Ｂ３ １”を１画素単位とし、複数
画素単位ずつまとまってドライブされる。５はＲＧＢの
パラレルデータＨＰと水平同期信号Ｈｓ，垂直同期信号
Ｖｓ及びクロックパルスＣｐを出力するＣＲＴコントロ
ーラ回路（以下「ＣＲＴＣ回路」という）、６は水平同
期信号Ｈｓを入力してこの水平同期信号Ｈｓがある度に
行の先頭のピクセルの色別を順次選択する選択信号を出
力する色別順次選択回路、７はパラレルデータＨＰとク
ロックパルスＣｐと色別順次選択回路６からの選択信号
とを入力して前記クロックパルスＣｐに基づいて横１列
のＲＧＢのパラレルデータをシリアル表示データＳｄに
変換して表示データメモリ３に出力するパラレル／シリ
アル変換回路である。
各ピクセルと一対一に対応して入力されるシリアル表示
データＳｄを保持するための表示データメモリ３と選択
された行をドライブするためにシリアル表示データと同
期をとり制御信号を出力するコラムドライバ４を用いて
前記液晶表示素子１上に所定のカラー液晶表示等を行な
うように構成される表示部である。この表示部２の各ピ
クセルの形状はほぼ正方形となっており、例えば横１列
の“Ｒ１ １，Ｇ２ １，Ｂ３ １”を１画素単位とし、複数
画素単位ずつまとまってドライブされる。５はＲＧＢの
パラレルデータＨＰと水平同期信号Ｈｓ，垂直同期信号
Ｖｓ及びクロックパルスＣｐを出力するＣＲＴコントロ
ーラ回路（以下「ＣＲＴＣ回路」という）、６は水平同
期信号Ｈｓを入力してこの水平同期信号Ｈｓがある度に
行の先頭のピクセルの色別を順次選択する選択信号を出
力する色別順次選択回路、７はパラレルデータＨＰとク
ロックパルスＣｐと色別順次選択回路６からの選択信号
とを入力して前記クロックパルスＣｐに基づいて横１列
のＲＧＢのパラレルデータをシリアル表示データＳｄに
変換して表示データメモリ３に出力するパラレル／シリ
アル変換回路である。
このような構成において、ＣＲＴＣ回路５から出力され
たＲＧＢのパラレルデータＨＰはパラレル／シリアル変
換回路７に、クロックパルスＣｐと共に入力する。色別
順次選択回路６からは水平同期信号Ｈｓがある度に選択
信号がパラレル／シリアル変換回路７に導かれる。この
結果、パラレル／シリアル変換回路７は、パラレルデー
タＨＰを液晶表示素子１の色配置に合わせて横１列で形
成されるＲＧＢ１画素をクロックパルスＣｐに同期して
順次シリアル表示データＳｄに変換して表示データメモ
リ３に転送する。色別順次選択回路６から選択信号があ
った時にパラレル／シリアル変換回路７は次の行の変換
を行なう。転送されたシリアル表示データＳｄは、表示
データメモリ３のメモリに一行分書込まれる。コラムド
ライバ４は水平同期信号Ｈｓ（垂直同期信号Ｖｓは初期
化の時に働く）によってシリアル表示データＳｄの行切
替えと同期して（即ち色別順次選択回路６の選択信号に
同期して）その行が切替えられる。従って表示データメ
モリ３の内容とコラムドライバ４によって選択された
列，行の液晶表示素子１上に所定のカラー液晶表示が成
される。
たＲＧＢのパラレルデータＨＰはパラレル／シリアル変
換回路７に、クロックパルスＣｐと共に入力する。色別
順次選択回路６からは水平同期信号Ｈｓがある度に選択
信号がパラレル／シリアル変換回路７に導かれる。この
結果、パラレル／シリアル変換回路７は、パラレルデー
タＨＰを液晶表示素子１の色配置に合わせて横１列で形
成されるＲＧＢ１画素をクロックパルスＣｐに同期して
順次シリアル表示データＳｄに変換して表示データメモ
リ３に転送する。色別順次選択回路６から選択信号があ
った時にパラレル／シリアル変換回路７は次の行の変換
を行なう。転送されたシリアル表示データＳｄは、表示
データメモリ３のメモリに一行分書込まれる。コラムド
ライバ４は水平同期信号Ｈｓ（垂直同期信号Ｖｓは初期
化の時に働く）によってシリアル表示データＳｄの行切
替えと同期して（即ち色別順次選択回路６の選択信号に
同期して）その行が切替えられる。従って表示データメ
モリ３の内容とコラムドライバ４によって選択された
列，行の液晶表示素子１上に所定のカラー液晶表示が成
される。
＜発明が解決しようとする問題点＞ ところでこの従来のカラー液晶表示装置は、正方形から
成る各ピクセル形状を横１列に“Ｒ１ １，Ｇ２ １，Ｂ３
１”，…と１画素形状に形成した形でドライブするの
で、第７図の従来の技術の問題点を説明するための表示
図に画素α１〜α３５と示すように縦横比が１：３とな
り表示形状が不自然となり、液晶表示品質に問題がある
（第７図は数字で「１」を表示するために横に表示デー
タメモリ３に記憶された１５ピクセル「５画素」がオン
にドライブされ、縦にはコラムドライバ４により７行分
が順次オンにドライブた場合を表わす）。
成る各ピクセル形状を横１列に“Ｒ１ １，Ｇ２ １，Ｂ３
１”，…と１画素形状に形成した形でドライブするの
で、第７図の従来の技術の問題点を説明するための表示
図に画素α１〜α３５と示すように縦横比が１：３とな
り表示形状が不自然となり、液晶表示品質に問題がある
（第７図は数字で「１」を表示するために横に表示デー
タメモリ３に記憶された１５ピクセル「５画素」がオン
にドライブされ、縦にはコラムドライバ４により７行分
が順次オンにドライブた場合を表わす）。
このような液晶表示品質の問題を解決するには、液晶画
素の各ピクセル形状を例えば正方形から長方形に変更し
て１画素を略正方形にしたり、１行毎に１／２ピクセル
だけずらして連続する２行に渡る略正三角形を１画素に
割当てたり表示すべき形状を各ピクセルの色配列に合せ
てソフトウェアで作成して表示する方法等が考えられ
る。しかしながらこのようにすることは液晶表示形状を
特殊化するので汎用性に乏しく且つ制作コストの面でデ
メリットが多くなると共に、ソフトウェアの負担が大き
くなったり、描画速度やソフトウェアの生産性の上から
見ても解決すべき問題が多く、実用化しても高価な製品
となるので一般的ではない。
素の各ピクセル形状を例えば正方形から長方形に変更し
て１画素を略正方形にしたり、１行毎に１／２ピクセル
だけずらして連続する２行に渡る略正三角形を１画素に
割当てたり表示すべき形状を各ピクセルの色配列に合せ
てソフトウェアで作成して表示する方法等が考えられ
る。しかしながらこのようにすることは液晶表示形状を
特殊化するので汎用性に乏しく且つ制作コストの面でデ
メリットが多くなると共に、ソフトウェアの負担が大き
くなったり、描画速度やソフトウェアの生産性の上から
見ても解決すべき問題が多く、実用化しても高価な製品
となるので一般的ではない。
本発明は、この従来の技術の問題点に鑑みてなされたも
のであって、従来のピクセル配列がモザイク形状から成
る液晶表示配列を変更することなく、ＣＲＴＣ回路から
ＲＧＢパラレルデータを得て、このデータを簡単な構成
のデータ変換回路で液晶表示素子の１画素の表示がピク
セル単位で連続する２行にまたがる三角形状／逆三角形
状となるようなシリアル表示データに変換した上で液晶
表示素子に導いてカラー液晶表示することで、表示品質
の向上を図ったカラー液晶表示装置を提供することを目
的とする。
のであって、従来のピクセル配列がモザイク形状から成
る液晶表示配列を変更することなく、ＣＲＴＣ回路から
ＲＧＢパラレルデータを得て、このデータを簡単な構成
のデータ変換回路で液晶表示素子の１画素の表示がピク
セル単位で連続する２行にまたがる三角形状／逆三角形
状となるようなシリアル表示データに変換した上で液晶
表示素子に導いてカラー液晶表示することで、表示品質
の向上を図ったカラー液晶表示装置を提供することを目
的とする。
＜問題点を解決するための手段＞ このような目的を達成するために、本発明は、１画素を
構成するカギ形のＲＧＢを隣接する行にモザイク状に配
列したカラーフィルタを備えた液晶表示素子と、 前記カラーフィルタの行方向の２行を単位とした画素配
列に合わせて、ＲＧＢの３原色の画素データを複数同時
に出力するＣＲＴコントローラ回路と、 このＣＲＴコントローラ回路の出力する画素データを前
記ＣＲＴコントローラ回路のラッチ信号によって保持す
るラッチ回路と、 前記カラーフィルタの各行のＲＧＢの色配列順に従い、
異なる３種のタイミングの指示信号に基づき、前記ラッ
チ回路が保持した各画素データからＲＧＢを順次選択す
る色選択回路と、 この色選択回路が色選択した画素データのＲＧＢをカラ
ーフィルタの画素配列に合わせて、前記指示信号に同期
するパルス信号で選択する画素選択回路と、 を具備したことを特徴としている。
構成するカギ形のＲＧＢを隣接する行にモザイク状に配
列したカラーフィルタを備えた液晶表示素子と、 前記カラーフィルタの行方向の２行を単位とした画素配
列に合わせて、ＲＧＢの３原色の画素データを複数同時
に出力するＣＲＴコントローラ回路と、 このＣＲＴコントローラ回路の出力する画素データを前
記ＣＲＴコントローラ回路のラッチ信号によって保持す
るラッチ回路と、 前記カラーフィルタの各行のＲＧＢの色配列順に従い、
異なる３種のタイミングの指示信号に基づき、前記ラッ
チ回路が保持した各画素データからＲＧＢを順次選択す
る色選択回路と、 この色選択回路が色選択した画素データのＲＧＢをカラ
ーフィルタの画素配列に合わせて、前記指示信号に同期
するパルス信号で選択する画素選択回路と、 を具備したことを特徴としている。
＜作用＞ 本発明におけるデータ変換回路は、ＣＲＴＣ回路から一
度に供給される４画素分の１２Ｂｉｔ並列データから液
晶表示素子のピクセル配列に合わせて、“１画素目の
Ｒ，Ｇ”、“２画素目のＢ”、“３画素目のＲ，Ｇ”、
“４画素目のＢ”といった具合に周期的に選択する。と
ころで各ピクセルの配列で２行に渡る三角形状／逆三角
形状とするために、ＣＲＴＣ回路からの描画データＲ，
Ｇ，Ｂ，Ｒ，…を画素単位で各行２度づつ得る必要があ
る。そのために液晶表示素子上の色配列に対応して画素
データ中の色データを選択する回路として色選択指示回
路と色選択回路との組合わせと、前記液晶表示素子上の
三角形状／逆三角形状の画素構成に対応してＣＲＴＣ回
路からの並列画素データ中何番目の画素データを選択す
るかを決めるための選択回路として画素選択指示回路と
画素選択回路との組合わせを夫々個別に実現する。その
上で更にこれ等を組合わせて出力論理積を得て、データ
ビットとして１つのピクセルデータを選択し、クロック
パルスに同期して順次シリアル表示データとして１Ｂｉ
ｔづつ表示部へ転送する構成とする。
度に供給される４画素分の１２Ｂｉｔ並列データから液
晶表示素子のピクセル配列に合わせて、“１画素目の
Ｒ，Ｇ”、“２画素目のＢ”、“３画素目のＲ，Ｇ”、
“４画素目のＢ”といった具合に周期的に選択する。と
ころで各ピクセルの配列で２行に渡る三角形状／逆三角
形状とするために、ＣＲＴＣ回路からの描画データＲ，
Ｇ，Ｂ，Ｒ，…を画素単位で各行２度づつ得る必要があ
る。そのために液晶表示素子上の色配列に対応して画素
データ中の色データを選択する回路として色選択指示回
路と色選択回路との組合わせと、前記液晶表示素子上の
三角形状／逆三角形状の画素構成に対応してＣＲＴＣ回
路からの並列画素データ中何番目の画素データを選択す
るかを決めるための選択回路として画素選択指示回路と
画素選択回路との組合わせを夫々個別に実現する。その
上で更にこれ等を組合わせて出力論理積を得て、データ
ビットとして１つのピクセルデータを選択し、クロック
パルスに同期して順次シリアル表示データとして１Ｂｉ
ｔづつ表示部へ転送する構成とする。
尚、上述した各選択回路は、液晶表示素子上のピクセル
の色配列の周期性を利用して周期的な動作で可能であ
り、且つ選択回路は２段構成なので１つの選択回路の構
成を簡単化でき、全体的にデータの選択を簡単な回路構
成で実現していることに特徴を有する。
の色配列の周期性を利用して周期的な動作で可能であ
り、且つ選択回路は２段構成なので１つの選択回路の構
成を簡単化でき、全体的にデータの選択を簡単な回路構
成で実現していることに特徴を有する。
＜実施例＞ 以下本発明の実施例を図面に基づき詳細に説明する。
尚、以下の図面において、第５図乃至第７図と重複する
部分は同一番号を付してその説明は省略する。
尚、以下の図面において、第５図乃至第７図と重複する
部分は同一番号を付してその説明は省略する。
第１図は本発明の具体的一実施例を示すカラー液晶表示
装置のブロック線図である。
装置のブロック線図である。
第１図において、５０はＣＲＴＣ回路である。このＣＲ
ＴＣ回路５０は、一度にＲＧＢの３原色から成る４画素
分の１２Ｂｉｔ並列データから成るパラレルデータＨＰ
を、液晶表示素子１のピクセル配列の三角形状又は逆三
角形状から成る１画素形状となるように、その内訳が、
例えば１行目については“１画素『Ｒ１ １，
Ｇ２ １』”、“２画素『Ｂ３ １』”、“３画素
『Ｒ４ １，Ｇ５ １』”、“４画素目『Ｂ６ １』”より成
り、２行目については“１画素目『Ｂ１ ２』”、“２画
素目『Ｒ２ ２，Ｇ３ ２』”、“３画素目『Ｂ４ ２』”、
“４画素目『Ｒ５ ２，Ｇ６ ２』”より成り（但しＣＲＴ
Ｃ回路からのパラレルデータＨｐの行順序は各行表示素
子のカラー配列順序に関係なくＲ，Ｇ，Ｂ，Ｒ，…とな
っている）、これ等のデータが２度に渡り出力すると共
に、水平同期信号Ｈｓ・垂直同期信号Ｖｓ・ラッチパル
スＬｐ・クロックパルスＣｐが出力する（尚、ラッチパ
ルスＬｐはクロックパルスＣｐを分周して得られるので
ＣＲＴＣ回路５０の外にこのような機能を持たせるよう
にしてもよいので、本願においては、このような場合も
実質的にＣＲＴＣ回路５０からラッチパルスＬｐが出力
される場合と同等の技術として扱う）。７０はデータ変
換回路である。このデータ変換回路７０は、ＣＲＴＣ回
路５０からのラッチパルスＬｐによりパラレルデータＨ
Ｐをラッチするデータラッチ回路８と選択回路とから構
成される。そして選択回路は、データラッチ回路８を介
してＣＲＴＣ回路５０から一度に供給される４画素分１
２Ｂｉｔの上述した並列データを周期的に選択するよう
に構成される。このために、水平同期信号Ｈｓ・垂直同
期信号Ｖｓ・クロックパルスＣｐを入力してＲＢＧの３
原色の内の１つの色を１クロックパルスＣｐ毎に選択す
る指示信号を出力する色選択指示回路９とこの指示信号
に基づいて色選択する色選択回路１０の組合わせと、同
じく水平同期信号Ｈｓ・垂直同期信号Ｖｓ・クロックパ
ルスＣｐを入力して指定の画素を１クロックパルスＣｐ
毎に選択する指示信号を出力する画素選択指示回路１１
とこの指示信号に基づいて画素選択する画素選択回路１
２の組合わせとが、夫々論理積で組合わせて用いられ、
クロックパルスＣｐに同期して順次１Ｂｉｔづつシリア
ル表示データＳｄとして選択され表示部２′の表示デー
タメモリ３へ転送されるように成っている。ここで、色
選択回路１０は複数の画素色選択回路（データラッチ回
路から出力される画素数に対応しこの実施例においては
４つ）、即ち第１画素色選択回路１０ａ〜第４画素色選
択回路１０ｄで構成され、例えば第１画素色選択回路１
０ａにおいては、データラッチ回路８から対応する第１
画素Ｒ１ １，Ｇ２ １，Ｂ１ ２のラッチ出力を入力し、色
選択指示回路９から色選択の指示信号を受けた時に第１
画素中の指示の色を後述する動作によって選択する（以
下の回路も同様の動作）。画素選択回路１２は色選択回
路１０から画素単位で選択された色の出力を入力して画
素選択指示回路１１から指定の画素を選択する指示信号
を受けた時に動作して選択した画素の色をシリアル表示
データＳｄとして表示部２′の表示データメモリ３に転
送する。このようにして１行分の全てが転送されると、
水平同期信号Ｈｓにより次の行に切替わり、同様の動作
が繰り返される。尚、１３は水平同期信号Ｈｓ・垂直同
期信号Ｖｓ・クロックパルスＣｐを入力してシリアル表
示データＳｄと同期をとり表示部２′の液晶表示素子１
の選択した行をドライブするための制御信号を出力する
制御信号発生回路（第６図のコラムドライバ部分に当
る。ここでは説明上表示部２′から取出した形で表わ
す）である。ここで垂直同期信号Ｖｓは、制御信号発生
用の他に両選択（指示）回路を初期化し、液晶表示素子
の左上隅の初期表示位置を指定するために用いられてい
る。
ＴＣ回路５０は、一度にＲＧＢの３原色から成る４画素
分の１２Ｂｉｔ並列データから成るパラレルデータＨＰ
を、液晶表示素子１のピクセル配列の三角形状又は逆三
角形状から成る１画素形状となるように、その内訳が、
例えば１行目については“１画素『Ｒ１ １，
Ｇ２ １』”、“２画素『Ｂ３ １』”、“３画素
『Ｒ４ １，Ｇ５ １』”、“４画素目『Ｂ６ １』”より成
り、２行目については“１画素目『Ｂ１ ２』”、“２画
素目『Ｒ２ ２，Ｇ３ ２』”、“３画素目『Ｂ４ ２』”、
“４画素目『Ｒ５ ２，Ｇ６ ２』”より成り（但しＣＲＴ
Ｃ回路からのパラレルデータＨｐの行順序は各行表示素
子のカラー配列順序に関係なくＲ，Ｇ，Ｂ，Ｒ，…とな
っている）、これ等のデータが２度に渡り出力すると共
に、水平同期信号Ｈｓ・垂直同期信号Ｖｓ・ラッチパル
スＬｐ・クロックパルスＣｐが出力する（尚、ラッチパ
ルスＬｐはクロックパルスＣｐを分周して得られるので
ＣＲＴＣ回路５０の外にこのような機能を持たせるよう
にしてもよいので、本願においては、このような場合も
実質的にＣＲＴＣ回路５０からラッチパルスＬｐが出力
される場合と同等の技術として扱う）。７０はデータ変
換回路である。このデータ変換回路７０は、ＣＲＴＣ回
路５０からのラッチパルスＬｐによりパラレルデータＨ
Ｐをラッチするデータラッチ回路８と選択回路とから構
成される。そして選択回路は、データラッチ回路８を介
してＣＲＴＣ回路５０から一度に供給される４画素分１
２Ｂｉｔの上述した並列データを周期的に選択するよう
に構成される。このために、水平同期信号Ｈｓ・垂直同
期信号Ｖｓ・クロックパルスＣｐを入力してＲＢＧの３
原色の内の１つの色を１クロックパルスＣｐ毎に選択す
る指示信号を出力する色選択指示回路９とこの指示信号
に基づいて色選択する色選択回路１０の組合わせと、同
じく水平同期信号Ｈｓ・垂直同期信号Ｖｓ・クロックパ
ルスＣｐを入力して指定の画素を１クロックパルスＣｐ
毎に選択する指示信号を出力する画素選択指示回路１１
とこの指示信号に基づいて画素選択する画素選択回路１
２の組合わせとが、夫々論理積で組合わせて用いられ、
クロックパルスＣｐに同期して順次１Ｂｉｔづつシリア
ル表示データＳｄとして選択され表示部２′の表示デー
タメモリ３へ転送されるように成っている。ここで、色
選択回路１０は複数の画素色選択回路（データラッチ回
路から出力される画素数に対応しこの実施例においては
４つ）、即ち第１画素色選択回路１０ａ〜第４画素色選
択回路１０ｄで構成され、例えば第１画素色選択回路１
０ａにおいては、データラッチ回路８から対応する第１
画素Ｒ１ １，Ｇ２ １，Ｂ１ ２のラッチ出力を入力し、色
選択指示回路９から色選択の指示信号を受けた時に第１
画素中の指示の色を後述する動作によって選択する（以
下の回路も同様の動作）。画素選択回路１２は色選択回
路１０から画素単位で選択された色の出力を入力して画
素選択指示回路１１から指定の画素を選択する指示信号
を受けた時に動作して選択した画素の色をシリアル表示
データＳｄとして表示部２′の表示データメモリ３に転
送する。このようにして１行分の全てが転送されると、
水平同期信号Ｈｓにより次の行に切替わり、同様の動作
が繰り返される。尚、１３は水平同期信号Ｈｓ・垂直同
期信号Ｖｓ・クロックパルスＣｐを入力してシリアル表
示データＳｄと同期をとり表示部２′の液晶表示素子１
の選択した行をドライブするための制御信号を出力する
制御信号発生回路（第６図のコラムドライバ部分に当
る。ここでは説明上表示部２′から取出した形で表わ
す）である。ここで垂直同期信号Ｖｓは、制御信号発生
用の他に両選択（指示）回路を初期化し、液晶表示素子
の左上隅の初期表示位置を指定するために用いられてい
る。
このような構成のデータ変換回路７０の動作を更に第２
図乃至第４図の本発明の説明に供する図を用いて詳細に
説明する。
図乃至第４図の本発明の説明に供する図を用いて詳細に
説明する。
第２図（Ａ）の第１画素色選択回路１０ａにおける動作
は、(i)（１，７，…行目）において１，２クロックパ
ルスＣｐで、色選択指示回路９からの、例えば第３図の
タイムチャート（ａ）〜（ｃ）に示すように、クロック
パルスＣｐに同期した指示信号に応じて、１２Ｂｉｔの
４画素分のラッチ入力から、１画素分の１行目のデータ
ビットがＲ１ １→Ｇ２ １の色が選択される。同様にして
第２画素色選択回路１０ｂにおける動作は３番目のクロ
ックパルスＣｐに同期した指示信号に応じて、１２Ｂｉ
ｔの４画素分のラッチ入力からＢ３ １が選択される。同
様にして第３画素色選択回路１０ｃにおける動作は４，
５番目のクロックパルスＣｐに同期した指示信号に応じ
て、１２Ｂｉｔの４画素分のラッチ入力からＲ４ １→Ｇ
５ １の色が選択される。同様にして第４画素色選択回路
１０ｄにおける動作は６番目のクロックパルスＣｐに同
期した指示信号に応じて、１２Ｂｉｔの４画素分のラッ
チ入力からＢ６ １の色が選択される（他の行の場合第２
図に示すようにＢ、Ｒ→Ｇ、…や、Ｇ→Ｂ、Ｒ、…等と
なる）。このようにして１〜４画素の各色は６つのクロ
ックで選択されてその都度画素選択回路１２に出力され
次の１２Ｂｉｔの４画素分が入力して同様の選択が繰り
返される。このようにして１行目の全てが選択される
と、水平同期信号Ｈｓによって制御信号発生回路１３か
ら制御信号が発せられて行の選択切替えが行なわれて第
２図（Ａ）の(ii)（２，８，…行目）に示すような選択
動作が行なわれる（以下同様）。
は、(i)（１，７，…行目）において１，２クロックパ
ルスＣｐで、色選択指示回路９からの、例えば第３図の
タイムチャート（ａ）〜（ｃ）に示すように、クロック
パルスＣｐに同期した指示信号に応じて、１２Ｂｉｔの
４画素分のラッチ入力から、１画素分の１行目のデータ
ビットがＲ１ １→Ｇ２ １の色が選択される。同様にして
第２画素色選択回路１０ｂにおける動作は３番目のクロ
ックパルスＣｐに同期した指示信号に応じて、１２Ｂｉ
ｔの４画素分のラッチ入力からＢ３ １が選択される。同
様にして第３画素色選択回路１０ｃにおける動作は４，
５番目のクロックパルスＣｐに同期した指示信号に応じ
て、１２Ｂｉｔの４画素分のラッチ入力からＲ４ １→Ｇ
５ １の色が選択される。同様にして第４画素色選択回路
１０ｄにおける動作は６番目のクロックパルスＣｐに同
期した指示信号に応じて、１２Ｂｉｔの４画素分のラッ
チ入力からＢ６ １の色が選択される（他の行の場合第２
図に示すようにＢ、Ｒ→Ｇ、…や、Ｇ→Ｂ、Ｒ、…等と
なる）。このようにして１〜４画素の各色は６つのクロ
ックで選択されてその都度画素選択回路１２に出力され
次の１２Ｂｉｔの４画素分が入力して同様の選択が繰り
返される。このようにして１行目の全てが選択される
と、水平同期信号Ｈｓによって制御信号発生回路１３か
ら制御信号が発せられて行の選択切替えが行なわれて第
２図（Ａ）の(ii)（２，８，…行目）に示すような選択
動作が行なわれる（以下同様）。
画素選択指示回路１１は、色選択指示回路９で選択され
た４画素分の“Ｒ”又は“Ｇ”又は“Ｂ”の表示データ
から１Ｂｉｔを選択するための信号を発生する。選択は
例えば“Ｒ，Ｇ”と“Ｂ”のように、２色及び１色の２
とおりとなる。
た４画素分の“Ｒ”又は“Ｇ”又は“Ｂ”の表示データ
から１Ｂｉｔを選択するための信号を発生する。選択は
例えば“Ｒ，Ｇ”と“Ｂ”のように、２色及び１色の２
とおりとなる。
第２図（Ｂ）において画素選択回路１２の(i)（１，
３，…行目）の動作は、画素選択指示回路１１からの指
示信号に応じて、例えば、第３図のタイムチャート
（ｄ）〜（ｇ）に示すように、各クロックパルスＣｐに
同期して動作する。即ち、１，２クロックパルスＣｐで
第１画素色選択回路１０ａ（１ｓｔ）のＲ１ １，Ｇ２ １
を選択し、３クロックパルスＣｐで第２画素色選択回路
１０ｂ（２ｎｄ）のＢ３ １を選択し、４，５クロックパ
ルスＣｐで第３画素色選択回路１０ｃ（３ｒｄ）のＲ４
１，Ｇ５ １を選択し、６クロックパルスＣｐで第４画素
色選択回路１０ｃ（４ｔｈ）のＢ６ １を選択する。以後
順次、７，８クロックパルスＣｐで１ｓｔのＲ７ １，Ｇ
８ １、９クロックパルスＣｐで２ｎｄのＢ９ １、…と選
択していく。このようにして１行目の全てが選択される
と、水平同期信号Ｈｓによって制御信号発生回路１３か
ら制御信号が発せられて行の選択切替えが行なわれて(i
i)（２，４，…行目）の動作…，となる（以下同様）。
３，…行目）の動作は、画素選択指示回路１１からの指
示信号に応じて、例えば、第３図のタイムチャート
（ｄ）〜（ｇ）に示すように、各クロックパルスＣｐに
同期して動作する。即ち、１，２クロックパルスＣｐで
第１画素色選択回路１０ａ（１ｓｔ）のＲ１ １，Ｇ２ １
を選択し、３クロックパルスＣｐで第２画素色選択回路
１０ｂ（２ｎｄ）のＢ３ １を選択し、４，５クロックパ
ルスＣｐで第３画素色選択回路１０ｃ（３ｒｄ）のＲ４
１，Ｇ５ １を選択し、６クロックパルスＣｐで第４画素
色選択回路１０ｃ（４ｔｈ）のＢ６ １を選択する。以後
順次、７，８クロックパルスＣｐで１ｓｔのＲ７ １，Ｇ
８ １、９クロックパルスＣｐで２ｎｄのＢ９ １、…と選
択していく。このようにして１行目の全てが選択される
と、水平同期信号Ｈｓによって制御信号発生回路１３か
ら制御信号が発せられて行の選択切替えが行なわれて(i
i)（２，４，…行目）の動作…，となる（以下同様）。
以上２つの選択回路の出力論理積で決定・選択されたデ
ータビットは第３図（ｈ）に示すように、Ｒ１ １，Ｇ２
１，Ｂ３ １，Ｒ４ １，Ｇ５ １，Ｂ６ １，…のシリアル表
示データＳｄとなって表示部２′の表示データメモリ３
に転送される。
ータビットは第３図（ｈ）に示すように、Ｒ１ １，Ｇ２
１，Ｂ３ １，Ｒ４ １，Ｇ５ １，Ｂ６ １，…のシリアル表
示データＳｄとなって表示部２′の表示データメモリ３
に転送される。
従来の技術の第７図に対応させて第４図に、数字「１」
の表示を、横に５画素で縦に７画素で全体を３５画素で
液晶表示した場合を表わす。第４図の、 第１画素β１は、“Ｒ１ １・Ｇ２ １・Ｂ１ ２”， 第２画素β２は、“Ｒ２ ２・Ｇ３ ２・Ｂ３ １”， 第３画素β３は、“Ｒ４ １・Ｇ５ １・Ｂ４ ２”， 第４画素β４は、“Ｒ５ ２・Ｇ６ ２・Ｂ６ １”， 第５画素β５は、“Ｒ７ １・Ｇ８ １・Ｂ７ ２”，… 第35画素β３５は、 “Ｒ７ １３・Ｇ８ １３・Ｂ７ １４” と、三角形状と逆三角形状との組合わせで表示される。
これより従来の長方形型に比べて表示品質が向上するこ
とが判る。
の表示を、横に５画素で縦に７画素で全体を３５画素で
液晶表示した場合を表わす。第４図の、 第１画素β１は、“Ｒ１ １・Ｇ２ １・Ｂ１ ２”， 第２画素β２は、“Ｒ２ ２・Ｇ３ ２・Ｂ３ １”， 第３画素β３は、“Ｒ４ １・Ｇ５ １・Ｂ４ ２”， 第４画素β４は、“Ｒ５ ２・Ｇ６ ２・Ｂ６ １”， 第５画素β５は、“Ｒ７ １・Ｇ８ １・Ｂ７ ２”，… 第35画素β３５は、 “Ｒ７ １３・Ｇ８ １３・Ｂ７ １４” と、三角形状と逆三角形状との組合わせで表示される。
これより従来の長方形型に比べて表示品質が向上するこ
とが判る。
＜発明の効果＞ 以上、実施例と共に具体的に本発明を説明したように液
晶表示素子の１画素を三角形状と逆三角形状として相互
に組合わせて表示する本発明のカラー液晶表示装置によ
れば、ＣＲＴＣ回路からの出力順序にかかわらず、１画
素の構成を前記三角形状及び逆三角形状とするためのデ
ータラッチ回路〜画素選択回路から成るデータ変換回路
の内で選択回路を２段構成とすることにより夫々の回路
構成を簡単化できるので相対的に複雑なデータの選択が
簡単に実現できる。即ち、ＣＲＴＣ回路からデータ変換
回路へのデータ入力は液晶表示素子の画素単位で各行２
度づつ行ないハードウェアの構成でピクセル単位で２行
に渡る画素を構成するので、データメモリを１行分追加
して使用する必要性が無い。従って簡単に従来の横長形
状に比べて縦長形状の表示が可能となり、従来のピクセ
ル配列がモザイクタイプであるカラー液晶表示素子を使
用して表示品質の改善、即ち、簡単且つ比較的安価に向
上させることができるという効果がある。
晶表示素子の１画素を三角形状と逆三角形状として相互
に組合わせて表示する本発明のカラー液晶表示装置によ
れば、ＣＲＴＣ回路からの出力順序にかかわらず、１画
素の構成を前記三角形状及び逆三角形状とするためのデ
ータラッチ回路〜画素選択回路から成るデータ変換回路
の内で選択回路を２段構成とすることにより夫々の回路
構成を簡単化できるので相対的に複雑なデータの選択が
簡単に実現できる。即ち、ＣＲＴＣ回路からデータ変換
回路へのデータ入力は液晶表示素子の画素単位で各行２
度づつ行ないハードウェアの構成でピクセル単位で２行
に渡る画素を構成するので、データメモリを１行分追加
して使用する必要性が無い。従って簡単に従来の横長形
状に比べて縦長形状の表示が可能となり、従来のピクセ
ル配列がモザイクタイプであるカラー液晶表示素子を使
用して表示品質の改善、即ち、簡単且つ比較的安価に向
上させることができるという効果がある。
第１図は本発明の具体的一実施例を示すカラー液晶表示
装置のブロック線図、第２乃至第４図は本発明の説明に
供する図、第５図は液晶表示素子の色配置図、第６図は
従来のカラー液晶表示装置の概要を説明するブロック系
統図、第７図は従来の技術の問題点を説明するための表
示図である。 １……液晶表示素子、２……表示部、５……ＣＲＴコン
トローラ回路（ＣＲＴＣ回路）、６……パラレル／シリ
アル変換回路、７……色別順次選択回路、８……データ
ラッチ回路、９……色選択指示回路、１０……色選択回
路、１１……画素選択指示回路、１２……画素選択回
路、１３……制御信号発生回路。
装置のブロック線図、第２乃至第４図は本発明の説明に
供する図、第５図は液晶表示素子の色配置図、第６図は
従来のカラー液晶表示装置の概要を説明するブロック系
統図、第７図は従来の技術の問題点を説明するための表
示図である。 １……液晶表示素子、２……表示部、５……ＣＲＴコン
トローラ回路（ＣＲＴＣ回路）、６……パラレル／シリ
アル変換回路、７……色別順次選択回路、８……データ
ラッチ回路、９……色選択指示回路、１０……色選択回
路、１１……画素選択指示回路、１２……画素選択回
路、１３……制御信号発生回路。
Claims (1)
- 【請求項１】１画素を構成するカギ形のＲＧＢを隣接す
る行にモザイク状に配列したカラーフィルタを備えた液
晶表示素子と、 前記カラーフィルタの行方向の２行を単位とした画素配
列に合わせて、ＲＧＢの３原色の画素データを複数同時
に出力するＣＲＴコントローラ回路と、 このＣＲＴコントローラ回路の出力する画素データを前
記ＣＲＴコントローラ回路のラッチ信号によって保持す
るラッチ回路と、 前記カラーフィルタの各行のＲＧＢの色配列順に従い、
異なる３種のタイミングの指示信号に基づき、前記ラッ
チ回路が保持した各画素データからＲＧＢを順次選択す
る色選択回路と、 この色選択回路が色選択した画素データのＲＧＢをカラ
ーフィルタの画素配列に合わせて、前記指示信号に同期
するパルス信号で選択する画素選択回路と、 を具備したことを特徴としたカラー液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136958A JPH0654419B2 (ja) | 1986-06-12 | 1986-06-12 | カラ−液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136958A JPH0654419B2 (ja) | 1986-06-12 | 1986-06-12 | カラ−液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293295A JPS62293295A (ja) | 1987-12-19 |
| JPH0654419B2 true JPH0654419B2 (ja) | 1994-07-20 |
Family
ID=15187475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136958A Expired - Lifetime JPH0654419B2 (ja) | 1986-06-12 | 1986-06-12 | カラ−液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654419B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042784A (ja) * | 1983-08-18 | 1985-03-07 | セイコーインスツルメンツ株式会社 | 表示装置 |
| JPS6156397A (ja) * | 1984-08-28 | 1986-03-22 | シチズン時計株式会社 | カラ−液晶表示装置 |
-
1986
- 1986-06-12 JP JP61136958A patent/JPH0654419B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62293295A (ja) | 1987-12-19 |
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