JPH0666800B2 - 局アドレスによる選択受信装置 - Google Patents
局アドレスによる選択受信装置Info
- Publication number
- JPH0666800B2 JPH0666800B2 JP1020307A JP2030789A JPH0666800B2 JP H0666800 B2 JPH0666800 B2 JP H0666800B2 JP 1020307 A JP1020307 A JP 1020307A JP 2030789 A JP2030789 A JP 2030789A JP H0666800 B2 JPH0666800 B2 JP H0666800B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は局アドレス比較装置に関する。特に、ローカル
エリアネットワークシステムにおいて複数の局アドレス
を自局アドレスとして定義する場合や、発信元局アドレ
スにより選択受信を行う場合の局アドレスを比較する装
置に関する。
エリアネットワークシステムにおいて複数の局アドレス
を自局アドレスとして定義する場合や、発信元局アドレ
スにより選択受信を行う場合の局アドレスを比較する装
置に関する。
本発明は共通の伝送路に各局ごとに所定のビット長の局
アドレスを有する複数の局が接続され、各局を識別する
局アドレスを含むフレームをシリアルに送信して各局が
局アドレスによりフレームを選択受信するネットワーク
システムの局アドレス比較において、 選択受信すべき複数の局選択アドレスの各ビットをメモ
リの連続するメモリアドレスに割付け、局アドレスの受
信タイミングにしたがって複数の局アドレスを並行して
比較することにより、 選択すべき局数ｍが増大しても比較判定は最小限の時間
で行われるようにしたものである。
アドレスを有する複数の局が接続され、各局を識別する
局アドレスを含むフレームをシリアルに送信して各局が
局アドレスによりフレームを選択受信するネットワーク
システムの局アドレス比較において、 選択受信すべき複数の局選択アドレスの各ビットをメモ
リの連続するメモリアドレスに割付け、局アドレスの受
信タイミングにしたがって複数の局アドレスを並行して
比較することにより、 選択すべき局数ｍが増大しても比較判定は最小限の時間
で行われるようにしたものである。
従来、米国ＤＥＣ社、ＩＮＴＥＬ社、ＸＥＲＯＸ社の
「ローカルエリアネットワークのデータリンク層と物理
層の仕様」(A Local Area Network Data Link Layer an
d Physical Layer Specifications)に記載されたイーサ
ネット（Ethernet、米国ＤＥＣ社、ＩＮＴＥＬ社、ＸＥ
ＲＯＸ社の商標）システムや、ＩＥＥＥ標準802-3ＣＳ
ＭＡ／ＣＤアクセス法と物理層の仕様(CSMA/CD ACCESS
METHOD AND PHYSICAL LAYER SPECIFICATIONS)に代表さ
れるローカルエリアネットワークシステムでは、共通の
伝送路に複数の局が接続され、あらかじめ各局ごとに定
められたビット長の局アドレスを宛先局アドレス、発
信局アドレスとして含むフレームを伝送することによ
り、複数の局間で通信を行っている。
「ローカルエリアネットワークのデータリンク層と物理
層の仕様」(A Local Area Network Data Link Layer an
d Physical Layer Specifications)に記載されたイーサ
ネット（Ethernet、米国ＤＥＣ社、ＩＮＴＥＬ社、ＸＥ
ＲＯＸ社の商標）システムや、ＩＥＥＥ標準802-3ＣＳ
ＭＡ／ＣＤアクセス法と物理層の仕様(CSMA/CD ACCESS
METHOD AND PHYSICAL LAYER SPECIFICATIONS)に代表さ
れるローカルエリアネットワークシステムでは、共通の
伝送路に複数の局が接続され、あらかじめ各局ごとに定
められたビット長の局アドレスを宛先局アドレス、発
信局アドレスとして含むフレームを伝送することによ
り、複数の局間で通信を行っている。
こうしたローカルエリアネットワークシステムにおいて
フレーム中の局アドレスを比較する従来の方式は、第５
図に示すように伝送路201から受信クロック信号207と局
アドレス信号206とを抽出する受信回路202と、選択受信
を行うｍ個の局選択アドレスを格納するビット×ｍワ
ード長のメモリ300と、受信クロック信号207に基づいて
局アドレス信号206をパラレル変換するパラレル変換回
路401と、パラレル変換された局アドレスの各ビット信
号401〜406とメモリ300に格納された局選択アドレスの
各ビット信号301〜306とを比較する個の比較回路204
と、受信クロック信号207に基づいて動作を開始し比較
結果208の全ビットが一致した場合には判定結果409に一
致を出力し１ビットでも不一致の場合にはメモリアドレ
ス発生回路403に次の局選択アドレスを読出すアドレス
クロック信号407を出力する判定回路405とを有し、第６
図に示すように複数の局選択アドレスの格納場所をメモ
リ301の各メモリアドレスに割付け、局選択アドレスの
各ビットをメモリ300のデータビットに割付けて局アド
レスと局選択アドレスが一致するまで繰返しメモリ301
の読出しを行う方式となっていた。
フレーム中の局アドレスを比較する従来の方式は、第５
図に示すように伝送路201から受信クロック信号207と局
アドレス信号206とを抽出する受信回路202と、選択受信
を行うｍ個の局選択アドレスを格納するビット×ｍワ
ード長のメモリ300と、受信クロック信号207に基づいて
局アドレス信号206をパラレル変換するパラレル変換回
路401と、パラレル変換された局アドレスの各ビット信
号401〜406とメモリ300に格納された局選択アドレスの
各ビット信号301〜306とを比較する個の比較回路204
と、受信クロック信号207に基づいて動作を開始し比較
結果208の全ビットが一致した場合には判定結果409に一
致を出力し１ビットでも不一致の場合にはメモリアドレ
ス発生回路403に次の局選択アドレスを読出すアドレス
クロック信号407を出力する判定回路405とを有し、第６
図に示すように複数の局選択アドレスの格納場所をメモ
リ301の各メモリアドレスに割付け、局選択アドレスの
各ビットをメモリ300のデータビットに割付けて局アド
レスと局選択アドレスが一致するまで繰返しメモリ301
の読出しを行う方式となっていた。
上述した従来の局アドレス比較方式は、局アドレスをメ
モリから順次読出した局選択アドレスと比較する方式と
なっているために、一つの局選択アドレスをメモリから
読出して局アドレスと比較するのに要する時間をＴＣ、
１つのフレームの受信開始から次のフレームの受信開始
までの最少フレーム間隔をＴＧとした場合、次のフレー
ム受信によりパラレル変換回路が更新されるまでに比較
可能な局選択アドレスの数ｍは、 で制限される欠点があった。
モリから順次読出した局選択アドレスと比較する方式と
なっているために、一つの局選択アドレスをメモリから
読出して局アドレスと比較するのに要する時間をＴＣ、
１つのフレームの受信開始から次のフレームの受信開始
までの最少フレーム間隔をＴＧとした場合、次のフレー
ム受信によりパラレル変換回路が更新されるまでに比較
可能な局選択アドレスの数ｍは、 で制限される欠点があった。
本発明はこのような欠点を除去するもので、局アドレス
の受信と同期して局選択アドレスの比較を行い、最少フ
レーム間隔ＴＧに無関係に局選択アドレスの数ｍを設定
できる局アドレス比較装置を提供することを目的とす
る。
の受信と同期して局選択アドレスの比較を行い、最少フ
レーム間隔ＴＧに無関係に局選択アドレスの数ｍを設定
できる局アドレス比較装置を提供することを目的とす
る。
本発明は、共通の伝送路に各局ごとにビット長（は
２以上の整数）の局アドレスを有する複数の局が接続さ
れ、各局を識別する局アドレスを含むフレームがシリア
ルに送信され各局には前記局アドレスによりフレームを
選択受信する手段を含む局アドレスによる選択受信装置
において、伝送路から受信クロック信号およびフレーム
中の前記局アドレス信号を抽出する受信回路と、選択受
信を行うためのｍ個（ｍは２以上の整数）の局選択アド
レスを格納するｍビット×ワード長のメモリと、前記
クロック信号に基づいて前記メモリに読出しアドレスを
与えるメモリアドレス発生回路と、前記局アドレス信号
と前記メモリから読出した前記局選択アドレス信号とを
比較するｍ個の比較回路と、このｍ個の比較回路出力を
前記受信クロック信号に基づいて記憶し、ビット分の
前記局アドレス信号すべてについて一致した前記局選択
アドレス信号が存在するか否かを判定しその判定結果に
ｍ個の比較回路のうちのどれが一致するかを出力する判
定回路とを備えたことを特徴とする。
２以上の整数）の局アドレスを有する複数の局が接続さ
れ、各局を識別する局アドレスを含むフレームがシリア
ルに送信され各局には前記局アドレスによりフレームを
選択受信する手段を含む局アドレスによる選択受信装置
において、伝送路から受信クロック信号およびフレーム
中の前記局アドレス信号を抽出する受信回路と、選択受
信を行うためのｍ個（ｍは２以上の整数）の局選択アド
レスを格納するｍビット×ワード長のメモリと、前記
クロック信号に基づいて前記メモリに読出しアドレスを
与えるメモリアドレス発生回路と、前記局アドレス信号
と前記メモリから読出した前記局選択アドレス信号とを
比較するｍ個の比較回路と、このｍ個の比較回路出力を
前記受信クロック信号に基づいて記憶し、ビット分の
前記局アドレス信号すべてについて一致した前記局選択
アドレス信号が存在するか否かを判定しその判定結果に
ｍ個の比較回路のうちのどれが一致するかを出力する判
定回路とを備えたことを特徴とする。
受信回路が伝送路からの受信クロック信号とフレーム中
の局アドレス信号とを抽出し、メモリが選択受信を行う
ためのｍ個（ｍ≧２）の局選択アドレスを格納する。メ
モリアドレス発生回路がクロック信号に基づいてメモリ
に読出しアドレスを与え、ｍ個の比較回路が局アドレス
信号とメモリから読出した局選択アドレス信号とを比較
し、判定回路が比較回路からの出力を受信クロック信号
に基づいて記憶し、ビット分の局アドレス信号すべて
について一致した局選択アドレス信号が存在すれば判定
結果に一致を出力する。
の局アドレス信号とを抽出し、メモリが選択受信を行う
ためのｍ個（ｍ≧２）の局選択アドレスを格納する。メ
モリアドレス発生回路がクロック信号に基づいてメモリ
に読出しアドレスを与え、ｍ個の比較回路が局アドレス
信号とメモリから読出した局選択アドレス信号とを比較
し、判定回路が比較回路からの出力を受信クロック信号
に基づいて記憶し、ビット分の局アドレス信号すべて
について一致した局選択アドレス信号が存在すれば判定
結果に一致を出力する。
局アドレスの比較は時間が経過するにしたがい相手局の
数ｍについてビット分のタイミングで全ての比較が並
行して行われることになる（第４図参照）。
数ｍについてビット分のタイミングで全ての比較が並
行して行われることになる（第４図参照）。
次に、本発明実施例を図面に基づいて説明する。第１図
は本発明実施例の構成を示すブロック図である。
は本発明実施例の構成を示すブロック図である。
本発明実施例は、共通の伝送路201に各局ごとに局アド
レスを有する複数の局が接続され、各局を識別する局ア
ドレスを含むフレームをシリアルに送信して各局が局ア
ドレスによりフレームを選択受信するネットワークシス
テムに、伝送路201から受信したクロック信号207と局ア
ドレス信号206とを抽出する受信回路202と、選択受信を
行うためのｍ個（ｍ≧２）の局選択アドレスを格納する
ｍビット×ワード長のメモリ100と、クロック信号207
に基づいてメモリ100に読出しアドレスを与えるメモリ
アドレス発生回路203と、局アドレス信号206とメモリ10
0から読出した局選択アドレス信号とを比較するｍ個の
比較回路204と、この比較回路204の出力を受信クロック
信号207に基づいて記憶し、ビット分の局アドレス信
号206すべてについて一致した局選択アドレス信号が存
在すれば判定結果として一致したことを出力する判定回
路205を備える。
レスを有する複数の局が接続され、各局を識別する局ア
ドレスを含むフレームをシリアルに送信して各局が局ア
ドレスによりフレームを選択受信するネットワークシス
テムに、伝送路201から受信したクロック信号207と局ア
ドレス信号206とを抽出する受信回路202と、選択受信を
行うためのｍ個（ｍ≧２）の局選択アドレスを格納する
ｍビット×ワード長のメモリ100と、クロック信号207
に基づいてメモリ100に読出しアドレスを与えるメモリ
アドレス発生回路203と、局アドレス信号206とメモリ10
0から読出した局選択アドレス信号とを比較するｍ個の
比較回路204と、この比較回路204の出力を受信クロック
信号207に基づいて記憶し、ビット分の局アドレス信
号206すべてについて一致した局選択アドレス信号が存
在すれば判定結果として一致したことを出力する判定回
路205を備える。
第１図は局アドレスのビット長ｌ＝６、局数ｍ＝４の例
を示したもので、伝送路201に接続された受信回路202は
伝送路201から受信クロック信号207および局アドレス信
号206を抽出する。受信クロック信号207はメモリアドレ
ス発生回路203および判定回路205に接続され、局アドレ
ス信号206は局数分（ｍ＝４）の比較回路204に接続され
る。メモリアドレス発生回路203は受信クロック信号207
に同期してメモリ100に読出しメモリアドレス信号210を
出力する。
を示したもので、伝送路201に接続された受信回路202は
伝送路201から受信クロック信号207および局アドレス信
号206を抽出する。受信クロック信号207はメモリアドレ
ス発生回路203および判定回路205に接続され、局アドレ
ス信号206は局数分（ｍ＝４）の比較回路204に接続され
る。メモリアドレス発生回路203は受信クロック信号207
に同期してメモリ100に読出しメモリアドレス信号210を
出力する。
メモリ100には局選択アドレスに格納されており、メモ
リアドレス信号210に基づいて局選択アドレス１〜４の
各ビット信号101〜104が読出され、比較回路204で局ア
ドレス信号206と比較される。判定回路205は受信クロッ
ク信号207に基づいて各比較回路204の比較結果208を記
憶し、局アドレスのすべてのビットが一致した局選択ア
ドレスがあれば判定結果209に一致信号を出力する。
リアドレス信号210に基づいて局選択アドレス１〜４の
各ビット信号101〜104が読出され、比較回路204で局ア
ドレス信号206と比較される。判定回路205は受信クロッ
ク信号207に基づいて各比較回路204の比較結果208を記
憶し、局アドレスのすべてのビットが一致した局選択ア
ドレスがあれば判定結果209に一致信号を出力する。
第２図は本発明実施例局アドレス比較方式の選択受信を
行う局選択アドレスを格納するメモリ100の内部のデー
タの構造図であり、局アドレスのビット長＝６、局数
ｍ＝４の例を示したものである。メモリ100の０番地の
第１ビットから第４ビットには局選択アドレス１〜４の
第１ビット目がそれぞれ格納されている。さらにメモリ
100の１番地の第１ビットから第４ビットには局選択ア
ドレス１〜４の第２ビット目がそれぞれ格納される。
行う局選択アドレスを格納するメモリ100の内部のデー
タの構造図であり、局アドレスのビット長＝６、局数
ｍ＝４の例を示したものである。メモリ100の０番地の
第１ビットから第４ビットには局選択アドレス１〜４の
第１ビット目がそれぞれ格納されている。さらにメモリ
100の１番地の第１ビットから第４ビットには局選択ア
ドレス１〜４の第２ビット目がそれぞれ格納される。
以下同様にメモリ100の２番地から５番地まで局選択ア
ドレス１〜４の第３ビットから第６ビットがそれぞれ格
納されており、あるメモリアドレスでメモリ100を読出
すと局選択アドレス１〜４の同一ビットを一度に読出さ
せる構造となっている。
ドレス１〜４の第３ビットから第６ビットがそれぞれ格
納されており、あるメモリアドレスでメモリ100を読出
すと局選択アドレス１〜４の同一ビットを一度に読出さ
せる構造となっている。
次にこのように構成された本発明実施例の動作について
説明する。伝送路201から第３図に示すフレームフォー
マットの信号が到来する。まず、宛先局アドレスを読
み、自局宛であることが確認されると、受信回路202は
つづく発信元アドレスを取込み、これを局アドレス信号
206にビットごとに送出する。
説明する。伝送路201から第３図に示すフレームフォー
マットの信号が到来する。まず、宛先局アドレスを読
み、自局宛であることが確認されると、受信回路202は
つづく発信元アドレスを取込み、これを局アドレス信号
206にビットごとに送出する。
受信回路202は発信元局アドレスの受信が開始される
と、その第１ビットを局アドレス信号206に出力し、そ
れに同期して受信クロック信号207を出力する。メモリ
アドレス発生回路203はこの受信クロック信号207により
メモリ100から局選択アドレス１〜４の第１ビットを読
出すために、メモリアドレス信号210に０番地を出力す
る。
と、その第１ビットを局アドレス信号206に出力し、そ
れに同期して受信クロック信号207を出力する。メモリ
アドレス発生回路203はこの受信クロック信号207により
メモリ100から局選択アドレス１〜４の第１ビットを読
出すために、メモリアドレス信号210に０番地を出力す
る。
これによりメモリ100から局選択アドレス１〜４の第１
ビット101〜104が出力される。局選択アドレス１〜４の
各第１ビット101〜104は比較回路204で局アドレス信号2
06と比較され、比較結果208に出力される。判定回路205
では各比較結果208を受信クロック信号に基づいて監視
し、不一致の場合は該当する局選択アドレスを監視対象
から除外する。
ビット101〜104が出力される。局選択アドレス１〜４の
各第１ビット101〜104は比較回路204で局アドレス信号2
06と比較され、比較結果208に出力される。判定回路205
では各比較結果208を受信クロック信号に基づいて監視
し、不一致の場合は該当する局選択アドレスを監視対象
から除外する。
時間が経過するにしたがい発信元局アドレスは第４図に
示すタイミングで比較され、相手局の数ｍについて、
ビット分のタイミングで全ての比較が並行して行われる
ことになる。
示すタイミングで比較され、相手局の数ｍについて、
ビット分のタイミングで全ての比較が並行して行われる
ことになる。
以下同様に局アドレスの第２ビットから第６ビットまで
順に受信と同期して比較を行い、判定回路205は第６ビ
ットの記憶が終了した時点ですべてのビットについて一
致した局選択アドレスがあれば判定結果209に一致を出
力する。
順に受信と同期して比較を行い、判定回路205は第６ビ
ットの記憶が終了した時点ですべてのビットについて一
致した局選択アドレスがあれば判定結果209に一致を出
力する。
このようにすることにより、局アドレスの受信と同期し
てすべての局選択アドレスの比較が可能となり、従来の
局アドレス比較方式のように繰返し比較を行う必要がな
くなる。
てすべての局選択アドレスの比較が可能となり、従来の
局アドレス比較方式のように繰返し比較を行う必要がな
くなる。
以上説明したように本発明によれば、局アドレスの受信
と同期して局選択アドレスの比較を行うことができ、最
少フレーム間隔ＴＧに無関係に局選択アドレスの数ｍを
設定できるから、選択すべき局の数ｍが大きくなっても
比較に要する時間は変わらず最小限の時間で行うことが
できる効果がある。
と同期して局選択アドレスの比較を行うことができ、最
少フレーム間隔ＴＧに無関係に局選択アドレスの数ｍを
設定できるから、選択すべき局の数ｍが大きくなっても
比較に要する時間は変わらず最小限の時間で行うことが
できる効果がある。
第１図は本発明実施例の構成を示すブロック図。 第２図は本発明実施例の選択受信を行うための局選択ア
ドレスを格納するメモリ内部のデータ構造を示す図。 第３図は本発明実施例の伝送路上のフレームフォーマッ
トを示す図。 第４図は本発明実施例の比較のタイミングを示す図。 第５図は従来例の構成を示すブロック図。 第６図は従来例の選択受信を行うための局選択アドレス
を格納するメモリ内部のデータ構造図。 100、300……メモリ、201……伝送路、202……受信回
路、203、403……メモリアドレス発生回路、204……比
較回路、205、405……判定回路、401……パラレル変換
回路。
ドレスを格納するメモリ内部のデータ構造を示す図。 第３図は本発明実施例の伝送路上のフレームフォーマッ
トを示す図。 第４図は本発明実施例の比較のタイミングを示す図。 第５図は従来例の構成を示すブロック図。 第６図は従来例の選択受信を行うための局選択アドレス
を格納するメモリ内部のデータ構造図。 100、300……メモリ、201……伝送路、202……受信回
路、203、403……メモリアドレス発生回路、204……比
較回路、205、405……判定回路、401……パラレル変換
回路。
Claims (1)
- 【請求項１】共通の伝送路に各局ごとにビット長（
は２以上の整数）の局アドレスを有する複数の局が接続
され、各局を識別する局アドレスを含むフレームがシリ
アルに送信され各局には前記局アドレスによりフレーム
を選択受信する手段を含む局アドレスによる選択受信装
置において、 伝送路から受信クロック信号およびフレーム中の前記局
アドレス信号を抽出する受信回路と、 選択受信を行うためのｍ個（ｍは２以上の整数）の局選
択アドレスを格納するｍビット×ワード長のメモリ
と、 前記クロック信号に基づいて前記メモリに読出しアドレ
スを与えるメモリアドレス発生回路と、 前記局アドレス信号と前記メモリから読出した前記局選
択アドレス信号とを比較するｍ個の比較回路と、 このｍ個の比較回路出力を前記受信クロック信号に基づ
いて記憶し、ビット分の前記局アドレス信号すべてに
ついて一致した前記局選択アドレス信号が存在するか否
かを判定しその判定結果にｍ個の比較回路のうちのどれ
が一致するかを出力する判定回路と を備えたことを特徴とする局アドレスによる選択受信装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020307A JPH0666800B2 (ja) | 1989-01-30 | 1989-01-30 | 局アドレスによる選択受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020307A JPH0666800B2 (ja) | 1989-01-30 | 1989-01-30 | 局アドレスによる選択受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02200037A JPH02200037A (ja) | 1990-08-08 |
| JPH0666800B2 true JPH0666800B2 (ja) | 1994-08-24 |
Family
ID=12023490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020307A Expired - Fee Related JPH0666800B2 (ja) | 1989-01-30 | 1989-01-30 | 局アドレスによる選択受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666800B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04316244A (ja) * | 1991-04-16 | 1992-11-06 | Fuji Xerox Co Ltd | ルーティングテーブル記憶装置 |
-
1989
- 1989-01-30 JP JP1020307A patent/JPH0666800B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02200037A (ja) | 1990-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070824 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |