JPS61225945A - バス・ネツトワ−クにおける衝突検出回路 - Google Patents
バス・ネツトワ−クにおける衝突検出回路Info
- Publication number
- JPS61225945A JPS61225945A JP60066801A JP6680185A JPS61225945A JP S61225945 A JPS61225945 A JP S61225945A JP 60066801 A JP60066801 A JP 60066801A JP 6680185 A JP6680185 A JP 6680185A JP S61225945 A JPS61225945 A JP S61225945A
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- Japan
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- transmission
- bit
- collision detection
- detection circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、オフィス・オートメーションやファクトリ・
オートメ−シコンなどの分野で用いられるコンピュータ
によるローカル・エリア・ネットワーク（ ＬＡＮ ）
、特にＣＳＭＡ／ＣＤ （キャリア検知・衝突検出）
方式によるバス・ネットワークに係り、特に各ノードに
おける衝突検出回路に関する。
オートメ−シコンなどの分野で用いられるコンピュータ
によるローカル・エリア・ネットワーク（ ＬＡＮ ）
、特にＣＳＭＡ／ＣＤ （キャリア検知・衝突検出）
方式によるバス・ネットワークに係り、特に各ノードに
おける衝突検出回路に関する。
この種のＣ ＳＭＡ ／ ＣＤ方式のバス・ネットワー
クにおいては、１本の通信ラインをパスとして共有し、
各ノードはネットワークが使用中でないことを確認して
から送信を開始するために、他局のキャリアがバス上に
あるかどうかを検知（キャリア検知）する機能と、自局
の送信がパス上で他局の送信と衝突したかどうかを検出
（衝突検出）する機能とを備えている。たとえば商用Ｌ
ＡＮとしてよく知られているイーサネッ） （Ｅｔｈｅ
ｒｎｅｔ ＋米国ゼロックス社、 ＤＥＣ社、インテル
社の商品名）においては、各ノードは第３図に示すよう
に受信チャネル３ノ、受信データ・デコーダ３２、受信
リンク管理部３３、受信データ・カプセル分解部３４、
送信データ・カプセル組立部３５、送信リンク管理部３
６、送信データ・エンコード部３７、送信チャネル３８
等が設けられておシ、さらにキャリア検出回路３９、衝
突検出回路４０などが設けられている。送信データ・カ
プセル組立部３５は、第４図に示すようなフレーム・フ
ォーマット（パケット・フォーマット）で送信データを
組み立てて送信リンク管理部３６へ送る。送信データ・
エンコード部３７は送信リンク管理部３６からのデータ
・ストリームに対してマンチェスタ・エンコーディング
を行なって送信チャネル３８に送る。そして、送信リン
ク管理部３６の制御によシ第５図に示すフローにしたが
ってキャリア検知、・母ケッド・データ送信開始、衝突
検出、ジャム送信、パックオフ計算、再送信が行なわれ
るものであり、送信チャネル３８は前記パケット・デー
タの直前に同期用の一定／母ターンのプリアンプルデー
タを挿入して同軸ケーブル等のバスライン３０に送シ出
す。
クにおいては、１本の通信ラインをパスとして共有し、
各ノードはネットワークが使用中でないことを確認して
から送信を開始するために、他局のキャリアがバス上に
あるかどうかを検知（キャリア検知）する機能と、自局
の送信がパス上で他局の送信と衝突したかどうかを検出
（衝突検出）する機能とを備えている。たとえば商用Ｌ
ＡＮとしてよく知られているイーサネッ） （Ｅｔｈｅ
ｒｎｅｔ ＋米国ゼロックス社、 ＤＥＣ社、インテル
社の商品名）においては、各ノードは第３図に示すよう
に受信チャネル３ノ、受信データ・デコーダ３２、受信
リンク管理部３３、受信データ・カプセル分解部３４、
送信データ・カプセル組立部３５、送信リンク管理部３
６、送信データ・エンコード部３７、送信チャネル３８
等が設けられておシ、さらにキャリア検出回路３９、衝
突検出回路４０などが設けられている。送信データ・カ
プセル組立部３５は、第４図に示すようなフレーム・フ
ォーマット（パケット・フォーマット）で送信データを
組み立てて送信リンク管理部３６へ送る。送信データ・
エンコード部３７は送信リンク管理部３６からのデータ
・ストリームに対してマンチェスタ・エンコーディング
を行なって送信チャネル３８に送る。そして、送信リン
ク管理部３６の制御によシ第５図に示すフローにしたが
ってキャリア検知、・母ケッド・データ送信開始、衝突
検出、ジャム送信、パックオフ計算、再送信が行なわれ
るものであり、送信チャネル３８は前記パケット・デー
タの直前に同期用の一定／母ターンのプリアンプルデー
タを挿入して同軸ケーブル等のバスライン３０に送シ出
す。
前記衝突検出回路３９による衝突検出方式は、ローノ臂
スフィルタ、電圧比較器等を用いてアナログ的に衝突検
出を行なって送信リンク管理部へ通知するものであり、
ハードウェア的にコストが高くなる。一方、デジタル的
に衝突検出を行なう方式として、インテル・アドバンス
・インフォメーシ−１７（Ｉｎｔｅｌ ＡＤＶＡＮＣＥ
ＩＮＦＯＲＭＡＴＩＯＮ）８２５８８に示されている
ようにピット比較のアルコ９リズムを用いるものがある
。これは、任意長さの送信データビットに対してＣＲＣ
（巡回符号検査ビット）を計算してレジスタに保持して
おき、このＣＲＣピットと受信データのＣＲＣビットと
の一致、不一致を比較し、不一致であれば衝突を検出し
たことに力る。しかし、このように任意長さの送信デー
タビットに対してＣＲＣ計算を行なうことは回路的に複
雑になる。
スフィルタ、電圧比較器等を用いてアナログ的に衝突検
出を行なって送信リンク管理部へ通知するものであり、
ハードウェア的にコストが高くなる。一方、デジタル的
に衝突検出を行なう方式として、インテル・アドバンス
・インフォメーシ−１７（Ｉｎｔｅｌ ＡＤＶＡＮＣＥ
ＩＮＦＯＲＭＡＴＩＯＮ）８２５８８に示されている
ようにピット比較のアルコ９リズムを用いるものがある
。これは、任意長さの送信データビットに対してＣＲＣ
（巡回符号検査ビット）を計算してレジスタに保持して
おき、このＣＲＣピットと受信データのＣＲＣビットと
の一致、不一致を比較し、不一致であれば衝突を検出し
たことに力る。しかし、このように任意長さの送信デー
タビットに対してＣＲＣ計算を行なうことは回路的に複
雑になる。
本発明は上記の事情に鑑みてなされたもので、比較的簡
単な回路構成によりノ々ス・ネットワークの通信ライン
上でのデータ衝突を検出でき、コスト低減が可能なバス
・ネットワークにおける衝突検出回路を提供するもので
おる。
単な回路構成によりノ々ス・ネットワークの通信ライン
上でのデータ衝突を検出でき、コスト低減が可能なバス
・ネットワークにおける衝突検出回路を提供するもので
おる。
即ち、本発明のバス・ネットワークにおける衝突検出回
路は、キャリア検知・衝突検出方式のバス・ネットワー
クのノードにおいて送信ノセケット・データのうちの送
信アドレス部データを記憶しておき、上記送信・ぐケラ
ト・データが送シ出されるバスラインから受信した受信
データに含まれる送信アドレス部データと前記記憶され
ている送信アドレス部データとをそれぞれ１ビットずつ
順次比較して不一致か否かを検出するようＫしてなるこ
とを特徴とするものである。
路は、キャリア検知・衝突検出方式のバス・ネットワー
クのノードにおいて送信ノセケット・データのうちの送
信アドレス部データを記憶しておき、上記送信・ぐケラ
ト・データが送シ出されるバスラインから受信した受信
データに含まれる送信アドレス部データと前記記憶され
ている送信アドレス部データとをそれぞれ１ビットずつ
順次比較して不一致か否かを検出するようＫしてなるこ
とを特徴とするものである。
したがって、比較的簡単な回路構成によυ実現できるの
で、コントローラ部用の集積回路と同一チップ上に構成
可能になり、コスト低減が可能になる。しかも送信アド
レス部データについて不一致検出を行なうので、複数の
パケット・データが時間的に完全に一致した状態で衝突
した場合でも確実に検出できる。
で、コントローラ部用の集積回路と同一チップ上に構成
可能になり、コスト低減が可能になる。しかも送信アド
レス部データについて不一致検出を行なうので、複数の
パケット・データが時間的に完全に一致した状態で衝突
した場合でも確実に検出できる。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＣ８ＭＡ／ＣＤ方式のバス・ネットワークにお
ける１個のノードの一部を示しており、１１はバスライ
ン、ノ２は上記バスライン１１との間でデータ送信およ
びデータ受信を同時に独立に行ない得るトランシーバ、
１４は上記トランシーバ１２にトランシーバ・ケーブル
１３を介して接続されたコントローラ部であり、データ
・カプセル組立、送信リンク管理、受信リンク管理、受
信データ・カプセル分解などの諸機能を有している。な
お、送信データのエンコード・デコード機能は、本例で
はトランシーバ１２に設けられているものとするが、コ
ントローラ部１４に設けるようにしてもよい。そして、
本発明ではコントローラ部１４にデジタル的に衝突検出
を行なうための衝突検出回路が設けられている。即ち、
シフトレジスタ１５は前述したパケット・データのうち
の送信アドレス部データである４８ピツ）Ｄｔ〜Ｄ４１
１を並列に読み込んでおき、受信クロックが所定のタイ
ミングでシフトハルスとして導かれることによって前記
４８ビットのデータをＤ４８〜Ｄ１の順に直列にシフト
して出力するものである。この場合、コントローラ部１
４がホストプロセッサから送信命令を受けた時に既に送
信アドレス部データの内容は分っているので、コントロ
ーラ部１４からの／４’ケット・データをトランシーバ
１２を経て／Ｊススライ１１にシリアルに送信する前に
上記送信アドレス部データの格納（読み込み）が行なわ
れる。１６はたとえば排他的オア回路からなる不一致検
出回路であり、前記シフトレジスタ１５からシフトされ
て１ビットずつ出力する送信アドレス部データとトラン
シーバ１３からの受信データに含まれる送信アドレス部
データとを各ピット毎に比較して不一致の有無を検出す
るものであり、不一致を検出すると衝突検出を行なった
ことになる。この場合、トランシーバ１２がバスライン
１１から受信したパケット・データ（その直前にプリア
ンプル・データが付加されている）に対して、プリアン
プル・データからのデータビット数をカウントすること
によって送信アドレス部データに相当する部分のタイミ
ングが分る。コントローラ部１４は上記タイミングに合
わせて受信クロックを前記シフトレジスタ１５に供給す
るものであり、この受信クロックの周期はトランシーバ
１２における送受信動作のための同期・タイミング用ク
ロックのうちの受信クロックの周期と同じである。
ける１個のノードの一部を示しており、１１はバスライ
ン、ノ２は上記バスライン１１との間でデータ送信およ
びデータ受信を同時に独立に行ない得るトランシーバ、
１４は上記トランシーバ１２にトランシーバ・ケーブル
１３を介して接続されたコントローラ部であり、データ
・カプセル組立、送信リンク管理、受信リンク管理、受
信データ・カプセル分解などの諸機能を有している。な
お、送信データのエンコード・デコード機能は、本例で
はトランシーバ１２に設けられているものとするが、コ
ントローラ部１４に設けるようにしてもよい。そして、
本発明ではコントローラ部１４にデジタル的に衝突検出
を行なうための衝突検出回路が設けられている。即ち、
シフトレジスタ１５は前述したパケット・データのうち
の送信アドレス部データである４８ピツ）Ｄｔ〜Ｄ４１
１を並列に読み込んでおき、受信クロックが所定のタイ
ミングでシフトハルスとして導かれることによって前記
４８ビットのデータをＤ４８〜Ｄ１の順に直列にシフト
して出力するものである。この場合、コントローラ部１
４がホストプロセッサから送信命令を受けた時に既に送
信アドレス部データの内容は分っているので、コントロ
ーラ部１４からの／４’ケット・データをトランシーバ
１２を経て／Ｊススライ１１にシリアルに送信する前に
上記送信アドレス部データの格納（読み込み）が行なわ
れる。１６はたとえば排他的オア回路からなる不一致検
出回路であり、前記シフトレジスタ１５からシフトされ
て１ビットずつ出力する送信アドレス部データとトラン
シーバ１３からの受信データに含まれる送信アドレス部
データとを各ピット毎に比較して不一致の有無を検出す
るものであり、不一致を検出すると衝突検出を行なった
ことになる。この場合、トランシーバ１２がバスライン
１１から受信したパケット・データ（その直前にプリア
ンプル・データが付加されている）に対して、プリアン
プル・データからのデータビット数をカウントすること
によって送信アドレス部データに相当する部分のタイミ
ングが分る。コントローラ部１４は上記タイミングに合
わせて受信クロックを前記シフトレジスタ１５に供給す
るものであり、この受信クロックの周期はトランシーバ
１２における送受信動作のための同期・タイミング用ク
ロックのうちの受信クロックの周期と同じである。
上記衝突検出回路によれば、シフトレジスタ１５、不一
致検出回路１６、シフトノ譬ルスタイミング制御系から
なる極めて簡単な回路構成によって衝突検出を行なうこ
とができ、これらをコントローラ部１４用の集積回路と
同一チップ上に形成することが可能であり、コスト低減
が可能になる。
致検出回路１６、シフトノ譬ルスタイミング制御系から
なる極めて簡単な回路構成によって衝突検出を行なうこ
とができ、これらをコントローラ部１４用の集積回路と
同一チップ上に形成することが可能であり、コスト低減
が可能になる。
しかも、上記衝突検出回路によれば、送信アドレス部デ
ータについて送信データと受信データとの一致・不一致
を調べるので確実に衝突を検出できる。即ち、小規模の
ネットワークのようにノード間距離が短かくデータ伝送
速度が比較的低速であるような場合には、各ノードが一
斉に・ぐケラト・データを送信したとき、第６図に示す
ように複数のノードＡ、Ｂ・・・の各ノクケットデータ
が・ぐスライン上で時間的に完全に一致してしまうこと
がある。この場合、複数のノードがある特定の１つのノ
ードにそれぞれデータを送信した場合にはそれぞれの受
信アドレス部データが同じになるけれども、それぞれの
送信アドレス部データは必らず異なっているので、この
場合にも衝突検出が可能になる。
ータについて送信データと受信データとの一致・不一致
を調べるので確実に衝突を検出できる。即ち、小規模の
ネットワークのようにノード間距離が短かくデータ伝送
速度が比較的低速であるような場合には、各ノードが一
斉に・ぐケラト・データを送信したとき、第６図に示す
ように複数のノードＡ、Ｂ・・・の各ノクケットデータ
が・ぐスライン上で時間的に完全に一致してしまうこと
がある。この場合、複数のノードがある特定の１つのノ
ードにそれぞれデータを送信した場合にはそれぞれの受
信アドレス部データが同じになるけれども、それぞれの
送信アドレス部データは必らず異なっているので、この
場合にも衝突検出が可能になる。
第２図は、他の実施例に係る衝突検出回路を示しており
、コントローラ部１４においてランダム・アクセス・メ
モリなどを用いたＦＩＦＯ方式（先入れ先出し方式）の
送信アドレス部データ記憶部２０を設けている。そして
、パケット・データをトランシーバ１２へ送り出すとき
に送信クロックに同期して送信アドレス部データの４８
ピツトを上記データ記憶部２０に１ビットずつ順次格納
しておき、トランシーツ々１２からの受信データに含ま
れる送信アドレス部データのタイミングで受信クロック
により前記格納データを１ビットずつ顆次取シ出し、こ
の取り出したデータと前記受信データとを排他的オア回
路等の不一致検出回路１６により比較するものであり、
一致したときは衝突が生じていない正常状態であるが、
不一致のときには衝突が発生しているものとして検出す
ることができる。
、コントローラ部１４においてランダム・アクセス・メ
モリなどを用いたＦＩＦＯ方式（先入れ先出し方式）の
送信アドレス部データ記憶部２０を設けている。そして
、パケット・データをトランシーバ１２へ送り出すとき
に送信クロックに同期して送信アドレス部データの４８
ピツトを上記データ記憶部２０に１ビットずつ順次格納
しておき、トランシーツ々１２からの受信データに含ま
れる送信アドレス部データのタイミングで受信クロック
により前記格納データを１ビットずつ顆次取シ出し、こ
の取り出したデータと前記受信データとを排他的オア回
路等の不一致検出回路１６により比較するものであり、
一致したときは衝突が生じていない正常状態であるが、
不一致のときには衝突が発生しているものとして検出す
ることができる。
このような衝突検出回路によっても、従来例に比べて簡
単々回路構成によシ確実に衝突検出を行なうことができ
る。
単々回路構成によシ確実に衝突検出を行なうことができ
る。
また、本発明は送信データラインと受信データラインと
が分離されてそれぞれのラインに各ノードが接続される
方式のバス・ネットワークにも適用可能である。
が分離されてそれぞれのラインに各ノードが接続される
方式のバス・ネットワークにも適用可能である。
上述したように本発明のバス・ネットワークにおける衝
突検出回路によれば、比較的簡単な回路構成により安価
に実現でき、データ衝突を確実に検出することができる
。
突検出回路によれば、比較的簡単な回路構成により安価
に実現でき、データ衝突を確実に検出することができる
。
第１図は本発明のバス・ネットワークにおける衝突検出
回路の一実施例を示す回路図、第２図は他の実施例を示
す構成説明図、第３図はイーサネットにおけるノードの
一部を示す構成説明図゛、第４図は第３図中の送信デー
ターカプセル組立部により組立てられるノｅケット・デ
ータのフォーマットおよびプリアンプルデータの関係を
示す図、第５図は第３図中の送信リンク管理部によるパ
ケット・データ送信のための制御動作を示すフローチャ
ート、第６図はバス・ネットワークのバスラインにおけ
るデータ衝突状態の一例を示すタイミング図である。 １１・・・バスライン、１２・・・トランシーバ、１４
・・・コントローラ部、１５・・・シフトレジスタ、１
６・・・不一致検出回路、２０・・・ＦＩＦＯ方式デー
タ記憶部Ｏ 出願人代理人 弁理士 鈴 江 武 産前 ２− 第３図 篇 ４図
回路の一実施例を示す回路図、第２図は他の実施例を示
す構成説明図、第３図はイーサネットにおけるノードの
一部を示す構成説明図゛、第４図は第３図中の送信デー
ターカプセル組立部により組立てられるノｅケット・デ
ータのフォーマットおよびプリアンプルデータの関係を
示す図、第５図は第３図中の送信リンク管理部によるパ
ケット・データ送信のための制御動作を示すフローチャ
ート、第６図はバス・ネットワークのバスラインにおけ
るデータ衝突状態の一例を示すタイミング図である。 １１・・・バスライン、１２・・・トランシーバ、１４
・・・コントローラ部、１５・・・シフトレジスタ、１
６・・・不一致検出回路、２０・・・ＦＩＦＯ方式デー
タ記憶部Ｏ 出願人代理人 弁理士 鈴 江 武 産前 ２− 第３図 篇 ４図
Claims (3)
- （１）キャリア検知・衝突検出方式のバス・ネットワー
クのノードに設けられ、送信パケット・データのうちの
送信アドレス部データを記憶部に記憶しておき、上記送
信パケット・データが送り出されるバスラインから受信
した受信データに含まれる送信アドレス部データと前記
記憶部の送信アドレス部データとをそれぞれ１ビットず
つ順次比較して不一致か否かを検出するようにしてなる
ことを特徴とするバス・ネットワークにおける衝突検出
回路。 - （２）前記送信アドレス部データをシフトレジスタに並
列に与えて記憶しておき、このシフトレジスタに所定ク
ロックを与えて記憶データを１ビットずつシフトして取
り出すようにしてなることを特徴とする前記特許請求の
範囲第１項記載のバス・ネットワークにおける衝突検出
回路。 - （３）前記送信アドレス部データを第１の所定クロック
に同期して先入れ先出し方式のデータ記憶部に１ビット
ずつ順次格納しておき、このデータ記憶部の記憶データ
を第２の所定クロックに同期して１ビットずつ順次取り
出すようにしてなることを特徴とする前記特許請求の範
囲第１項記載のバス・ネットワークにおける衝突検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066801A JPS61225945A (ja) | 1985-03-30 | 1985-03-30 | バス・ネツトワ−クにおける衝突検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066801A JPS61225945A (ja) | 1985-03-30 | 1985-03-30 | バス・ネツトワ−クにおける衝突検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61225945A true JPS61225945A (ja) | 1986-10-07 |
Family
ID=13326337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066801A Pending JPS61225945A (ja) | 1985-03-30 | 1985-03-30 | バス・ネツトワ−クにおける衝突検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146633A (ja) * | 1986-12-10 | 1988-06-18 | Matsushita Electric Ind Co Ltd | 衝突検出システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225756A (ja) * | 1982-06-24 | 1983-12-27 | Matsushita Electric Ind Co Ltd | 直列デ−タ通信装置 |
-
1985
- 1985-03-30 JP JP60066801A patent/JPS61225945A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225756A (ja) * | 1982-06-24 | 1983-12-27 | Matsushita Electric Ind Co Ltd | 直列デ−タ通信装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146633A (ja) * | 1986-12-10 | 1988-06-18 | Matsushita Electric Ind Co Ltd | 衝突検出システム |
| JPH0720106B2 (ja) * | 1986-12-10 | 1995-03-06 | 松下電器産業株式会社 | 衝突検出システム |
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