JPH0666347B2 - 電荷結合装置 - Google Patents
電荷結合装置Info
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- JPH0666347B2 JPH0666347B2 JP63232129A JP23212988A JPH0666347B2 JP H0666347 B2 JPH0666347 B2 JP H0666347B2 JP 63232129 A JP63232129 A JP 63232129A JP 23212988 A JP23212988 A JP 23212988A JP H0666347 B2 JPH0666347 B2 JP H0666347B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、総並列出力型の撮像用電荷結合装置（ＣＣ
Ｄ）に関する。
Ｄ）に関する。
［従来技術］ 撮像用ＣＣＤの一例として、従来のＭＯＳ（金属酸化物
半導体）技術を用いて、ＣＣＤの前面の表面下に複数の
チャネルを埋設したシリコン片を含んでいるものがあ
る。このシリコン片はＣＣＤの表面層を介して形成され
る。各チャネルは、同様の基本領域を一直線上に多数配
列して形成されている。クロック駆動用の電極構体がシ
リコン片の前面上に重なっており、このクロック駆動用
電極構体に選択的に電圧を印加することにより、チャネ
ルの任意の位置の基本領域に存在する電荷をシフト・レ
ジスタのように移動させ、その電荷をチャネルから取り
出すことが出来る。撮像用ＣＣＤでは、チャネル内の電
荷は光電効果によって生じる。従って、電磁波がチャネ
ル層の下の基板上に入射すると、伝導電子が発生し、こ
れらの伝導電子がチャネル層に入り込み、チャネル内の
１つの基本領域内に閉じ込められる。これらの伝導電子
の拡散距離は十分に短いので、基板内で発生した伝導電
子は、基板に直接重なっているチャネル層より遠くまで
拡散することはない。
半導体）技術を用いて、ＣＣＤの前面の表面下に複数の
チャネルを埋設したシリコン片を含んでいるものがあ
る。このシリコン片はＣＣＤの表面層を介して形成され
る。各チャネルは、同様の基本領域を一直線上に多数配
列して形成されている。クロック駆動用の電極構体がシ
リコン片の前面上に重なっており、このクロック駆動用
電極構体に選択的に電圧を印加することにより、チャネ
ルの任意の位置の基本領域に存在する電荷をシフト・レ
ジスタのように移動させ、その電荷をチャネルから取り
出すことが出来る。撮像用ＣＣＤでは、チャネル内の電
荷は光電効果によって生じる。従って、電磁波がチャネ
ル層の下の基板上に入射すると、伝導電子が発生し、こ
れらの伝導電子がチャネル層に入り込み、チャネル内の
１つの基本領域内に閉じ込められる。これらの伝導電子
の拡散距離は十分に短いので、基板内で発生した伝導電
子は、基板に直接重なっているチャネル層より遠くまで
拡散することはない。
撮像用ＣＣＤの位置合わせをする際に、カメラのレンズ
によって画像がシリコン片の裏側表面上に形成されるよ
うに、シリコン片の裏側表面とカメラの焦点面を合わせ
る。ＣＣＤは、例えば各々６４個の基本領域を含むチャ
ネルを並列に６４個具えている。従って、６４×６４個
の基本領域の配列は、画像を受けるシリコン片の裏側表
面上の６４×６４個の画素（ピクセル）を形成する。カ
メラのシャッターは予め決めた露光期間中に開き、その
期間中にはクロック駆動用電極構体の総ての電極の電位
は一定である。その後、シャッターが閉じると、チャネ
ルの基本領域に蓄えられている電荷がクロック駆動によ
りＣＣＤから取り出される。露光期間中に１つの画素に
入射する光線のエネルギの強度は、チャネル層の対応す
る基本領域内の電子密度に影響するので、基本領域を転
送され、最後にＣＣＤから取り出される電子の数は、そ
の画素に入射した光線の強度を表している。このよう
に、ＣＣＤを用いて、ＣＣＤ表面が受けた画像（即ち、
カメラのレンズによって形成された画像）の光線の強度
分布を表す２次元電気信号をサンプリングすることが出
来る。
によって画像がシリコン片の裏側表面上に形成されるよ
うに、シリコン片の裏側表面とカメラの焦点面を合わせ
る。ＣＣＤは、例えば各々６４個の基本領域を含むチャ
ネルを並列に６４個具えている。従って、６４×６４個
の基本領域の配列は、画像を受けるシリコン片の裏側表
面上の６４×６４個の画素（ピクセル）を形成する。カ
メラのシャッターは予め決めた露光期間中に開き、その
期間中にはクロック駆動用電極構体の総ての電極の電位
は一定である。その後、シャッターが閉じると、チャネ
ルの基本領域に蓄えられている電荷がクロック駆動によ
りＣＣＤから取り出される。露光期間中に１つの画素に
入射する光線のエネルギの強度は、チャネル層の対応す
る基本領域内の電子密度に影響するので、基本領域を転
送され、最後にＣＣＤから取り出される電子の数は、そ
の画素に入射した光線の強度を表している。このよう
に、ＣＣＤを用いて、ＣＣＤ表面が受けた画像（即ち、
カメラのレンズによって形成された画像）の光線の強度
分布を表す２次元電気信号をサンプリングすることが出
来る。
従来の６４個の並列チャネルを有する撮像用ＣＣＤで
は、画素の電荷サンプルは、チャネル内をクロック駆動
により、並列入力、直列出力型のシフト・レジスタに転
送される。その後、このシフト・レジスタから出力した
電荷サンプルは、フローティング・ディフュージョン
（floating diffusion）と呼ばれる部分に転送される。
このフローティング・ディフュージョン（以下ＦＤと記
す）は、出力ＦＥＴ（電界効果トランジスタ）のゲート
電極に電気的接続されている。この出力ＦＥＴのソース
電極の電圧は、ゲート電極の電圧によって決まる。この
ＦＤに予め入力した画素電荷サンプルの影響によって出
力ＦＥＴのゲート電極の電圧が変化するのを防ぐ為に、
リセット・ゲートを用いて、各画素の電荷サンプルがＦ
Ｄに蓄えられてから所定時間後にＦＤを基準電位にリセ
ットする。従って、ＦＤは出力ディフュージョン（outp
ut diffusion；以下ＯＤと記す）と分離しており、ＦＤ
とＯＤの間のチャネル領域の上にリセット・ゲートが設
けられている。リセット・ゲートに適正な電圧が印加さ
れていれば、ＯＤとＦＤの間のチャネル領域を介して電
荷が移動出来るので、ＦＤの電位とＯＤの電位は同じに
なる。
は、画素の電荷サンプルは、チャネル内をクロック駆動
により、並列入力、直列出力型のシフト・レジスタに転
送される。その後、このシフト・レジスタから出力した
電荷サンプルは、フローティング・ディフュージョン
（floating diffusion）と呼ばれる部分に転送される。
このフローティング・ディフュージョン（以下ＦＤと記
す）は、出力ＦＥＴ（電界効果トランジスタ）のゲート
電極に電気的接続されている。この出力ＦＥＴのソース
電極の電圧は、ゲート電極の電圧によって決まる。この
ＦＤに予め入力した画素電荷サンプルの影響によって出
力ＦＥＴのゲート電極の電圧が変化するのを防ぐ為に、
リセット・ゲートを用いて、各画素の電荷サンプルがＦ
Ｄに蓄えられてから所定時間後にＦＤを基準電位にリセ
ットする。従って、ＦＤは出力ディフュージョン（outp
ut diffusion；以下ＯＤと記す）と分離しており、ＦＤ
とＯＤの間のチャネル領域の上にリセット・ゲートが設
けられている。リセット・ゲートに適正な電圧が印加さ
れていれば、ＯＤとＦＤの間のチャネル領域を介して電
荷が移動出来るので、ＦＤの電位とＯＤの電位は同じに
なる。
画素電荷サンプルが、ＣＣＤの６４個の列の間を周波数
Ｆｃでシフトしている場合、画素電荷サンプルがシフト
・レジスタから出力される周波数は６４Ｆｃとなる。従
って、画素電荷サンプルがシフト・レジスタから出力可
能な上限周波数によって周波数Ｆｃの上限が決まる。
Ｆｃでシフトしている場合、画素電荷サンプルがシフト
・レジスタから出力される周波数は６４Ｆｃとなる。従
って、画素電荷サンプルがシフト・レジスタから出力可
能な上限周波数によって周波数Ｆｃの上限が決まる。
周波数Ｆｃを最大にする為には、各チャネル毎に専用の
ＦＤと出力ＦＥＴを設け、各ＦＤと各出力ＦＥＴのゲー
ト電極とをフローティング・ディフュージョン・バス
（ＦＤバス）で接続し、総ての出力が並列のＣＣＤを構
成することが提案されている。その後、出力ＦＥＴのソ
ース電極の信号を適当な増幅器及び他の回路を介して並
列処理コンピュータに印加しても良い。この場合には、
画素電荷サンプルがＣＣＤのチャネル間でシフトする周
波数Ｆｃは、ＣＣＤの列の数とは無関係になる。
ＦＤと出力ＦＥＴを設け、各ＦＤと各出力ＦＥＴのゲー
ト電極とをフローティング・ディフュージョン・バス
（ＦＤバス）で接続し、総ての出力が並列のＣＣＤを構
成することが提案されている。その後、出力ＦＥＴのソ
ース電極の信号を適当な増幅器及び他の回路を介して並
列処理コンピュータに印加しても良い。この場合には、
画素電荷サンプルがＣＣＤのチャネル間でシフトする周
波数Ｆｃは、ＣＣＤの列の数とは無関係になる。
［発明が解決しようとする課題］ このような総並列出力型の撮像用ＣＣＤに於ける困難な
問題点は、リセット・ゲートに接続するリセット・バス
を各チャネル毎に設ける必要があるということである。
ＦＤと出力ＦＥＴのゲート電極との間の部分でＣＣＤの
表面上にリセット・バスを設けると、リセット・バスと
ＦＤバスとの間に大きな結合容量が生じる。この結果、
リセット・バスにリセット・パルスが通過すると、ＦＤ
バスにノイズが発生し、このノイズは出力ＦＥＴのソー
ス電極で検出される電圧に影響を与えてしまう。
問題点は、リセット・ゲートに接続するリセット・バス
を各チャネル毎に設ける必要があるということである。
ＦＤと出力ＦＥＴのゲート電極との間の部分でＣＣＤの
表面上にリセット・バスを設けると、リセット・バスと
ＦＤバスとの間に大きな結合容量が生じる。この結果、
リセット・バスにリセット・パルスが通過すると、ＦＤ
バスにノイズが発生し、このノイズは出力ＦＥＴのソー
ス電極で検出される電圧に影響を与えてしまう。
従って、本発明の目的は、出力信号がリセット・パルス
の影響を受けない総並列出力型の撮像用ＣＣＤを提供す
ることである。
の影響を受けない総並列出力型の撮像用ＣＣＤを提供す
ることである。
［課題を解決する為の手段及び作用］ 本発明の好適実施例では、少なくとも２つの埋め込み型
チャネルを有する半導体の基板を具えたＣＣＤを示して
いる。少なくとも２組のクロック電極が埋め込み型チャ
ネルに設けられている。これらクロック電極に適正な制
御電圧を印加すると、各チャネルの電荷をチャネルの出
力端に向かって順次転送することが出来る。各埋め込み
型チャネルの最端部分に形成されたＦＤ（フローティン
グ・ディフュージョン）が、チャネルに沿って転送され
た電荷を受け取る。各チャネル毎に夫々出力トランジス
タが設けられ、各出力トランジスタは、対応するＦＤに
接続された制御電極を有する。ＦＤと出力トランジスタ
の制御電極との間の部分にあるＯＤ（出力ディフュージ
ョン）はチャネル群を横切る方向に延びている。各チャ
ネルに対応するリセット・ゲートは、各々対応するチャ
ネルのＦＤとＯＤの間の基板上に重なっているので、リ
セット・ゲートに所定の電圧が印加されると、対応する
チャネルのＦＤとＯＤの間の基板に導電チャネルが形成
される。リセット・バスは、リセット・ゲートから見
て、ＦＤの反対側の基板上に延びている。また、リセッ
ト・バスからＦＤの間の基板上にバス・イクステンショ
ンが延びており、このバス・イクステンションによって
リセット・ゲートとリセット・バスが接続されている。
チャネルを有する半導体の基板を具えたＣＣＤを示して
いる。少なくとも２組のクロック電極が埋め込み型チャ
ネルに設けられている。これらクロック電極に適正な制
御電圧を印加すると、各チャネルの電荷をチャネルの出
力端に向かって順次転送することが出来る。各埋め込み
型チャネルの最端部分に形成されたＦＤ（フローティン
グ・ディフュージョン）が、チャネルに沿って転送され
た電荷を受け取る。各チャネル毎に夫々出力トランジス
タが設けられ、各出力トランジスタは、対応するＦＤに
接続された制御電極を有する。ＦＤと出力トランジスタ
の制御電極との間の部分にあるＯＤ（出力ディフュージ
ョン）はチャネル群を横切る方向に延びている。各チャ
ネルに対応するリセット・ゲートは、各々対応するチャ
ネルのＦＤとＯＤの間の基板上に重なっているので、リ
セット・ゲートに所定の電圧が印加されると、対応する
チャネルのＦＤとＯＤの間の基板に導電チャネルが形成
される。リセット・バスは、リセット・ゲートから見
て、ＦＤの反対側の基板上に延びている。また、リセッ
ト・バスからＦＤの間の基板上にバス・イクステンショ
ンが延びており、このバス・イクステンションによって
リセット・ゲートとリセット・バスが接続されている。
このような構成により、本発明の撮像用のＣＣＤは、リ
セット・バスとＦＤバスとの間の容量性結合を最少に抑
えることが出来るので、リセット・パルスによるノイズ
の影響を受けることがない。
セット・バスとＦＤバスとの間の容量性結合を最少に抑
えることが出来るので、リセット・パルスによるノイズ
の影響を受けることがない。
［実施例］ 第１図は、本発明の撮像用のＣＣＤの実施例の一部の平
面図である。第２図及び第３図は、第１図のＣＣＤをII
−II線及びIII−III線で夫々切って、矢印方向に見たと
きの断面図である。第４図は、第２図のＣＣＤをIV−IV
線で切って、矢印方向に見た時の断面図である。このＣ
ＣＤはＰ型シリコンの基板を用いている。導電率ｎの６
４本の埋め込み型チャネル（２）が基板に形成されてい
る。
面図である。第２図及び第３図は、第１図のＣＣＤをII
−II線及びIII−III線で夫々切って、矢印方向に見たと
きの断面図である。第４図は、第２図のＣＣＤをIV−IV
線で切って、矢印方向に見た時の断面図である。このＣ
ＣＤはＰ型シリコンの基板を用いている。導電率ｎの６
４本の埋め込み型チャネル（２）が基板に形成されてい
る。
これらのチャネルの中で２本のチャネルの出力端部分
（２Ａ）及び（２Ｂ）が第１図に示されている。この明
細書及び図面において、参照番号の後ろに付したＡ及び
Ｂの符号は、夫々チャネル（２Ａ）及び（２Ｂ）に関連
する部分であることを示している。導電率ｎ＋のＦＤ
（１８）及び導電率ｎのリセット・チャネル（３０）が
各チャネル（２）の出力端部分でチャネルと一直線に並
んでいる。ＦＤ（１８）とリセット・チャネル（３０）
は、チャネル（２）と導電率ｎ＋のＯＤ（２６）との間
に設けられている。このＯＤ（２６）は、チャネル
（２）に対して直角方向に延びており、基板に対して＋
２０ボルトの直流電圧源に接続されている。導電率ｐ＋
のチャネル・ストップ領域（４）は、チャネル（２）の
間、ＦＤ（１８）の間、及びリセット・チャネル（３
０）の間の領域で、ＯＤ（２６）で途切れている。
（２Ａ）及び（２Ｂ）が第１図に示されている。この明
細書及び図面において、参照番号の後ろに付したＡ及び
Ｂの符号は、夫々チャネル（２Ａ）及び（２Ｂ）に関連
する部分であることを示している。導電率ｎ＋のＦＤ
（１８）及び導電率ｎのリセット・チャネル（３０）が
各チャネル（２）の出力端部分でチャネルと一直線に並
んでいる。ＦＤ（１８）とリセット・チャネル（３０）
は、チャネル（２）と導電率ｎ＋のＯＤ（２６）との間
に設けられている。このＯＤ（２６）は、チャネル
（２）に対して直角方向に延びており、基板に対して＋
２０ボルトの直流電圧源に接続されている。導電率ｐ＋
のチャネル・ストップ領域（４）は、チャネル（２）の
間、ＦＤ（１８）の間、及びリセット・チャネル（３
０）の間の領域で、ＯＤ（２６）で途切れている。
基板上に二酸化シリコン層（６）があり、第１図にある
ように、この二酸化シリコン層（６）の上にポリシリコ
ンのクロック電極の３本の列（８）、（１０）及び（１
２）が形成されている。これら３本の列は、各チャネル
の長さに亘り、同様のパターンを繰り返し形成してい
る。第２図及び第３図に示すように、多結晶シリコンの
蓄積ゲート(14)と多結晶シリコンの最終ゲート（１６）
が、二酸化シリコン層（６）の上にクロック電極列と平
行に延びている。３本のクロック電極列（８）、（１
０）及び（１２）に適当な電圧を印加すると、基板中に
発生してチャネル（２）の１つに拡散した電荷が、チャ
ネル中を順次シフトしていく。蓄積ゲート（１４）と最
終ゲート（１６）は、３本のクロック電極列（８）、
（１０）及び（１２）と同じ周波数でクロック駆動して
も良い。その場合、一連の画素電荷サンプルは順次ＦＤ
（１８）に蓄えられる。他方、蓄積ゲート（１４）と最
終ゲート（１６）の駆動クロックの周波数を低くしても
良い。その場合には、各チャネルに形成された蓄積合計
井戸（sum well）に所定の数の画素電荷サンプルが蓄積
され、この蓄積された合計電荷がＦＤ（１８）に蓄えら
れる。このように、蓄積ゲートと最終ゲートのクロック
周波数を低くした場合には、Ｓ／Ｎ比（信号対雑音比）
は向上するが、その反面、分解能は低下する。最終ゲー
ト（１６）は常にクロック駆動されるとは限らない。即
ち、クロック電極（８）、（１０）及び（１２）と蓄積
ゲート（１４）の電位変化をＦＤ（１８）と分離する為
に、最終ゲート（１６）の電位をＯＤ（２６）の電位よ
り低い直流電位に維持しても良い。
ように、この二酸化シリコン層（６）の上にポリシリコ
ンのクロック電極の３本の列（８）、（１０）及び（１
２）が形成されている。これら３本の列は、各チャネル
の長さに亘り、同様のパターンを繰り返し形成してい
る。第２図及び第３図に示すように、多結晶シリコンの
蓄積ゲート(14)と多結晶シリコンの最終ゲート（１６）
が、二酸化シリコン層（６）の上にクロック電極列と平
行に延びている。３本のクロック電極列（８）、（１
０）及び（１２）に適当な電圧を印加すると、基板中に
発生してチャネル（２）の１つに拡散した電荷が、チャ
ネル中を順次シフトしていく。蓄積ゲート（１４）と最
終ゲート（１６）は、３本のクロック電極列（８）、
（１０）及び（１２）と同じ周波数でクロック駆動して
も良い。その場合、一連の画素電荷サンプルは順次ＦＤ
（１８）に蓄えられる。他方、蓄積ゲート（１４）と最
終ゲート（１６）の駆動クロックの周波数を低くしても
良い。その場合には、各チャネルに形成された蓄積合計
井戸（sum well）に所定の数の画素電荷サンプルが蓄積
され、この蓄積された合計電荷がＦＤ（１８）に蓄えら
れる。このように、蓄積ゲートと最終ゲートのクロック
周波数を低くした場合には、Ｓ／Ｎ比（信号対雑音比）
は向上するが、その反面、分解能は低下する。最終ゲー
ト（１６）は常にクロック駆動されるとは限らない。即
ち、クロック電極（８）、（１０）及び（１２）と蓄積
ゲート（１４）の電位変化をＦＤ（１８）と分離する為
に、最終ゲート（１６）の電位をＯＤ（２６）の電位よ
り低い直流電位に維持しても良い。
各ＦＤ（１８）は、ＯＤ（２６）の上に延びている金属
製のＦＤバス（２０）に接続している。各ＦＤバス（２
０）は、出力ＦＥＴ（２４）の多結晶シリコンのゲート
電極（２２）に接続している。例えば、２つの隣合うチ
ャネル用のＦＥＴ（２４Ａ）及び（２３Ｂ）は、金属製
ドレイン電極に接続された共通のｎ＋型ドレイン・ディ
フュージョン（４０）を有する。各ＦＥＴは、金属製ソ
ース電極に接続されたｎ＋型ソース・ディフュージョン
（４２）も有する。
製のＦＤバス（２０）に接続している。各ＦＤバス（２
０）は、出力ＦＥＴ（２４）の多結晶シリコンのゲート
電極（２２）に接続している。例えば、２つの隣合うチ
ャネル用のＦＥＴ（２４Ａ）及び（２３Ｂ）は、金属製
ドレイン電極に接続された共通のｎ＋型ドレイン・ディ
フュージョン（４０）を有する。各ＦＥＴは、金属製ソ
ース電極に接続されたｎ＋型ソース・ディフュージョン
（４２）も有する。
多結晶シリコンのリセット・ゲート（２８）はリセット
・チャネル領域（３０）の上にあり、金属のバス・イク
ステンション(34)によって金属製のリセット・バス（３
２）に接続されている。リセット・バス（３２）は、リ
セット・ゲート（２８）から見てＦＤ（１８）の反対側
にあり、バス・イクステンション（３４）は、チャネル
（２Ａ）及び（２Ｂ）に夫々設けられた２つのＦＤ（１
８Ａ）及び（１８Ｂ）の間のチャネル・ストップ領域
（４）の上を通過している。
・チャネル領域（３０）の上にあり、金属のバス・イク
ステンション(34)によって金属製のリセット・バス（３
２）に接続されている。リセット・バス（３２）は、リ
セット・ゲート（２８）から見てＦＤ（１８）の反対側
にあり、バス・イクステンション（３４）は、チャネル
（２Ａ）及び（２Ｂ）に夫々設けられた２つのＦＤ（１
８Ａ）及び（１８Ｂ）の間のチャネル・ストップ領域
（４）の上を通過している。
例えば、ＦＤ（１８Ａ）に電荷が蓄えられていれば、Ｆ
Ｄバス（２０Ａ）を介して出力ＦＥＴ（２４Ａ）のゲー
ト電極（２２Ａ）に電圧が印加される。出力ＦＥＴ（２
４Ａ）のソース電極（３８Ａ）の電圧は、ゲート電極
（２２Ａ）に印加された電圧に応じた値を取る。この電
圧をアナログ・デジタル変換器（図示せず）に供給し
て、並列処理コンピュータに入力する為のデジタル信号
に変換しても良い。ソース電極（３８）の電圧が設定さ
れ、読み出された後に、もっと高い電圧（例えば、約＋
１５ボルト）のリセット・パルスがリセット・バス（３
２）に供給され、ＦＤ（１８）とＯＤ（２６）の間のリ
セット・チャネル領域（３０）を通過する導電チャネル
が形成される。これによって、各ＦＤ（１８）はＯＤ
（２６）の電位に設定され、次の新しい電荷を蓄積する
条件が整う。
Ｄバス（２０Ａ）を介して出力ＦＥＴ（２４Ａ）のゲー
ト電極（２２Ａ）に電圧が印加される。出力ＦＥＴ（２
４Ａ）のソース電極（３８Ａ）の電圧は、ゲート電極
（２２Ａ）に印加された電圧に応じた値を取る。この電
圧をアナログ・デジタル変換器（図示せず）に供給し
て、並列処理コンピュータに入力する為のデジタル信号
に変換しても良い。ソース電極（３８）の電圧が設定さ
れ、読み出された後に、もっと高い電圧（例えば、約＋
１５ボルト）のリセット・パルスがリセット・バス（３
２）に供給され、ＦＤ（１８）とＯＤ（２６）の間のリ
セット・チャネル領域（３０）を通過する導電チャネル
が形成される。これによって、各ＦＤ（１８）はＯＤ
（２６）の電位に設定され、次の新しい電荷を蓄積する
条件が整う。
上述のように、ＦＤバス（２０）は、リセット・バス
（３２）又はバス・イクステンション（３４）と交差し
ていないので、リセット・バスとＦＤバスとの間の容量
性結合は極めて弱い。従って、リセット・バスに比較的
高電圧、高周波のパルスを印加しても、ＦＤバスに雑音
を生じさせることは殆どない。
（３２）又はバス・イクステンション（３４）と交差し
ていないので、リセット・バスとＦＤバスとの間の容量
性結合は極めて弱い。従って、リセット・バスに比較的
高電圧、高周波のパルスを印加しても、ＦＤバスに雑音
を生じさせることは殆どない。
以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱する事なく必要に応じて種々の変形
及び変更を実施し得る事は当業者には明らかである。
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱する事なく必要に応じて種々の変形
及び変更を実施し得る事は当業者には明らかである。
［発明の効果］ 本発明によれば、ＣＣＤのフローティング・ディフュー
ジョンから出力ＦＥＴへ信号を送るフローティング・デ
ィフュージョン・バスは、リセット信号の通過するリセ
ット・バス及びリセット・バス・イクステンションと交
差しないように構成されているので、両者間の容量性結
合は極めて弱く、出力信号がリセット信号に影響されな
いＣＣＤを提供することが出来る。
ジョンから出力ＦＥＴへ信号を送るフローティング・デ
ィフュージョン・バスは、リセット信号の通過するリセ
ット・バス及びリセット・バス・イクステンションと交
差しないように構成されているので、両者間の容量性結
合は極めて弱く、出力信号がリセット信号に影響されな
いＣＣＤを提供することが出来る。
第１図は、本発明によるＣＣＤの一部分の概略平面図、
第２図は、第１図のＣＣＤのII−II線断面図、第３図
は、第１図のＣＣＤのIII−III線断面図、第４図は、第
２図のＣＣＤのIV−IV線断面図である。 （２）はチャネル、（８），（１０）及び（１２）は夫
々クロック電極、（１８）はＦＤ（フローティング・デ
ィフュージョン）、（２０）はＦＤバス、（２４）は出
力ＦＥＴ、（２６）はＯＤ（出力ディフュージョン）、
（２８）：リセット・ゲート、（３２）はリセット・バ
ス、（３４）はバス・イクステンションである。
第２図は、第１図のＣＣＤのII−II線断面図、第３図
は、第１図のＣＣＤのIII−III線断面図、第４図は、第
２図のＣＣＤのIV−IV線断面図である。 （２）はチャネル、（８），（１０）及び（１２）は夫
々クロック電極、（１８）はＦＤ（フローティング・デ
ィフュージョン）、（２０）はＦＤバス、（２４）は出
力ＦＥＴ、（２６）はＯＤ（出力ディフュージョン）、
（２８）：リセット・ゲート、（３２）はリセット・バ
ス、（３４）はバス・イクステンションである。
Claims (1)
- 【請求項１】少なくとも第１及び第２チャネルを埋設し
た半導体基板と、 該第１及び第２チャネルに夫々設けられ、所定の電圧印
加に応じて上記チャネルの電荷を夫々出力端方向へ転送
する少なくとも２組のクロック電極と、 上記チャネルの各出力端に設けられ、各チャネルの出力
端から転送された電荷を受けるフローティング・ディフ
ュージョンと、 該フローティング・ディフュージョンと上記チャネルに
夫々対応して設けられた出力トランジスタの制御電極と
を夫々接続するフローティング・ディフュージョン・バ
スと、 上記フローティング・ディフュージョンと上記出力トラ
ンジスタの制御電極との間の基板領域に、上記チャネル
を横切る方向に形成された出力ディフュージョンと、 上記チャネルに対応する各フローティング・ディフュー
ジョンと出力ディフュージョンとの間の基板上に各々設
けられ、所定の電圧印加に応じて上記各フローティング
・ディフュージョンと出力ディフュージョンとの間に導
電性チャネルを形成して、リセットするリセット・ゲー
トと、 上記リセット・ゲートに対し上記フローティング・ディ
フュージョンの反対側の基板上に設けられたリセット・
バスと、 上記フローティング・ディフュージョンの間を通り、上
記リセット・バスと上記リセット・ゲートを接続するバ
ス・イクステンションとを具え、 該バス・イクステンション及び上記リセット・バスが上
記フローティング・ディフュージョン・バスと交差しな
いことを特徴とする電荷結合装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/098,574 US4803531A (en) | 1987-09-18 | 1987-09-18 | Imaging charge-coupled device having an all parallel output |
| US98574 | 1987-09-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01111376A JPH01111376A (ja) | 1989-04-28 |
| JPH0666347B2 true JPH0666347B2 (ja) | 1994-08-24 |
Family
ID=22269925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232129A Expired - Fee Related JPH0666347B2 (ja) | 1987-09-18 | 1988-09-16 | 電荷結合装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4803531A (ja) |
| JP (1) | JPH0666347B2 (ja) |
| CA (1) | CA1289241C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242241A (en) * | 1992-06-12 | 1993-09-07 | Media/Graphics, Inc. | Display panel accessory |
| US5600696A (en) * | 1995-10-11 | 1997-02-04 | David Sarnoff Research Center, Inc. | Dual-gain floating diffusion output amplifier |
| DE19718562A1 (de) * | 1997-05-02 | 1998-11-05 | Zweigle Dieter | Vorrichtung zur Optimierung von Geweben aufgrund gemessener Garndaten und Optimierungsverfahren |
| JP2003014691A (ja) * | 2001-06-29 | 2003-01-15 | Horiba Ltd | Ｃｃｄセンサ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3971003A (en) * | 1974-11-18 | 1976-07-20 | Rca Corporation | Charge coupled device imager |
| US4321584A (en) * | 1979-06-15 | 1982-03-23 | Rockwell International Corporation | Charge coupled digital-to-analog converter |
| NL8204727A (nl) * | 1982-12-07 | 1984-07-02 | Philips Nv | Ladingsoverdrachtinrichting. |
| US4612580A (en) * | 1984-09-14 | 1986-09-16 | Rca Corporation | TDM-input electrometer, as in a line transfer CCD imager, using a charge funnel |
| JPH079981B2 (ja) * | 1985-02-05 | 1995-02-01 | ソニー株式会社 | 電荷転送装置 |
-
1987
- 1987-09-18 US US07/098,574 patent/US4803531A/en not_active Expired - Lifetime
-
1988
- 1988-09-13 CA CA000577211A patent/CA1289241C/en not_active Expired - Fee Related
- 1988-09-16 JP JP63232129A patent/JPH0666347B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01111376A (ja) | 1989-04-28 |
| US4803531A (en) | 1989-02-07 |
| CA1289241C (en) | 1991-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |