JPH0661765A - 電界効果トランジスタの増幅率の電圧制御のための回路装置 - Google Patents
電界効果トランジスタの増幅率の電圧制御のための回路装置Info
- Publication number
- JPH0661765A JPH0661765A JP5051351A JP5135193A JPH0661765A JP H0661765 A JPH0661765 A JP H0661765A JP 5051351 A JP5051351 A JP 5051351A JP 5135193 A JP5135193 A JP 5135193A JP H0661765 A JPH0661765 A JP H0661765A
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- field effect
- effect transistor
- voltage
- gate
- circuit device
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/04—Modifications of control circuit to reduce distortion caused by control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【目的】 少なくとも２つのゲート電極を有し、第１の
ゲート電極が信号入力端を、また第２のゲート電極が直
流電圧制御入力端を形成している電界効果トランジスタ
の増幅率の電圧制御のための集積された回路装置であっ
て、動作点が、補助装置としての役割をする外部の構成
部品なしに信号ひずみが回避されているように設定され
ており、また信号を導く電界効果トランジスタの製造許
容差がほぼ補償されている回路装置を提供する。 【構成】 電界効果トランジスタＴ1 の第１のゲート電
極Ｇ1 における電圧をその第２のゲート電極Ｇ2 におけ
る１つの可変電圧に関係して設定し、その際にソース電
位が不変にとどまる１つの集積された制御回路装置Ｔ2
を含んでいる。
ゲート電極が信号入力端を、また第２のゲート電極が直
流電圧制御入力端を形成している電界効果トランジスタ
の増幅率の電圧制御のための集積された回路装置であっ
て、動作点が、補助装置としての役割をする外部の構成
部品なしに信号ひずみが回避されているように設定され
ており、また信号を導く電界効果トランジスタの製造許
容差がほぼ補償されている回路装置を提供する。 【構成】 電界効果トランジスタＴ1 の第１のゲート電
極Ｇ1 における電圧をその第２のゲート電極Ｇ2 におけ
る１つの可変電圧に関係して設定し、その際にソース電
位が不変にとどまる１つの集積された制御回路装置Ｔ2
を含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は、少なくとも２つのゲー
ト電極を有し、第１のゲート電極が信号入力端を、また
第２のゲート電極が直流電圧制御入力端を形成している
電界効果トランジスタの増幅率の電圧制御のための集積
された回路装置に関する。
ト電極を有し、第１のゲート電極が信号入力端を、また
第２のゲート電極が直流電圧制御入力端を形成している
電界効果トランジスタの増幅率の電圧制御のための集積
された回路装置に関する。
【０００２】
【従来の技術】２つのゲート電極を有する電界効果トラ
ンジスタ（ＦＥＴテトロード）は調節可能な増幅回路
（カスコード回路）に使用され、その際に第１のゲート
電極Ｇ１は信号入力端として使用され、それに対して第
２のゲート電極Ｇ２は直流電圧制御入力端として使用さ
れる。固定のソース電位およびＧ１電位を有する回路装
置ではＧ２のみによる増幅率調節の際にドレイン電流が
強く低下し、また大きい信号ひずみに通ずる動作点が生
ずる。
ンジスタ（ＦＥＴテトロード）は調節可能な増幅回路
（カスコード回路）に使用され、その際に第１のゲート
電極Ｇ１は信号入力端として使用され、それに対して第
２のゲート電極Ｇ２は直流電圧制御入力端として使用さ
れる。固定のソース電位およびＧ１電位を有する回路装
置ではＧ２のみによる増幅率調節の際にドレイン電流が
強く低下し、また大きい信号ひずみに通ずる動作点が生
ずる。
【０００３】図２からわかるように、この欠点は、２つ
のゲート電極Ｇ１およびＧ２を有する電界効果トランジ
スタＴ1 のソース端子が交流的にのみ接地され（Ｃs
）、しかし電流において関係してＲ1 およびＲ2 を有
する電流分割器により直流電位にシフトされることによ
り回避され得る。第２のゲート電極Ｇ2 を介しての調節
の際にドレイン電流が低下し、従ってまたＲ2 の両端の
電圧降下、すなわちソース電位が低下する。それにより
調節の際に第１のゲート電極Ｇ1 とソース電極Ｓとの間
の電圧差が、非線形の信号ひずみに通ずる動作点がほぼ
回避されるように変更される。同時にその際にドレイン
電流の低下に反対作用をする。与えられる作動電圧はＵ
B で、また調節電圧はＵR で示されている。信号入力端
は参照符号１を、また信号出力端は参照符号２を付され
ている。
のゲート電極Ｇ１およびＧ２を有する電界効果トランジ
スタＴ1 のソース端子が交流的にのみ接地され（Ｃs
）、しかし電流において関係してＲ1 およびＲ2 を有
する電流分割器により直流電位にシフトされることによ
り回避され得る。第２のゲート電極Ｇ2 を介しての調節
の際にドレイン電流が低下し、従ってまたＲ2 の両端の
電圧降下、すなわちソース電位が低下する。それにより
調節の際に第１のゲート電極Ｇ1 とソース電極Ｓとの間
の電圧差が、非線形の信号ひずみに通ずる動作点がほぼ
回避されるように変更される。同時にその際にドレイン
電流の低下に反対作用をする。与えられる作動電圧はＵ
B で、また調節電圧はＵR で示されている。信号入力端
は参照符号１を、また信号出力端は参照符号２を付され
ている。
【０００４】
【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類の集積された回路装置であって、動作点
が、補助装置としての役割をする外部の構成部品なしに
信号ひずみが回避されているように設定されており、ま
た信号を導く電界効果トランジスタの製造許容差がほぼ
補償されている回路装置を提供することである。
に記載した種類の集積された回路装置であって、動作点
が、補助装置としての役割をする外部の構成部品なしに
信号ひずみが回避されているように設定されており、ま
た信号を導く電界効果トランジスタの製造許容差がほぼ
補償されている回路装置を提供することである。
【０００５】
【課題を解決するための手段】この課題は、本発明によ
れば、請求項１の特徴を有する集積された回路装置によ
り解決される。
れば、請求項１の特徴を有する集積された回路装置によ
り解決される。
【０００６】本発明の実施態様は請求項２以下の対象で
ある。
ある。
【０００７】本発明により得られる利点は特に、回路装
置が十分な自己阻止性のＭＯＳ技術で実現可能であるこ
とにある。信号を導く第１の電界効果トランジスタ自体
は内部の調節回路に含まれていない。なぜならば、第２
の電界効果トランジスタが制御する構成要素として第１
のＦＥＴの電気的特性を可能なかぎり完全に含んでいる
（“知っている”）からである。第２のＦＥＴはこうし
て、信号を導く第１のＦＥＴにくらべて、たとい“縮小
された”構成要素であるとしても、同形式である。加え
て、第２の（制御）ＦＥＴのゲート電極およびソース電
極はそれぞれ第１の（信号）ＦＥＴの等しい端子と、等
しい電位比が支配するように、結合されている。両トラ
ンジスタの特性曲線の類似性を失わないように、制御ト
ランジスタのドレイン‐ソース電圧が信号トランジスタ
のそれよりも著しく低くないことは目的にかなってい
る。Ｇ２調節の際にもドレイン電流が最初に強く低下し
てはならないので、ドレイン電流は電流源により与えら
れる。その際強い調節の際のドレイン電流の低下が、電
流源が給電される有限の作動電圧のゆえに、必然的に生
ずる。制御トランジスタの調節ループを閉じるため、そ
のドレイン電極から第１のゲート電極へのフィードバッ
ク結合が行われている。フィードバック枝路内の電流は
その際に与えるべきドレイン電流にくらべて小さい。
置が十分な自己阻止性のＭＯＳ技術で実現可能であるこ
とにある。信号を導く第１の電界効果トランジスタ自体
は内部の調節回路に含まれていない。なぜならば、第２
の電界効果トランジスタが制御する構成要素として第１
のＦＥＴの電気的特性を可能なかぎり完全に含んでいる
（“知っている”）からである。第２のＦＥＴはこうし
て、信号を導く第１のＦＥＴにくらべて、たとい“縮小
された”構成要素であるとしても、同形式である。加え
て、第２の（制御）ＦＥＴのゲート電極およびソース電
極はそれぞれ第１の（信号）ＦＥＴの等しい端子と、等
しい電位比が支配するように、結合されている。両トラ
ンジスタの特性曲線の類似性を失わないように、制御ト
ランジスタのドレイン‐ソース電圧が信号トランジスタ
のそれよりも著しく低くないことは目的にかなってい
る。Ｇ２調節の際にもドレイン電流が最初に強く低下し
てはならないので、ドレイン電流は電流源により与えら
れる。その際強い調節の際のドレイン電流の低下が、電
流源が給電される有限の作動電圧のゆえに、必然的に生
ずる。制御トランジスタの調節ループを閉じるため、そ
のドレイン電極から第１のゲート電極へのフィードバッ
ク結合が行われている。フィードバック枝路内の電流は
その際に与えるべきドレイン電流にくらべて小さい。
【０００８】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
る。
【０００９】図１に示されている回路装置では制御回路
装置として本発明により、信号を導くまたは作動トラン
ジスタＴ1 に類似の、同じく少なくとも２つのゲート電
極Ｇ1 およびＧ2 を有する第２のトランジスタＴ2 が接
続されており、そのソースＳ、ゲートＧ1 およびゲート
Ｇ2 はそれぞれ第１のトランジスタＴ1 の相応の電極と
直流電圧的に結合されている。この第２または制御トラ
ンジスタＴ2 にはドレイン電極Ｄにおいてほぼ一定の直
流電流が電流源Ｉを介して与えられる。生ずるドレイン
電圧は、必要なゲート１電圧を設定するため、電圧分割
または電圧差し引きの後に、ゲートＧ1 にフィードバッ
クされる。高い必要なゲート１電圧を有する実施例では
制御トランジスタＴ2 のドレインＤおよびゲート１の直
接接続も可能である。
装置として本発明により、信号を導くまたは作動トラン
ジスタＴ1 に類似の、同じく少なくとも２つのゲート電
極Ｇ1 およびＧ2 を有する第２のトランジスタＴ2 が接
続されており、そのソースＳ、ゲートＧ1 およびゲート
Ｇ2 はそれぞれ第１のトランジスタＴ1 の相応の電極と
直流電圧的に結合されている。この第２または制御トラ
ンジスタＴ2 にはドレイン電極Ｄにおいてほぼ一定の直
流電流が電流源Ｉを介して与えられる。生ずるドレイン
電圧は、必要なゲート１電圧を設定するため、電圧分割
または電圧差し引きの後に、ゲートＧ1 にフィードバッ
クされる。高い必要なゲート１電圧を有する実施例では
制御トランジスタＴ2 のドレインＤおよびゲート１の直
接接続も可能である。
【００１０】両電界効果トランジスタＴ1 およびＴ2 の
類似性により、制御トランジスタＴ2 に与えられる調節
経過は作動トランジスタＴ1 に投影される。すなわち、
低下するゲート２電圧（調節電圧ＵR ）により両トラン
ジスタＴ1 、Ｔ2 においてゲート１電圧が上昇する。ゲ
ート２電圧の特定の低下以降は制御トランジスタＴ2に
ドレイン電流がもはや与えられ得ないが、ゲート１電圧
はその後も構成に関係する終値まで上昇する。
類似性により、制御トランジスタＴ2 に与えられる調節
経過は作動トランジスタＴ1 に投影される。すなわち、
低下するゲート２電圧（調節電圧ＵR ）により両トラン
ジスタＴ1 、Ｔ2 においてゲート１電圧が上昇する。ゲ
ート２電圧の特定の低下以降は制御トランジスタＴ2に
ドレイン電流がもはや与えられ得ないが、ゲート１電圧
はその後も構成に関係する終値まで上昇する。
【００１１】第２または制御トランジスタＴ2 は特定の
係数ｋ＝Ｗ1 ／Ｗ2 だけ第１または信号または作動トラ
ンジスタＴ1 よりも小さく定められ得る。その際に両ト
ランジスタのほぼ等しいゲート長さにおいてＷ1 は信号
トランジスタＴ1 のゲート幅、またＷ2 は制御トランジ
スタＴ2 のゲート幅を意味する。相応してその場合、与
えられる一定電流Ｉは係数ｋだけ信号トランジスタＴ1
において望まれる電流よりも小さく選ばれ得なければな
らない。
係数ｋ＝Ｗ1 ／Ｗ2 だけ第１または信号または作動トラ
ンジスタＴ1 よりも小さく定められ得る。その際に両ト
ランジスタのほぼ等しいゲート長さにおいてＷ1 は信号
トランジスタＴ1 のゲート幅、またＷ2 は制御トランジ
スタＴ2 のゲート幅を意味する。相応してその場合、与
えられる一定電流Ｉは係数ｋだけ信号トランジスタＴ1
において望まれる電流よりも小さく選ばれ得なければな
らない。
【００１２】たとえばチャネル長さおよびドーピングの
ようなその他の特性は、両電界効果トランジスタＴ1 お
よびＴ2 において同一に選ぶことが目的にかなってい
る。なぜならば、その場合、第２または制御トランジス
タＴ2 が自動的に第１または信号を導くトランジスタＴ
1 に等しくされているからである。
ようなその他の特性は、両電界効果トランジスタＴ1 お
よびＴ2 において同一に選ぶことが目的にかなってい
る。なぜならば、その場合、第２または制御トランジス
タＴ2 が自動的に第１または信号を導くトランジスタＴ
1 に等しくされているからである。
【００１３】それにもかかわらず原理的に、制御トラン
ジスタＴ2 の調節経過が信号トランジスタＴ1 から偏差
する形態で再現される変形も考えられる。チャネル長さ
およびドーピングの相違とならんでその際に制御トラン
ジスタと信号トランジスタとの間の電圧分割器も関係し
得る。
ジスタＴ2 の調節経過が信号トランジスタＴ1 から偏差
する形態で再現される変形も考えられる。チャネル長さ
およびドーピングの相違とならんでその際に制御トラン
ジスタと信号トランジスタとの間の電圧分割器も関係し
得る。
【００１４】第２または制御トランジスタＴ2 に与えら
れる電流Ｉはたとえばドレイン回路内の追加的な自己伝
導性のＦＥＴトリオードから得られ、または制御トラン
ジスタＴ2 の必要なドレイン‐ソース電圧よりも十分に
大きい電圧を有する電圧源の抵抗を介して取り出され得
る。この電流源Ｉの大きさおよび一定性または再現性に
より回路装置全体の特性が一緒に決定さる。制御トラン
ジスタＴ2 のドレインとゲートＧ1 との間のフィードバ
ックの構成は別の関与を有する。
れる電流Ｉはたとえばドレイン回路内の追加的な自己伝
導性のＦＥＴトリオードから得られ、または制御トラン
ジスタＴ2 の必要なドレイン‐ソース電圧よりも十分に
大きい電圧を有する電圧源の抵抗を介して取り出され得
る。この電流源Ｉの大きさおよび一定性または再現性に
より回路装置全体の特性が一緒に決定さる。制御トラン
ジスタＴ2 のドレインとゲートＧ1 との間のフィードバ
ックの構成は別の関与を有する。
【００１５】回路装置はたとえば非常に簡単に自己阻止
性のデュアルゲートＦＥＴにより実現され得る。
性のデュアルゲートＦＥＴにより実現され得る。
【００１６】しかし回路装置はゲート１分割器のなかの
負の補助電圧源からの抵抗を介しての電流の供給により
自己伝導性ＦＥＴによっても機能し得る。
負の補助電圧源からの抵抗を介しての電流の供給により
自己伝導性ＦＥＴによっても機能し得る。
【００１７】本発明による回路装置はこうしてＭＩＳ
（たとえばＳｉ‐ＭＯＳ）またはＭＥＳ（たとえばＧａ
Ａｓ阻止層）技術での少なくとも２つのゲート電極を有
する電界効果トランジスタに応用可能である。
（たとえばＳｉ‐ＭＯＳ）またはＭＥＳ（たとえばＧａ
Ａｓ阻止層）技術での少なくとも２つのゲート電極を有
する電界効果トランジスタに応用可能である。
【００１８】回路装置の好ましい応用は同一の製造プロ
セスでの制御トランジスタＴ2 および信号トランジスタ
Ｔ1 のモノリシックな集積である。また定電流源が一緒
に集積可能である。
セスでの制御トランジスタＴ2 および信号トランジスタ
Ｔ1 のモノリシックな集積である。また定電流源が一緒
に集積可能である。
【００１９】特に作動トランジスタＴ1 のゲート１に印
加される入力信号を減衰させないために、信号を導く第
１のトランジスタＴ1 のゲート電極への第２または制御
トランジスタＴ2 のゲート電極の結合は高抵抗で行われ
得る。回路装置の変形例として集積の際に事情によって
は調節電圧または信号トランジスタＴ1 のドレイン電圧
からの電流源の給電も考えられる（接続ピンの節減）。
加される入力信号を減衰させないために、信号を導く第
１のトランジスタＴ1 のゲート電極への第２または制御
トランジスタＴ2 のゲート電極の結合は高抵抗で行われ
得る。回路装置の変形例として集積の際に事情によって
は調節電圧または信号トランジスタＴ1 のドレイン電圧
からの電流源の給電も考えられる（接続ピンの節減）。
【００２０】さらに、等しいチップ上により多くの信号
トランジスタＴ1 を集積する際にこれらが共通に単一の
制御トランジスタＴ2 により作動することは好ましい。
トランジスタＴ1 を集積する際にこれらが共通に単一の
制御トランジスタＴ2 により作動することは好ましい。
【００２１】図１ないし図６中で信号入力端は参照符号
１を、また信号出力端は参照符号２を付されている。Ｕ
R はそれぞれ調節電圧を、ＵV は供給電圧を、またＵB
は作動電圧を意味する。
１を、また信号出力端は参照符号２を付されている。Ｕ
R はそれぞれ調節電圧を、ＵV は供給電圧を、またＵB
は作動電圧を意味する。
【００２２】図３には実施例として、ＭＯＳ技術および
第２の電界効果または制御トランジスタＴ2 のドレイン
電極と第１のゲート電極Ｇ1 との間のオーム電圧分割器
による本発明による回路装置の実現が示されている。
第２の電界効果または制御トランジスタＴ2 のドレイン
電極と第１のゲート電極Ｇ1 との間のオーム電圧分割器
による本発明による回路装置の実現が示されている。
【００２３】図４には制御トランジスタまたは第２の電
界効果トランジスタＴ2 の第１のゲート電極Ｇ1 とドレ
イン電極Ｄとの間の電圧差し引きを有するＭＯＳ技術で
の回路装置の別の実現可能性が示されている。
界効果トランジスタＴ2 の第１のゲート電極Ｇ1 とドレ
イン電極Ｄとの間の電圧差し引きを有するＭＯＳ技術で
の回路装置の別の実現可能性が示されている。
【００２４】図５にはＭＥＳ技術および両トランジスタ
Ｔ1 およびＴ2 の自己伝導性の特性の際の負の補助電圧
ＵH での本発明による回路装置の実現例が示されてい
る。
Ｔ1 およびＴ2 の自己伝導性の特性の際の負の補助電圧
ＵH での本発明による回路装置の実現例が示されてい
る。
【００２５】図６に外部回路なしで示されている回路装
置では電流源がバイポーラトランジスタにより実現され
ている。さらに、ここではフィードバックが非線形抵抗
の使用のもとに、詳細には別のバイポーラトランジスタ
により行われる。
置では電流源がバイポーラトランジスタにより実現され
ている。さらに、ここではフィードバックが非線形抵抗
の使用のもとに、詳細には別のバイポーラトランジスタ
により行われる。
【図１】回路装置の原理図。
【図２】従来の回路装置。
【図３】本発明による回路装置の実施例。
【図４】本発明による回路装置の実施例。
【図５】本発明による回路装置の実施例。
【図６】本発明による回路装置の実施例。
Ｔ1 第１の電界効果トランジスタ Ｔ2 第２の電界効果トランジスタ Ｇ1 、Ｇ2 ゲート電極
Claims (8)
- 【請求項１】 少なくとも２つのゲート電極を有し、第
１のゲート電極が信号入力端を、また第２のゲート電極
が直流電圧制御入力端を形成している電界効果トランジ
スタの増幅率の電圧制御のための集積された回路装置に
おいて、 電界効果トランジスタ（Ｔ1 ）の第１のゲート電極（Ｇ
1 ）における電圧をその第２のゲート電極（Ｇ2 ）にお
ける可変電圧に関係して設定し、その際にソース電位が
不変にとどまる集積された制御回路装置（Ｔ2 ）を含ん
でいることを特徴とする電界効果トランジスタの電圧制
御のための集積された回路装置。 - 【請求項２】 電界効果トランジスタ（Ｔ1 ）のソース
端子が接地電位にあることを特徴とする請求項１記載の
回路装置。 - 【請求項３】 集積された回路装置が、第２の電界効果
トランジスタ（Ｔ2）に与えられた調節経過が第１の電
界効果トランジスタ（Ｔ1 ）に伝達可能であるように、
同じく少なくとも２つのゲート電極（Ｇ1 、Ｇ2 ）なら
びに電流取得における減少係数を除いて第１の電界効果
トランジスタ（Ｔ1 ）と等しい電気的特性を有する第２
の電界効果トランジスタ（Ｔ2 ）を含んでいることを特
徴とする請求項１または２記載の回路装置。 - 【請求項４】 第２の電界効果トランジスタ（Ｔ2 ）の
ソース、第１のゲートおよび第２のゲート電極がそれぞ
れ第１の電界効果トランジスタ（Ｔ1 ）の相応の電極と
直流電圧的に結合されており、制御回路装置の第２の電
界効果トランジスタ（Ｔ2 ）にそのドレイン電極におい
てほぼ一定の直流電流が与えられており、また生ずるド
レイン電圧が第１のゲート電極における必要な電圧の設
定のために相応の電圧分割または電圧差し引きの後に第
１のゲート電極にフィードバックされていることを特徴
とする請求項１ないし３の１つに記載の回路装置。 - 【請求項５】 フィードバックが直接接続または線形ま
たは非線形抵抗による電圧分割により行われることを特
徴とする請求項４記載の回路装置。 - 【請求項６】 第２の電界効果トランジスタ（Ｔ2 ）
が、第１の電界効果トランジスタ（Ｔ1 ）と等しいゲー
ト長さにおいて、両トランジスタのゲート幅の比で特定
の係数だけ第１の電界効果トランジスタ（Ｔ1 ）よりも
小さく構成されており、従って第２の電界効果トランジ
スタ（Ｔ2 ）に与えられる電流が相応に第１の電界効果
トランジスタ（Ｔ1 ）におけるそれよりも小さくされて
いることを特徴とする請求項１ないし５の１つに記載の
回路装置。 - 【請求項７】 第１および第２の電界効果トランジスタ
（Ｔ1 ；Ｔ2 ）が等しい製造プロセスでモノリシックに
集積されていることを特徴とする請求項１ないし６の１
つに記載の回路装置。 - 【請求項８】 半導体チップ上に集積された複数の第１
の電界効果トランジスタ（Ｔ1 ）が制御回路装置の第２
の電界効果トランジスタ（Ｔ2 ）と共に作動させられて
いることを特徴とする請求項７記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4205198 | 1992-02-20 | ||
| DE4205198.3 | 1992-02-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661765A true JPH0661765A (ja) | 1994-03-04 |
| JP3334930B2 JP3334930B2 (ja) | 2002-10-15 |
Family
ID=6452191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05135193A Expired - Lifetime JP3334930B2 (ja) | 1992-02-20 | 1993-02-17 | 電界効果トランジスタの増幅率の電圧制御のための回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5337019A (ja) |
| EP (1) | EP0556644B1 (ja) |
| JP (1) | JP3334930B2 (ja) |
| DE (1) | DE59308485D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043540A (ja) * | 2005-08-04 | 2007-02-15 | Alps Electric Co Ltd | バイアス電圧設定機構を備えた増幅回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09260957A (ja) * | 1996-01-18 | 1997-10-03 | Fujitsu Ltd | 半導体増幅回路 |
| US6452645B1 (en) | 1997-09-29 | 2002-09-17 | Infineon Technologies Ag | Multiple preliminary stage circuit for television tuner |
| JP3895532B2 (ja) * | 2000-09-11 | 2007-03-22 | 株式会社ルネサステクノロジ | 高周波電力増幅装置及び無線通信機 |
| DE10123395A1 (de) | 2001-05-14 | 2002-11-28 | Infineon Technologies Ag | Schaltungsanordnung mit kaskadierten Feldeffekttransistoren |
| DE10261388B4 (de) * | 2002-12-30 | 2012-03-01 | Infineon Technologies Ag | Schaltung zur Arbeitspunkteinstellung von Mehrfach-Gate-Feldeffekttransistoren |
| US20050152007A1 (en) * | 2004-01-09 | 2005-07-14 | Cunnagin Stephen K. | Scanner and method for scanning an image or images |
| GB201600468D0 (en) * | 2016-01-11 | 2016-02-24 | Paradigm Flow Services Ltd | Fluid discharge apparatus and method of use |
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| Publication number | Publication date |
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| JP3334930B2 (ja) | 2002-10-15 |
| EP0556644B1 (de) | 1998-05-06 |
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