JP2022112304A - Mmic増幅器 - Google Patents
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Abstract
【課題】利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したMMIC増幅器を実現する。【解決手段】MMIC増幅器は、FETと、FETのゲートと接地の間に配置された抵抗と、FETのドレインと電源電圧の間に配置され、FETのドレインに係る電圧を電源電圧から低下させるドレインバイアスと、FETのソースと接地の間に配置された第1ダイオードとを含む第1増幅回路を含む。【選択図】 図2
Description
本発明は、利得の温度変動を抑制するMonolithic Microwave Integrated Circuit(MMIC)増幅器に関する。
図5は、本発明で参照するMMIC増幅器の構成の一例を示す回路図である。MMIC増幅器190は、Field Effect Transistor(FET;電界効果トランジスタ)が2段構成(FET1、FET2)のMMIC増幅器である。
FET1及びFET2はそれぞれ自己バイアス回路で動作する。即ち、各FETのゲート(G)とソース(S)に逆極性の電圧VGS(VGS<0V)を印加するために、ソース(S)と接地(GND)間に抵抗RS1、RS2が配置され、ゲート(G)とGND間に抵抗RG1、RG2が配置されている。抵抗RS1、RS2、及びドレイン(D)と正の電源電圧VDD間に配置された抵抗RD1、RD2(以下、「ドレインバイアス抵抗」とも称す)により、正の電源電圧VDDによってFET1及びFET2の動作点(VGS,VDS,IDS)が設定される。ここで、電圧VDSはFETのドレイン(D)とソース(S)間の電圧、電流IDSはFETのドレイン(D)とソース(S)間の電流である。図5の回路は、FET1及びFET2の温度に対する利得の変動を補償する回路を有していない。
図6は、MMIC増幅器190を3段(MMIC増幅器191、192、193)使用した装置の構成の一例を示すブロック図である。又、図7は、MMIC増幅器190を3段使用した装置における各素子の利得対温度特性を模式的に示す図である。ここで、MMIC増幅器191、192、193それぞれの温度に対する利得の温度特性は、常温に対して低温で増加し、高温で減少する(図7の(a))。ここで、MMIC増幅器191、192、193の素子で利得の温度変動を制御できないため、装置300で温度変動を補償する必要がある。そこで、図6に示した装置300では、減衰器又は利得可変増幅器200を別素子として含む。減衰器又は利得可変増幅器200の利得の温度特性を図7の(b)のように設定することによって、MMIC増幅器191、192、193の利得の変動を相殺し、装置300で利得の温度の変動が抑制される(図7の(c))。このように装置300で利得の温度に対する変動の抑制を実現するためには、専用の素子である減衰器又は利得可変増幅器200が必要である。図8は、装置300における減衰器又は利得可変増幅器200とその駆動回路の一例を示す回路図である。図8に示すように、減衰器又は利得可変増幅器200を駆動する駆動回路は、例えば、抵抗R1、R2、R3、及び温度変動に対して抵抗値が変化する感温素子Z1を必要とする。このように、装置300の部品点数が増加し、その結果、回路規模も大型化し、消費電力も増加する。
部品点数を抑制してFET増幅器の利得の温度変動を抑制する技術の一例が、特許文献1に開示されている。特許文献1のFET増幅器では、ドレインバイアス抵抗の代わりに、FETのドレイン電極と正電圧供給端子との間に複数のシリコンダイオードが挿入される。上記構成の結果、特許文献1のFET増幅器では、シリコンダイオードの順方向電圧の温度変動を利用して、FETのドレイン電圧及びドレイン電流を可変にすることにより、FETの利得の温度変動を抑制する。
1つのMMICでFET増幅器の利得の温度変動を抑制する技術の一例が、特許文献2に開示されている。特許文献2のMMICは、GaAs-FETを用いたLNA(Low Noise Amplifier)にオン/オフ機能を持たせたMMICである。MMICは、LNA回路と、オンオフ回路と、バイアス供給回路とを含む。LNA回路は、トランジスタQ1を含む。オンオフ回路は、トランジスタQ2、ダイオードD1を含み、LNA回路のトランジスタQ1をオン/オフ制御する。バイアス供給回路は、トランジスタQ3と、ダイオードD2とを含み、LNA回路のトランジスタQ1にゲート電圧を供給する。トランジスタQ3には、GaAs-FETが用いられる。トランジスタQ1の温度補償用として、これと同じしきい値電圧Vthを持つトランジスタが選定される。ダイオードD2には、ダイオードD1の温度補償用として、これと同じ大きさを持つダイオードが選定される。上記構成の結果、特許文献2のMMICでは、温度特性が改善される。
特許文献1のFET増幅器では、利得の温度変動を抑制するために複数のシリコンダイオードが必要なので、部品点数の抑制が不十分であるという問題があった。
又、特許文献2のMMICでは、利得の温度変動を抑制するために回路規模が大型化し、消費電力も増加するという問題があった。
本発明は、上記の課題に鑑みてなされたもので、利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したMMIC増幅器を実現することを主たる目的とする。
本発明の一態様において、MMIC増幅器は、FETと、FETのゲートと接地の間に配置された抵抗と、FETのドレインと電源電圧の間に配置され、FETのドレインに係る電圧を電源電圧から低下させるドレインバイアス手段と、FETのソースと接地の間に配置された第1ダイオードとを含む第1増幅回路を含む。
本発明によれば、利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したMMIC増幅器を実現できるという効果がある。
以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、すべての図面において、同等の構成要素には同じ符号を付し、適宜説明を省略する。
(第1実施形態)
本発明の各実施形態の基本である、本発明の第1実施形態について説明する。
(第1実施形態)
本発明の各実施形態の基本である、本発明の第1実施形態について説明する。
本実施形態における構成について説明する。
図1は、本発明の第1実施形態におけるMMIC増幅器の構成の一例を示す回路図である。
MMIC増幅器100は、第1増幅回路110を含む。
第1増幅回路110は、FET1と、抵抗RG1と、ドレインバイアス手段130と、ダイオードD1(第1ダイオードの一例)とを含む。
抵抗RG1は、FET1のゲート(G)と接地(GND)間に配置される。
ドレインバイアス手段130は、FET1のドレイン(D)と電源電圧VDD間に配置される。ドレインバイアス手段130は、FET1のドレイン(D)とGND間に掛かる電圧VDを電源電圧VDDから低下させる。ドレインバイアス手段130は、例えば、抵抗である。
ダイオードD1は、FET1のソース(S)と接地(GND)間に配置される。
本実施形態における動作について説明する。
MMIC増幅器100は、ダイオードD1の順方向における電流対電圧特性の温度特性を利用して、FET1のゲート(G)とソース(S)間の電圧VGSを可変にすることによって、FET1の利得の温度変動を抑制する。
ここで、ダイオードD1では、ある順方向電流IFについて、高温時の電圧VF(hot)は常温時の電圧VF(amb)に比べて減少する(後述する図3参照)。一方、ある順方向電流IFについて、低温時の電圧VF(cold)は常温時の電圧VF(amb)に比べて増大する。即ち、ある順方向電流IFについて、VF(hot)<VF(amb)<VF(cold)の関係になる。本大小関係は、ダイオードD1の温度及び順方向電流IFの組の所定の範囲内において成り立つ。
又、ダイオードD1では、FET1のソース(S)とGND間の電圧VSは、VS=VFである。又、ゲート(G)とGND間の電圧VGは、抵抗RG1(高抵抗値)を介してGNDに繋がっており、ゲートに流れる電流IG=0であるため電圧VG=0である。従って、FET1のゲート(G)とソース(S)間の電圧VGSは、VGS=VG-VS=-VFである。ここで、電圧VSはソース(S)とGND間の電圧である。更に、高温時、常温時、低温時の各温度における電圧VGSは、
VGS(hot)=-VF(hot)
VGS(amb)=-VF(amb)
VGS(cold)=-VF(cold)であり、
VGS(hot)>VGS(amb)>VGS(cold)の関係になる。本大小関係は、ダイオードD1の温度及び電流IFの組の所定の範囲にFET1の動作点(VGS=-VF,VDS=VDD-RD1IDS-VF,IDS=IF)の範囲を対応付け可能であれば、その動作点の範囲において成り立つ。ここで、電圧VDSはFET1のドレイン(D)とソース(S)間の電圧、電流IDSはFET1のドレイン(D)とソース(S)間の電流である。
VGS(hot)=-VF(hot)
VGS(amb)=-VF(amb)
VGS(cold)=-VF(cold)であり、
VGS(hot)>VGS(amb)>VGS(cold)の関係になる。本大小関係は、ダイオードD1の温度及び電流IFの組の所定の範囲にFET1の動作点(VGS=-VF,VDS=VDD-RD1IDS-VF,IDS=IF)の範囲を対応付け可能であれば、その動作点の範囲において成り立つ。ここで、電圧VDSはFET1のドレイン(D)とソース(S)間の電圧、電流IDSはFET1のドレイン(D)とソース(S)間の電流である。
つまり、高温時の電圧VGSは、常温時に比べて高くなり、ドレイン(D)-ソース(S)間の電流IDSを増加させ、利得を増加させる方向に働く。一方、低温時の電圧VGSは、常温時に比べて低くなり、電流IDSを減少させ、利得を減少させる方向に働く。従って、FET1における利得の温度変動が抑制される。
以上説明したように、本実施形態のMMIC増幅器100では、FET1において、ソース(S)とGND間にダイオードD1が配置される。そして、ダイオードD1の順方向電流対順方向電圧の温度特性を利用してFET1の電圧VGSを可変にすることによって利得の温度変動が各FETについて抑制される。そして、MMIC増幅器100は、RF信号の増幅に必要な素子(FET1等)及び利得の温度変動の抑制する素子(ダイオードD1等)を内蔵している。又、MMIC増幅器100は、利得の温度変動の抑制する機能を有しないMMIC(例えば、MMIC190)のソース(S)とGND間の抵抗RS1をダイオードD1に置き換えることによって実現される。従って、本実施形態のMMIC増幅器100には、利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したMMIC増幅器を実現できるという効果がある。
尚、本実施形態のMMIC増幅器100では、第1増幅回路110は、ドレインバイアス手段130としてFET1のドレイン(D)と電源電圧VDD間にダイオードD3(第2ダイオードの一例)を含んでもよい(後述する図4及び第3実施形態を参照)。そして、MMIC増幅器100は、ダイオードD3の順方向における電流対電圧特性の温度特性を利用してFET1のドレイン(D)とソース(S)間の電圧VDSを可変にすることによって、FET1の利得の温度変動を抑制する。この場合には、本実施形態のMMIC増幅器100には、ダイオードD1に加えてダイオードD3も利得の温度変動を抑制するので、利得の補償量をより大きくすることができるという効果がある。
又、本実施形態のMMIC増幅器100では、第1増幅回路110は、キャパシタC1(第1キャパシタの一例)と、キャパシタC2(第2キャパシタの一例)とを更に含んでもよい(後述する図2及び第2実施形態を参照)。キャパシタC1は、外部から入力された信号をACカップリングしてFET1のゲート(G)へ出力する。キャパシタC2は、FET1のドレイン(D)から出力された信号をACカップリングして外部へ出力する。この場合には、本実施形態のMMIC増幅器100には、入力信号の直流成分を除去できるという効果がある。
又、本実施形態のMMIC増幅器100では、第1増幅回路110は、入力整合回路IMC1(第1入力整合回路の一例)と、出力整合回路OMC1(第1出力整合回路の一例)とを更に含んでもよい(後述する図2及び第2実施形態を参照)。入力整合回路IMC1は、ACカップリングされた外部から入力された信号についてインピーダンス整合を行う。出力整合回路OMC1は、FET1のドレイン(D)から出力された信号についてインピーダンス整合を行う。この場合には、本実施形態のMMIC増幅器100には、入力信号及び出力信号のインピーダンスを整合できるという効果がある。
又、本実施形態のMMIC増幅器100は、第1増幅回路110(115)と同じ構成を有する第2増幅回路125を更に含んでもよい(後述する図2及び第2実施形態を参照)。そして、第1増幅回路115のキャパシタC2と第2増幅回路125のキャパシタC1が1つのキャパシタに集約された上で、第1増幅回路115と第2増幅回路125が直列に接続される。この場合には、本実施形態のMMIC増幅器100には、増幅時の利得を大きくできるという効果がある。
(第2実施形態)
本発明の第1実施形態を基本とする、本発明の第2実施形態について説明する。
(第2実施形態)
本発明の第1実施形態を基本とする、本発明の第2実施形態について説明する。
本実施形態における構成について説明する。
図2は、本発明の第2実施形態におけるMMIC増幅器の構成の一例を示す回路図である。
本実施形態におけるMMIC増幅器105は、入力したRF信号を増幅して、増幅したRF信号を出力するMMICである。MMIC増幅器105は、入力側に、FET1と、ソース(S)とGND間のダイオードD1と、ゲート(G)とGND間の抵抗RG1と、ソース(S)とGND間のキャパシタCS1と、電源電圧VDDとドレイン(D)間の抵抗RD1(ドレインバイアス手段の一例)とを含む。又、MMIC増幅器105は、出力側に、FET2と、ソース(S)とGND間のダイオードD2と、ゲート(G)とGND間の抵抗RG2と、ソース(S)とGND間のキャパシタCS2と、電源電圧VDDとドレイン(D)間の抵抗RD2(ドレインバイアス手段の一例)とを含む。又、RF信号入力端子とFET1のゲート(G)の間には、直列に接続された、キャパシタC1と、入力整合回路IMC1とを含む。又、FET2のドレイン(D)とRF信号出力端子の間には、直列に接続された、出力整合回路OMC2と、キャパシタC3とを含む。又、FET1のドレイン(D)とFET2のゲート(G)の間には、直列に接続された、出力整合回路OMC1と、キャパシタC2と、入力整合回路IMC2とを含む。即ち、前述した本発明で参照するMMIC増幅器190において、FET1のソース(S)とGNDの間の抵抗RS1の代わりにダイオードD1が配置される。同様にFET2においても抵抗RS2の代わりにダイオードD2が配置される。図2では、ソース(S)とGND間にダイオードが1個配置された構成を例示したが、実際には所望の電圧VGSに近い値を得るためにダイオードを直列に複数個配置してもよい。
直列に接続された、キャパシタC1及び入力整合回路IMC1は、RF信号入力についてAC(alternating current)カップリング及びインピーダンス整合を行う。
直列に接続された、出力整合回路OMC2と及びキャパシタC3は、RF信号出力についてACカップリング及びインピーダンス整合を行う。
直列に接続された、出力整合回路OMC1、キャパシタC2、及び入力整合回路IMC2は、FET1で増幅されたRF信号について、MMIC増幅器105の入力段のFET1のドレイン(D)と出力段のFET2のゲート(G)間の、ACカップリング及びインピーダンス整合を行う。
本実施形態における動作について説明する。
図3は、本発明の第2実施形態におけるMMIC増幅器に含まれるダイオード(D1及びD2)の順方向電流(IF)対順方向電圧(VF)の温度特性を示すグラフである。図3に示すように、ある順方向電流IFについて、高温時の電圧VF(hot)は常温時の電圧VF(amb)に比べて減少する。一方、ある順方向電流IFについて、低温時の電圧VF(cold)は常温時の電圧VF(amb)に比べて増大する。即ち、ある順方向電流IFについて、VF(hot)<VF(amb)<VF(cold)の関係になる。
又、図2を参照すると、FET1、FET2のソース(S)とGND間の電圧VSは、VS=VFである。又、ゲート(G)とGND間の電圧VGは、抵抗RG1、RG2(高抵抗値)を介してGNDに繋がっており、ゲートに流れる電流IG=0であるため電圧VG=0である。従って、FET1、FET2のゲート(G)とソース(S)間の電圧VGSは、VGS=VG-VS=-VFである。ここで、電圧VSはソース(S)とGND間の電圧である。更に、高温時、常温時、低温時の各温度における電圧VGSは、
VGS(hot)=-VF(hot)
VGS(amb)=-VF(amb)
VGS(cold)=-VF(cold)であり、
VGS(hot)>VGS(amb)>VGS(cold)の関係になる。
VGS(hot)=-VF(hot)
VGS(amb)=-VF(amb)
VGS(cold)=-VF(cold)であり、
VGS(hot)>VGS(amb)>VGS(cold)の関係になる。
つまり、高温時の電圧VGSは、常温時に比べて高くなり、ドレイン(D)-ソース(S)間の電流IDSを増加させ、利得を増加させる方向に働く。一方、低温時の電圧VGSは、常温時に比べて低くなり、電流IDSを減少させ、利得を減少させる方向に働く。従って、FET1、FET2それぞれにおける利得の温度変動が抑制される。
以上説明したように、本実施形態のMMIC増幅器105では、FET1及びFET2において、ソース(S)とGND間にそれぞれダイオードD1、D2が配置される。そして、ダイオードD1、D2の順方向電流対順方向電圧の温度特性を利用してFET1、FET2の電圧VGSを可変にすることによって利得の温度変動が各FETについて抑制される。そして、MMIC増幅器105は、RF信号の増幅に必要な素子(FET1、FET2等)及び利得の温度変動の抑制する素子(ダイオードD1、D2等)を内蔵している。又、MMIC増幅器105は、利得の温度変動の抑制する機能を有しないMMIC(例えば、MMIC190)のソース(S)とGND間の抵抗RS1、RS2をダイオードD1、D2に置き換えることによって実現される。従って、本実施形態のMMIC増幅器105には、利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したMMIC増幅器を実現できるという効果がある。
(第3実施形態)
本発明の第2実施形態を基本とする、本発明の第3実施形態について説明する。本実施形態では、第2実施形態におけるドレインバイアス手段130としてダイオードが配置される。
(第3実施形態)
本発明の第2実施形態を基本とする、本発明の第3実施形態について説明する。本実施形態では、第2実施形態におけるドレインバイアス手段130としてダイオードが配置される。
本実施形態における構成について説明する。
図4は、本発明の第3実施形態におけるMMIC増幅器の構成の一例を示す回路図である。本実施形態におけるMMIC増幅器106では、図2に示した第2実施形態におけるMMIC増幅器105の構成において、ドレインバイアス手段130として、抵抗RD1、RD2の代わりにダイオードD3、D4(第2ダイオードの一例)が配置される。図4では、電源電圧VDDとドレイン(D)間にダイオードを1個配置した構成を例示したが、実際には所望の電圧VDSに近い値を得るためにダイオードを直列に複数個配置してもよい。
本実施形態におけるその他の構成は、第2実施形態と同じである。
本実施形態における動作について説明する。
ダイオードD1の順方向電圧をVF1、ダイオードD3の順方向電圧をVF3とすると、FET1のドレイン(D)-ソース(S)間の電圧VDSは次式で表される。
VDS=VDD-VF1-VF3
第2実施形態と同様に、電圧VF1、VF3の温度特性から、高温時、常温時、低温時における電圧VDSは、VDS(hot)>VDS(amb)>VDS(cold)の関係になる。
VDS=VDD-VF1-VF3
第2実施形態と同様に、電圧VF1、VF3の温度特性から、高温時、常温時、低温時における電圧VDSは、VDS(hot)>VDS(amb)>VDS(cold)の関係になる。
つまり、高温時の電圧VDSは、常温時に比べて高くなり、ドレイン(D)-ソース(S)間の電流IDSを増加させ、利得を増加させる方向に働く。一方、低温時の電圧VDSは、常温時に比べて低くなり、電流IDSを減少させ、利得を減少させる方向に働く。
FET2についてもFET1と同様である。従って、FET1、FET2それぞれにおける利得の温度変動が抑制される。
本実施形態におけるその他の動作は、第2実施形態と同じである。
以上説明したように、本実施形態のMMIC増幅器106では、第2実施形態における構成において更に、FET1及びFET2において、電源電圧VDDとドレイン(D)間にそれぞれダイオードD3、D4が配置される。そして、ダイオードD1、D2、D3、D4の順方向電流対順方向電圧の温度特性を利用してFET1、FET2の電圧VGS及びVDSを可変にすることによって利得の温度変動が各FETについて抑制される。そして、MMIC増幅器106は、RF信号の増幅に必要な素子(FET1、FET2等)及び利得の温度変動の抑制する素子(ダイオードD1、D2、D3、D4等)を内蔵している。又、MMIC増幅器106は、利得の温度変動の抑制する機能を有しないMMIC(例えば、MMIC190)の、ソース(S)とGND間の抵抗RS1、RS2をダイオードD1、D2に置き換え、ドレイン(D)とGND間の抵抗RD1、RD2をダイオードD3、D4に置き換えることによって実現される。従って、本実施形態のMMIC増幅器106には、利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したMMIC増幅器を実現できるという効果がある。更に、本実施形態のMMIC増幅器106には、ダイオードD1、D2に加えてダイオードD3、D4も利得の温度変動を抑制するので、第2実施形態よりも利得の補償量を大きくすることができるという効果がある。
尚、第2実施形態及び第3実施形態では、FET2段(FET1、FET2)構成のMMIC増幅器について説明した。しかしながら、本発明はFET1段毎に利得の温度変動を抑制する機能を有しているので、より多段のFET構成に対しても適用できる。
以上、本発明を、上述した各実施形態およびその変形例によって例示的に説明した。しかしながら、本発明の技術的範囲は、上述した各実施形態およびその変形例に記載した範囲に限定されない。当業者には、係る実施形態に対して多様な変更又は改良を加えることが可能であることは明らかである。そのような場合、係る変更又は改良を加えた新たな実施形態も、本発明の技術的範囲に含まれ得る。そしてこのことは、特許請求の範囲に記載した事項から明らかである。
本発明は、マイクロ波通信用増幅器及びマイクロ波通信用増幅器を用いた通信機器に利用できる。
100、105、106 MMIC増幅器
110、115 第1増幅回路
125 第2増幅回路
130 ドレインバイアス手段
190、191、192、193 MMIC増幅器
200 減算器又は利得可変増幅器
300 装置
110、115 第1増幅回路
125 第2増幅回路
130 ドレインバイアス手段
190、191、192、193 MMIC増幅器
200 減算器又は利得可変増幅器
300 装置
Claims (5)
- FETと、
前記FETのゲートと接地の間に配置された抵抗と、
前記FETのドレインと電源電圧の間に配置され、前記FETのドレインに係る電圧を前記電源電圧から低下させるドレインバイアス手段と、
前記FETのソースと接地の間に配置された第1ダイオードと
を含む第1増幅回路を備えた
MMIC増幅器。 - 前記ドレインバイアス手段は第2ダイオードである
請求項1に記載のMMIC増幅器。 - 前記第1増幅回路は、
外部から入力された信号をACカップリングして前記FETのゲートへ出力する第1キャパシタと、
前記FETのドレインから出力された信号をACカップリングして外部へ出力する第2キャパシタと
を更に含む請求項1又は2に記載のMMIC増幅器。 - 前記第1増幅回路は、
ACカップリングされた外部から入力された信号についてインピーダンス整合を行う第1入力整合回路と、
前記FETのドレインから出力された信号についてインピーダンス整合を行う第1出力整合回路と
を更に含む請求項3に記載のMMIC増幅器。 - 前記第1増幅回路と同じ構成を有する第2増幅回路を更に備え、
前記第1増幅回路の前記第2キャパシタと前記第2増幅回路の前記第1キャパシタが集約された上で、前記第1増幅回路と前記第2増幅回路が直列に接続された
請求項3又は4に記載のMMIC増幅器。
Priority Applications (1)
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JP2021008077A JP2022112304A (ja) | 2021-01-21 | 2021-01-21 | Mmic増幅器 |
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2021
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