JPH0660668A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0660668A JPH0660668A JP4214096A JP21409692A JPH0660668A JP H0660668 A JPH0660668 A JP H0660668A JP 4214096 A JP4214096 A JP 4214096A JP 21409692 A JP21409692 A JP 21409692A JP H0660668 A JPH0660668 A JP H0660668A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- program
- microcomputer
- sram
- diagnosis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Static Random-Access Memory (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】自己診断用の起動プログラムをＲＡＭに初期設
定させることが可能になり、メインプログラムをＲＯＭ
容量の最大サイズまで格納し得るマイクロコンピュータ
を提供する。 【構成】電源電圧印加直後の初期設定を初期値設定用プ
ログラムの実行を介することなく自動的に行うことが可
能なＲＡＭセルを有するＲＡＭ２と、このＲＡＭと同一
半導体基板上に形成され、このＲＡＭの読み出し／書込
み制御を行うＣＰＵ３とを具備することを特徴とする。
定させることが可能になり、メインプログラムをＲＯＭ
容量の最大サイズまで格納し得るマイクロコンピュータ
を提供する。 【構成】電源電圧印加直後の初期設定を初期値設定用プ
ログラムの実行を介することなく自動的に行うことが可
能なＲＡＭセルを有するＲＡＭ２と、このＲＡＭと同一
半導体基板上に形成され、このＲＡＭの読み出し／書込
み制御を行うＣＰＵ３とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に係り、特に随時読み出し書込みメモリ（ＲＡＭ）を内
蔵したシングルチップマイクロコンピュータに関する。
に係り、特に随時読み出し書込みメモリ（ＲＡＭ）を内
蔵したシングルチップマイクロコンピュータに関する。
【０００２】
【従来の技術】従来のＲＡＭ、特にスタティックＲＡＭ
（ＳＲＡＭ）は、電源投入時点において、ＳＲＡＭセル
のデータ記憶内容は不定（“１”か“０”のどちらかに
は決まるが、どちらになるかはユーザーの任意ではな
い。）である。
（ＳＲＡＭ）は、電源投入時点において、ＳＲＡＭセル
のデータ記憶内容は不定（“１”か“０”のどちらかに
は決まるが、どちらになるかはユーザーの任意ではな
い。）である。
【０００３】そこで、ＳＲＡＭの使用に際して記憶デー
タの初期設定を行う場合には、全てのＳＲＡＭセルに所
望の記憶データを書き込む操作を必要とするので、ＳＲ
ＡＭの用途が大きく制限されることになる。
タの初期設定を行う場合には、全てのＳＲＡＭセルに所
望の記憶データを書き込む操作を必要とするので、ＳＲ
ＡＭの用途が大きく制限されることになる。
【０００４】このことから、従来のＳＲＡＭ内蔵のシン
グルチップマイクロコンピュータでは、ＳＲＡＭにプロ
グラムなどの固定データを格納することはなく、ＳＲＡ
Ｍに記憶させるのはデータやアドレスに限られていた。
グルチップマイクロコンピュータでは、ＳＲＡＭにプロ
グラムなどの固定データを格納することはなく、ＳＲＡ
Ｍに記憶させるのはデータやアドレスに限られていた。
【０００５】従って、マイクロコンピュータの電源電圧
印加直後の自己診断用の起動プログラムなどを実行させ
る場合、その起動プログラムはメイン処理用のメインプ
ログラムと同様に、内蔵（または外付け）の読み出し専
用メモリ（ＲＯＭ）に格納する必要があった。図７は、
従来のシングルチップマイクロコンピュータにおけるメ
モリマップを示している。
印加直後の自己診断用の起動プログラムなどを実行させ
る場合、その起動プログラムはメイン処理用のメインプ
ログラムと同様に、内蔵（または外付け）の読み出し専
用メモリ（ＲＯＭ）に格納する必要があった。図７は、
従来のシングルチップマイクロコンピュータにおけるメ
モリマップを示している。
【０００６】ＲＯＭ領域１０は、起動プログラム領域１
１とメインプログラム領域１２とに区分されており、メ
インプログラムの最大許容サイズは、ＲＯＭ領域１０の
一部の領域１２に限定される。上記起動プログラムの実
行終了に起動プログラムが不要となっても、ＲＯＭ領域
１０の一部の領域１１を起動プログラムが占有したまま
となる。ＳＲＡＭ領域２０は、全てがデータ記憶領域と
して用いられる。
１とメインプログラム領域１２とに区分されており、メ
インプログラムの最大許容サイズは、ＲＯＭ領域１０の
一部の領域１２に限定される。上記起動プログラムの実
行終了に起動プログラムが不要となっても、ＲＯＭ領域
１０の一部の領域１１を起動プログラムが占有したまま
となる。ＳＲＡＭ領域２０は、全てがデータ記憶領域と
して用いられる。
【０００７】
【発明が解決しようとする課題】上記したように従来の
ＳＲＡＭ内蔵のマイクロコンピュータは、自己診断用の
起動プログラムをＲＯＭに格納する必要があったので、
メインプログラムの最大許容サイズがＲＯＭの容量のう
ちの起動プログラムの占有部分を除いた領域に限定され
るという問題があった。
ＳＲＡＭ内蔵のマイクロコンピュータは、自己診断用の
起動プログラムをＲＯＭに格納する必要があったので、
メインプログラムの最大許容サイズがＲＯＭの容量のう
ちの起動プログラムの占有部分を除いた領域に限定され
るという問題があった。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、自己診断用の起動プログラムをＲＡＭに初期
設定させることができ、メインプログラムをＲＯＭ容量
の最大サイズまで格納し得るマイクロコンピュータを提
供することを目的とする。
たもので、自己診断用の起動プログラムをＲＡＭに初期
設定させることができ、メインプログラムをＲＯＭ容量
の最大サイズまで格納し得るマイクロコンピュータを提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、電源電圧印加直後の初期設定を初期値設定用
プログラムの実行を介することなく自動的に行うことが
可能なＲＡＭセルを有するＲＡＭと、このＲＡＭと同一
半導体基板上に形成され、このＲＡＭの読み出し／書込
み制御を行うＣＰＵとを具備することを特徴とする。
ュータは、電源電圧印加直後の初期設定を初期値設定用
プログラムの実行を介することなく自動的に行うことが
可能なＲＡＭセルを有するＲＡＭと、このＲＡＭと同一
半導体基板上に形成され、このＲＡＭの読み出し／書込
み制御を行うＣＰＵとを具備することを特徴とする。
【００１０】
【作用】マイクロコンピュータの内蔵ＲＡＭに自己診断
用の起動プログラムを初期設定させ、電源電圧印加後に
ＣＰＵが自己診断用の起動プログラムを実行し、ハード
ウェア機能の自己診断を行うことが可能になる。そこ
で、自己診断の終了後は、起動プログラムに占有されて
いたＲＡＭ領域を通常のデータ記憶領域として開放し、
通常動作状態に遷移することが可能になる。
用の起動プログラムを初期設定させ、電源電圧印加後に
ＣＰＵが自己診断用の起動プログラムを実行し、ハード
ウェア機能の自己診断を行うことが可能になる。そこ
で、自己診断の終了後は、起動プログラムに占有されて
いたＲＡＭ領域を通常のデータ記憶領域として開放し、
通常動作状態に遷移することが可能になる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るＳＲＡＭ
内蔵のシングルチップマイクロコンピュータの一部を示
すブロック図である。
に説明する。図１は、本発明の一実施例に係るＳＲＡＭ
内蔵のシングルチップマイクロコンピュータの一部を示
すブロック図である。
【００１２】１はメインプログラム格納用のＲＯＭ、２
はＳＲＡＭである。このＳＲＡＭ２は、電源電圧印加直
後の初期設定を初期値設定用プログラムの実行を介する
ことなく自動的に行うことが可能なＲＡＭセルを有す
る。３は上記ＲＯＭ１およびＳＲＡＭ２と同一半導体基
板上に形成され、これらの読み出し／書込み制御を行う
中央演算処理装置（ＣＰＵ）である。４および５は上記
ＣＰＵ３とＲＯＭ１、ＳＲＡＭ２を接続しているアドレ
スバスおよびデータバスである。
はＳＲＡＭである。このＳＲＡＭ２は、電源電圧印加直
後の初期設定を初期値設定用プログラムの実行を介する
ことなく自動的に行うことが可能なＲＡＭセルを有す
る。３は上記ＲＯＭ１およびＳＲＡＭ２と同一半導体基
板上に形成され、これらの読み出し／書込み制御を行う
中央演算処理装置（ＣＰＵ）である。４および５は上記
ＣＰＵ３とＲＯＭ１、ＳＲＡＭ２を接続しているアドレ
スバスおよびデータバスである。
【００１３】上記マイクロコンピュータにおいては、Ｓ
ＲＡＭ２に自己診断用の起動プログラムを初期設定させ
ることが可能である。そこで、電源電圧印加後に、ＣＰ
Ｕ３により、メインプログラムの実行前に上記自己診断
用の起動プログラムを実行させ、ハードウェア機能の自
己診断を行うことが可能になる。図２は、図１中のＣＰ
Ｕ３の電源電圧印加直後の動作を概略的に示すフローチ
ャートである。電源電圧印加後の第１ステップＳ１にお
いて、ＳＲＡＭ２に初期設定されている自己診断用の起
動プログラムを実行する。
ＲＡＭ２に自己診断用の起動プログラムを初期設定させ
ることが可能である。そこで、電源電圧印加後に、ＣＰ
Ｕ３により、メインプログラムの実行前に上記自己診断
用の起動プログラムを実行させ、ハードウェア機能の自
己診断を行うことが可能になる。図２は、図１中のＣＰ
Ｕ３の電源電圧印加直後の動作を概略的に示すフローチ
ャートである。電源電圧印加後の第１ステップＳ１にお
いて、ＳＲＡＭ２に初期設定されている自己診断用の起
動プログラムを実行する。
【００１４】第２ステップＳ２において、ＳＲＡＭ２に
初期設定されていた起動プログラムをクリアし、この起
動プログラムに占有されていた領域を通常のデータ記憶
領域として開放し、ＳＲＡＭ２を通常動作状態に遷移さ
せる。第３ステップＳ３において、ＲＯＭ１に格納され
ているメインプログラムを実行する。図３は、起動プロ
グラム実行時のメモリマップを示している。
初期設定されていた起動プログラムをクリアし、この起
動プログラムに占有されていた領域を通常のデータ記憶
領域として開放し、ＳＲＡＭ２を通常動作状態に遷移さ
せる。第３ステップＳ３において、ＲＯＭ１に格納され
ているメインプログラムを実行する。図３は、起動プロ
グラム実行時のメモリマップを示している。
【００１５】１０はＲＯＭ領域であり、その全てがメイ
ンプログラム領域として用いられている。２０はＳＲＡ
Ｍ領域であり、その一部が起動プログラム領域２１とし
て用いられ、残りはデータ記憶領域２２となっている。
図４は、メインプログラム実行時のメモリマップを示
す。ＲＯＭ領域１０は、全てがメインプログラム領域と
して用いられており、ＳＲＡＭ領域２０は全てがデータ
記憶領域２２として用いられている。
ンプログラム領域として用いられている。２０はＳＲＡ
Ｍ領域であり、その一部が起動プログラム領域２１とし
て用いられ、残りはデータ記憶領域２２となっている。
図４は、メインプログラム実行時のメモリマップを示
す。ＲＯＭ領域１０は、全てがメインプログラム領域と
して用いられており、ＳＲＡＭ領域２０は全てがデータ
記憶領域２２として用いられている。
【００１６】即ち、メインプログラム領域として、ＲＯ
Ｍ領域１０の全領域を使用可能になっている。また、デ
ータ記憶領域２２として、ＳＲＡＭ領域２０の全領域
（初期状態で起動プログラムの記憶されていた領域２１
を含む。）を使用可能になっている。なお、前記したよ
うに初期設定を自動的に行うことが可能なＳＲＡＭ２と
しては、初期設定が可能なＳＲＡＭセルを用いればよ
い。図５は、初期設定可能なＳＲＡＭセルの一例を示す
回路図である。
Ｍ領域１０の全領域を使用可能になっている。また、デ
ータ記憶領域２２として、ＳＲＡＭ領域２０の全領域
（初期状態で起動プログラムの記憶されていた領域２１
を含む。）を使用可能になっている。なお、前記したよ
うに初期設定を自動的に行うことが可能なＳＲＡＭ２と
しては、初期設定が可能なＳＲＡＭセルを用いればよ
い。図５は、初期設定可能なＳＲＡＭセルの一例を示す
回路図である。
【００１７】このＳＲＡＭセルは、動作特性が互いに異
なるように構成された２個のインバータの入出力ノード
が交差接続されてなるフリップフロップ回路５０および
このフリップフロップ回路の一対の記憶ノード（ＤＮ
１、ＤＮ２）と一対のビット線（ＢＬ、／ＢＬ）との間
にそれぞれ接続され、それぞれのゲートがワード線ＷＬ
に接続されている一対の転送ゲート用トランジスタ（Ｔ
３、Ｔ４）とからなる。この場合、２個のインバータの
動作特性を異ならせる程度として、初期設定できる範囲
内で最小限に抑制することにより、初期設定終了後（電
源投入後）は、通常通りアクセスが可能になり、通常の
ＳＲＡＭとして動作が可能になる。
なるように構成された２個のインバータの入出力ノード
が交差接続されてなるフリップフロップ回路５０および
このフリップフロップ回路の一対の記憶ノード（ＤＮ
１、ＤＮ２）と一対のビット線（ＢＬ、／ＢＬ）との間
にそれぞれ接続され、それぞれのゲートがワード線ＷＬ
に接続されている一対の転送ゲート用トランジスタ（Ｔ
３、Ｔ４）とからなる。この場合、２個のインバータの
動作特性を異ならせる程度として、初期設定できる範囲
内で最小限に抑制することにより、初期設定終了後（電
源投入後）は、通常通りアクセスが可能になり、通常の
ＳＲＡＭとして動作が可能になる。
【００１８】上記２個のインバータの動作特性を異なら
せるために、２個のインバータの各駆動用トランジスタ
（Ｔ１、Ｔ２）を同じサイズで形成し、各負荷素子（Ｒ
１、Ｒ２）の抵抗値が異なる（例えばＲ１＞Ｒ２）よう
に形成している。
せるために、２個のインバータの各駆動用トランジスタ
（Ｔ１、Ｔ２）を同じサイズで形成し、各負荷素子（Ｒ
１、Ｒ２）の抵抗値が異なる（例えばＲ１＞Ｒ２）よう
に形成している。
【００１９】あるいは、２個のインバータの各負荷素子
を同じサイズで形成し、各駆動用トランジスタのチャネ
ル幅が異なるように形成してもよい。あるいは、２個の
インバータの各負荷素子を同じサイズで形成し、各駆動
用トランジスタを同じサイズで形成してもよい。図６
は、図５のＳＲＡＭセルの電源投入直後に記憶データが
初期設定される動作を示す特性図である。
を同じサイズで形成し、各駆動用トランジスタのチャネ
ル幅が異なるように形成してもよい。あるいは、２個の
インバータの各負荷素子を同じサイズで形成し、各駆動
用トランジスタを同じサイズで形成してもよい。図６
は、図５のＳＲＡＭセルの電源投入直後に記憶データが
初期設定される動作を示す特性図である。
【００２０】電源投入時に第２の記憶ノードＤＮ２は第
１の記憶ノードＤＮ１よりも電位が早く立ち上がり、第
１の駆動用トランジスタＴ１がオン、第２の駆動用トラ
ンジスタＴ２がオフ状態になる。これにより、第１の記
憶ノードＤＮ１が“Ｌ”レベル、第２の記憶ノードＤＮ
２が“Ｈ”レベルの状態になり、記憶データ“０”が初
期設定されることになる。なお、上記例とは逆に、Ｒ１
の抵抗値＜Ｒ２の抵抗値となるように形成しておけば、
記憶データ“１”が初期設定されることになる。
１の記憶ノードＤＮ１よりも電位が早く立ち上がり、第
１の駆動用トランジスタＴ１がオン、第２の駆動用トラ
ンジスタＴ２がオフ状態になる。これにより、第１の記
憶ノードＤＮ１が“Ｌ”レベル、第２の記憶ノードＤＮ
２が“Ｈ”レベルの状態になり、記憶データ“０”が初
期設定されることになる。なお、上記例とは逆に、Ｒ１
の抵抗値＜Ｒ２の抵抗値となるように形成しておけば、
記憶データ“１”が初期設定されることになる。
【００２１】さらに、上記ＳＲＡＭセルの他の例として
は、同じ動作特性を有する２個のインバータによりフリ
ップフロップ回路を構成し、２個のインバータの電源配
線を別々に設けておき、この２本の電源配線に電源投入
時の立ち上がりが異なる電圧を供給するようにしてもよ
い。
は、同じ動作特性を有する２個のインバータによりフリ
ップフロップ回路を構成し、２個のインバータの電源配
線を別々に設けておき、この２本の電源配線に電源投入
時の立ち上がりが異なる電圧を供給するようにしてもよ
い。
【００２２】即ち、上記実施例のマイクロコンピュータ
においては、内蔵するＳＲＡＭ２の製造に際して、少な
くとも起動プログラム領域２１に対応する各ＳＲＡＭセ
ルにおける２個のインバータの動作特性を、電源投入直
後における記憶データが“１”あるいは“０”となるよ
うに異ならせて製造することにより、起動プログラム領
域２１に対応する各ＳＲＡＭセルの電源投入直後におけ
る記憶データを所望通り自動的に初期設定できるように
なる。
においては、内蔵するＳＲＡＭ２の製造に際して、少な
くとも起動プログラム領域２１に対応する各ＳＲＡＭセ
ルにおける２個のインバータの動作特性を、電源投入直
後における記憶データが“１”あるいは“０”となるよ
うに異ならせて製造することにより、起動プログラム領
域２１に対応する各ＳＲＡＭセルの電源投入直後におけ
る記憶データを所望通り自動的に初期設定できるように
なる。
【００２３】このようにＳＲＡＭ２に電源投入直後にお
ける記憶データを所望通り自動的に初期設定することが
できるので、マイクロコンピュータの立ち上げ時のみ実
行される起動プログラムをＳＲＡＭ２に初期設定するこ
とにより、電源投入直後に起動プログラムをロードする
操作が不要になると共にＲＯＭ１にはメインプログラム
のみを記憶させればよくなる。しかも、初期設定終了後
（電源投入後）は、ＳＲＡＭ２に対して通常通りアクセ
スすることが可能になる。これにより、上記実施例のマ
イクロコンピュータによれば、次に述べるような効果が
得られる。
ける記憶データを所望通り自動的に初期設定することが
できるので、マイクロコンピュータの立ち上げ時のみ実
行される起動プログラムをＳＲＡＭ２に初期設定するこ
とにより、電源投入直後に起動プログラムをロードする
操作が不要になると共にＲＯＭ１にはメインプログラム
のみを記憶させればよくなる。しかも、初期設定終了後
（電源投入後）は、ＳＲＡＭ２に対して通常通りアクセ
スすることが可能になる。これにより、上記実施例のマ
イクロコンピュータによれば、次に述べるような効果が
得られる。
【００２４】（ａ）従来のマイクロコンピュータでは、
メインプログラムの最大規模は、ＲＯＭ容量と起動プロ
グラムの規模との差であったが、本実施例では、メイン
プログラムの規模をＲＯＭの最大容量の範囲内で設計す
ることができる。
メインプログラムの最大規模は、ＲＯＭ容量と起動プロ
グラムの規模との差であったが、本実施例では、メイン
プログラムの規模をＲＯＭの最大容量の範囲内で設計す
ることができる。
【００２５】（ｂ）現在、市場に出回っているシングル
チップマイクロコンピュータの内蔵ＲＯＭの容量は、４
Ｋ、８Ｋ、１６Ｋバイトなどが主流である。従って、仮
に、メインプログラムおよび起動プログラムのサイズの
総和が８．１Ｋバイトになるシステムの場合、このプロ
グラムを格納し得る内蔵ＲＯＭは１６Ｋバイトのものが
必要となる。
チップマイクロコンピュータの内蔵ＲＯＭの容量は、４
Ｋ、８Ｋ、１６Ｋバイトなどが主流である。従って、仮
に、メインプログラムおよび起動プログラムのサイズの
総和が８．１Ｋバイトになるシステムの場合、このプロ
グラムを格納し得る内蔵ＲＯＭは１６Ｋバイトのものが
必要となる。
【００２６】これに対して、本実施例では、メインプロ
グラムのサイズが８Ｋバイト以下（起動プログラムのサ
イズが０．１Ｋバイト以上）ならば、８Ｋバイトの内蔵
ＲＯＭを用いて上記と同様のシステムを構築するこが可
能になる。この場合、当然のことながら、内蔵ＲＯＭの
容量が小さい方が製造原価が安いので、システム構築に
際してもより安価に実現できる。
グラムのサイズが８Ｋバイト以下（起動プログラムのサ
イズが０．１Ｋバイト以上）ならば、８Ｋバイトの内蔵
ＲＯＭを用いて上記と同様のシステムを構築するこが可
能になる。この場合、当然のことながら、内蔵ＲＯＭの
容量が小さい方が製造原価が安いので、システム構築に
際してもより安価に実現できる。
【００２７】
【発明の効果】上述したように本発明によれば、自己診
断用の起動プログラムをＲＡＭに初期設定させることが
可能になり、メインプログラムをＲＯＭ容量の最大サイ
ズまで格納し得るマイクロコンピュータを実現すること
ができる。
断用の起動プログラムをＲＡＭに初期設定させることが
可能になり、メインプログラムをＲＯＭ容量の最大サイ
ズまで格納し得るマイクロコンピュータを実現すること
ができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＳＲＡＭ内蔵のシン
グルチップマイクロコンピュータの一部を示すブロック
図。
グルチップマイクロコンピュータの一部を示すブロック
図。
【図２】図１中のＣＰＵの電源電圧印加直後の動作を概
略的に示すフローチャート。
略的に示すフローチャート。
【図３】図１のマイクロコンピュータにおける起動プロ
グラム実行時のメモリマップを示す模式図。
グラム実行時のメモリマップを示す模式図。
【図４】図１のマイクロコンピュータにおけるメインプ
ログラム実行時のメモリマップを示す模式図。
ログラム実行時のメモリマップを示す模式図。
【図５】図１中のＳＲＡＭで用いられているＳＲＡＭセ
ルの一例を示す回路図。
ルの一例を示す回路図。
【図６】図５のＳＲＡＭセルの電源投入直後に記憶デー
タが初期設定される動作を示す特性図。
タが初期設定される動作を示す特性図。
【図７】従来のシングルチップマイクロコンピュータに
おけるメモリマップを示す模式図。
おけるメモリマップを示す模式図。
１…ＲＯＭ、２…初期設定可能なＲＡＭ、３…ＣＰＵ、
４…アドレスバス、５…データバス、１０…ＲＯＭ領
域、２０…ＳＲＡＭ領域、２１…起動プログラム領域、
２２…データ記憶領域、５０…フリップフロップ回路。
４…アドレスバス、５…データバス、１０…ＲＯＭ領
域、２０…ＳＲＡＭ領域、２１…起動プログラム領域、
２２…データ記憶領域、５０…フリップフロップ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有銘 泰則 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (3)
- 【請求項１】 電源電圧印加直後の初期設定を初期値設
定用プログラムの実行を介することなく自動的に行うこ
とが可能なＲＡＭセルを有するＲＡＭと、 このＲＡＭと同一半導体基板上に形成され、このＲＡＭ
の読み出し／書込み制御を行う中央演算処理装置とを具
備することを特徴とするマイクロコンピュータ。 - 【請求項２】 請求項１記載のマイクロコンピュータに
おいて、 前記ＲＡＭは、マイクロコンピュータの自己診断用の起
動プログラムが初期設定され、 前記中央演算処理装置は、電源電圧印加後に上記自己診
断用の起動プログラムを実行し、この後は、上記ＲＡＭ
のうちの起動プログラムに占有されていた領域を通常の
データ記憶領域として開放する機能を有することを特徴
とするマイクロコンピュータ。 - 【請求項３】 請求項１または２記載のマイクロコンピ
ュータにおいて、 前記ＲＡＭは、動作特性が互いに異なるように構成され
た２個のインバータの入出力ノードが交差接続されてな
るフリップフロップ回路およびこのフリップフロップ回
路の一対の記憶ノードと一対のビット線との間にそれぞ
れ接続され、それぞれのゲートがワード線に接続されて
いる一対の転送ゲート用トランジスタとからなＳＲＡＭ
セルを有するＳＲＡＭであることを特徴とするマイクロ
コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214096A JPH0660668A (ja) | 1992-08-11 | 1992-08-11 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214096A JPH0660668A (ja) | 1992-08-11 | 1992-08-11 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660668A true JPH0660668A (ja) | 1994-03-04 |
Family
ID=16650162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4214096A Withdrawn JPH0660668A (ja) | 1992-08-11 | 1992-08-11 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011518402A (ja) * | 2008-04-17 | 2011-06-23 | イントリンシツク・イー・デー・ベー・ベー | 負バイアス温度不安定性によるバーンインの発生を低減する方法 |
-
1992
- 1992-08-11 JP JP4214096A patent/JPH0660668A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011518402A (ja) * | 2008-04-17 | 2011-06-23 | イントリンシツク・イー・デー・ベー・ベー | 負バイアス温度不安定性によるバーンインの発生を低減する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7603493B2 (en) | Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction | |
| US5812491A (en) | Mode register control circuit and semiconductor device having the same | |
| US5343437A (en) | Memory having nonvolatile and volatile memory banks | |
| JP3467053B2 (ja) | フラッシュ・メモリ用の書込み状態機械インタフェース回路へのアドレス遷移を検出する方法と装置 | |
| US6751159B2 (en) | Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode | |
| US5835965A (en) | Memory system with multiplexed input-output port and memory mapping capability | |
| JP3963744B2 (ja) | チップセレクト信号による制御を変更可能なメモリ装置 | |
| JPH09128970A (ja) | 半導体メモリ装置及び半導体データ処理装置 | |
| JPH0528765A (ja) | メモリ制御回路 | |
| US5987581A (en) | Configurable address line inverter for remapping memory | |
| JPH07111824B2 (ja) | 半導体メモリ | |
| JPH0660668A (ja) | マイクロコンピュータ | |
| JPH09231758A (ja) | 半導体メモリ装置 | |
| US5757698A (en) | Nonvolatile semiconductor for reading data at a read request even during the writing of data | |
| JP3930198B2 (ja) | 半導体集積回路 | |
| US6029210A (en) | Memory initialization system selectively outputting a data between a normal data stored in the memory and a fixed value according to a registered access state | |
| JPH0395795A (ja) | マルチポートメモリ | |
| JPH10187536A (ja) | 半導体装置および半導体メモリ装置 | |
| JPS607825B2 (ja) | メモリ−システム | |
| JPH0325878B2 (ja) | ||
| JPH09160839A (ja) | 半導体記憶装置 | |
| JP3091674B2 (ja) | マイクロコンピュータ | |
| JPH05258572A (ja) | 記憶装置 | |
| JPS62279597A (ja) | 半導体記憶装置 | |
| JPH0632048B2 (ja) | シングルチツプマイクロコンピユ−タ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |