JPH10187536A - 半導体装置および半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 アクセスするメモリアドレスに対するアクセ
ス時間の均一性を保つとともに、オンチップDRAMをオフ
チップDRAMへのアクセス速度の向上に寄与させ、さら
に、内蔵するメモリとして大容量メモリを使用すること
ができる半導体装置およびそれに用いる半導体メモリ装
置を提供すること。 【解決手段】 CPU（CPUコア）と１次キャッシュ（CAA
1，CDA1）とメモリ装置（オンチップDRAM1）でメモリの
階層構造を作り、前記メモリ装置（DRAM1）がCPUの主記
憶として固定したアドレスにマッピングされる第１のモ
ード（外部メモリ増設なし）およびCPUの２次キャッシ
ュとして動作する第２のモード（外部メモリ増設時）の
２つの使用形態による動作を可能にした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプロセッサとメモリ
を同一チップ上に搭載した半導体装置に係わり、特に、
大容量のメモリを内蔵した半導体装置および該半導体装
置に用いる半導体メモリ装置に関する。

【０００２】

【従来の技術】半導体集積化技術が進み、CPU（中央処
理装置）とメモリを同一チップ上に搭載してワンチップ
化されるようになった。このような半導体集積化技術の
第１の従来例として、例えば、アイ・イー・イー・イ
ー，インターナショナル・ソリッド・ステート・サーキ
ッツ・コンファレンス，ダイジェスト・オブ・テクニカ
ル・ペーパーズ，第２１６頁〜第２１７頁，１９９６年
(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENC
E DIGEST OF TECHNICAL PAPERS, 1996)に記載されてい
るものがある。この第１の従来技術は、ワン・チップ上
にCPUと２ＫＢの１次キャッシュおよび２ＭＢのDRAMを
集積したものであり、CPUと同一チップ上に大容量のDRA
Mを混載させて設けることによりCPUとDRAM間のデータ転
送のバンド幅を高め、それによって高速化を行ってい
る。

【０００３】また、第２の従来技術として、例えば、特
開平１−１４２８４４号公報に記載されたものがある。
この第２の従来技術は、半導体集積回路に内蔵したメモ
リを、キャッシュメモリとしても使用でき、また通常の
メモリとしても使用できるように構成したものである。

【０００４】

【発明が解決しようとする課題】上記第１の従来技術に
は次のような問題点がある。すなわち、CPUと大容量メ
モリ（DRAM）をワン・チップ化したDRAM混在CPUにおい
て、新たにチップ外にDRAMを増設した場合、このチップ
外に増設したDRAMすなわちオフチップDRAMからCPUへの
データ転送速度は、オンチップDRAMからCPUへのデータ
転送速度よりも遅くなる。従って、CPUのメモリ空間中
でオフチップDRAMに割り付けられているメモリ空間への
アクセスは、オンチップDRAMに割り付けられているメモ
リ空間へのアクセスよりも遅くなり、その結果、アドレ
スによってアクセス速度が異なることになり、アクセス
時間の均一性が保たれないという問題点がある。またさ
らに、オンチップDRAMは、増設したオフチップDRAMへの
アクセスの処理速度の向上に全く寄与していないという
問題点がある（以下、これらの問題点を第１の課題と呼
ぶ）。

【０００５】またさらに、上記第２の従来技術は次のよ
うな問題点がある。すなわち、第２の従来技術を実現す
るメモリとして、DRAMやフラッシュメモリ等のような大
容量のメモリ技術を使用することができない。なぜな
ら、DRAM等のようなセル面積が小さく大容量化が可能な
メモリは、一般的にいって、そのアクセス速度が遅いか
らである。一般に、CPUコアをRISCアーキテクチャで構
成した場合、１次キャッシュのレイテンシは１であるこ
とが好ましく、大きくても高々２である必要がある。容
量の大きな低速の内部DRAMメモリを１次キャッシュにす
るのでは、この条件を満たすことは困難である。この条
件を満たすためには、SRAM等のセル面積の大きなメモリ
しか使用できず、その場合にはCPU上に混載できるメモ
リの容量が限られてしまうという問題点がある（以下、
この問題点を第２の課題と呼ぶ）。本発明の目的は、上
記第１の課題および第２の課題を一挙に解決し、アクセ
スするメモリアドレスに対するアクセス時間の均一性を
保つとともに、オンチップDRAMをオフチップDRAMへのア
クセス速度の向上に寄与させ、さらに、内蔵するメモリ
として大容量メモリを使用することができる半導体装置
および該半導体装置に用いる半導体メモリ装置を提供す
ることにある。

【０００６】

【課題を解決するための手段】本発明は、上記目的を達
成するために、オンチップDRAMとCPUの他に１次キャッ
シュを設け、CPUと１次キャッシュとオンチップDRAMと
いうメモリの階層構造を作る。さらに、そのDRAM混在CP
Uにおいて、オフチップDRAMを増設しない場合には、オ
ンチップDRAMはCPUの固定されたアドレスにマッピング
し、主記憶として使用する。オフチップDRAMを増設した
場合には、オンチップDRAMはCPUの大容量オンチップキ
ャッシュとして働くようにする。さらに、オンチップDR
AMの全部あるいは一部を以下に述べる手段で高速化して
もよい。 （１）複数のDRAMセルに同じ情報を格納し、アクセス時
に複数の該DRAMセルを用いて読み出す。 （２）一部のDRAMセルをセンスアンプに接続しているビ
ット線と分離する。

【０００７】さらに詳しくは、上記目的を達成するため
に、本発明の半導体装置は、CPU（CPUコア）と１次キャ
ッシュ（CAA1，CDA1）とメモリ装置（DRAM1）から構成
される半導体装置において、前記メモリ装置（DRAM1）
がCPUの主記憶として固定したアドレスにマッピングさ
れる第１のモードおよびCPUの２次キャッシュとして動
作する第２のモードの使用形態を有することを特徴とし
ている（図２、図３、図４）。

【０００８】前記第１のモードは前記半導体装置外部に
外部メモリ装置を接続しない使用形態（図２）であり、
前記第２のモードは前記半導体装置外部に外部メモリ装
置（DRAM2）を接続した使用形態（図３）であることを
特徴としている。また、前記第１のモードと前記第２の
モードは、前記半導体装置外部から入力されるモード信
号により（図３のCDCNT1）、または、前記CPU内に設け
られているレジスタ（図４のREG1）の内容によって決定
されることを特徴とする。さらに、前記メモリ装置はＤ
ＲＡＭによって構成されること（図１１）、前記CPU（C
PUコア）と前記１次キャッシュ（CAA1，CDA1）とメモリ
装置（DRAM1）は、同一半導体基板上に搭載されている
ことを特徴としている。

【０００９】また、上記目的を達成するために、本発明
の半導体メモリ装置は、複数のワード線（WL0〜WL255）
と、複数のビット線（DL0〜DL15，DLB0〜DLB15）と、該
複数のワード線と該複数のビット線の交点に配置される
メモリセルとからなるメモリセルアレイを有する半導体
メモリ装置において、該半導体メモリ装置は、少なくと
も、モードＡと、該モードＡより小記憶容量で高速アク
セス可能なモードＢの二つの使用形態を有することを特
徴としている（図１４、１６）。前記モードＢにおける
アクセス時に選択するワード線の数を、前記モードＡに
おけるアクセス時に選択するワード線の数よりも多くし
たこと、前記モードＢは、常に同じ情報が少なくとも二
つ以上のメモリセルに記憶される使用形態であることを
特徴としている（図１４）。

【００１０】第１の複数のワード線（WL128〜WL255）
と、第１のビット線（EL0〜EL15，ELB0〜ELB15）と、該
第１の複数のワード線と該第１のビット線との交点に配
置される複数のメモリセルとを含んで構成される第１の
メモリセルアレイと、第２の複数のワード線（WL0〜WL1
27）と、第２のビット線（DL0〜DL15，DLB0〜DLB15）
と、該第２の複数のワード線と該第２のビット線との交
点に配置される複数のメモリセルとを含んで構成される
第２のメモリセルアレイと、該第２のビット線に現れる
信号を増幅するセンスアンプ（Q1〜Q4）と、該第１のビ
ット線と該第２のビット線との接続を制御するスイッチ
手段（HSW）とを有し、該第１のビット線に現れる信号
は、該スイッチ手段及び該第２のビット線を介して該セ
ンスアンプに伝達され、前記モードＡの使用形態のとき
には、該スイッチ手段は導通状態になり、該第１のメモ
リセルアレイと該第２のメモリセルアレイは同じアクセ
スタイムでアクセスされ、前記モードＢの使用形態のと
きには、該スイッチ手段は非導通状態になり、該第１の
メモリセルアレイは使用されず、該第２のメモリセルア
レイだけが前記モードＡの場合より高速にアクセスされ
ることを特徴としている。また前記第１の複数のワード
線の数と、前記第２の複数のワード線の数はともに２の
べき乗で表されることを特徴とし、また前記モードＢの
ときには、該複数のワード線のうち少なくとも一本は、
該半導体メモリ装置に入力される如何なるアドレスに対
しても選択されないことを特徴としている（図１６）。
さらに、前記メモリセルはＤＲＡＭメモリセルによって
形成されていることを特徴としている。

【００１１】上述した半導体装置を構成するメモリ装置
を前記半導体メモリ装置によって実現するとともに、前
記第１のモードを前記モードＡによって実現し、前記第
２のモードを前記モードＢによって実現することを特徴
としている。

【００１２】

【発明の実施の形態】以下、本発明の一実施例を図面を
参照して詳細に説明する。図１は本発明の最も基本的な
実施例の構成図である。同図において、CAA1は１次キャ
ッシュ用タグアレイ１、CDA1は８ＫＢの１次キャッシュ
用データアレイ１、CAA2は２次キャッシュ用タグアレイ
２、CDA2は２ＭＢの内部DRAMメモリDRAM1、BUSCはバス
コントローラを示しており、これらはCPUコアとともに
同一半導体チップ内に形成され、全体としてマイクロプ
ロセッサCPU1を構成している。

【００１３】上記のように構成されたマイクロプロセッ
サCPU1において、CPUコアから出力されているバスBUS
に、２次キャッシュ用タグアレイ２(CAA2)、内部DRAMメ
モリ(DRAM1)CDA2、１次キャッシュ用タグアレイ１(CAA
1)、１次キャッシュ用データアレイCDA1、バスコントロ
ーラBUSCが接続されており、またバスコントローラBUSC
からは半導体チップ外部に向けて外部バスEXTが接続さ
れている。さらに、２次キャッシュ用タグアレイ２(CAA
2)にはマイクロプロセッサCPU1の外部からDRAMモード信
号CDCNT1が入力されている。内部DRAMメモリ(DRAM1)CDA
2は、CPUコアと同一半導体チップ上に形成されているた
め、CPUコアとの接続が高バンド幅になるように設計さ
れている。マイクロプロセッサCPU1に入力されるDRAMモ
ード信号CDCNT1によって、以下に示すようにマイクロプ
ロセッサCPU1の動作モードを変化させることができる。

【００１４】図２は、図１に示した本発明の実施例の一
使用形態を説明するための図であり、（Ａ）は接続構成
図、（Ｂ）はマッピング図である。同図（Ａ）では、マ
イクロプロセッサCPU1の外部バスEXTにＩ／Ｏ装置（例
えば、キーボートなどの入力装置のコントローラやディ
スプレイコントローラ，ディスクコントローラなど）が
接続されている。また、DRAMモード信号CDCNT1は接地さ
れており、“Ｌ”レベルに固定されている。この構成の
場合は、同図（Ｂ）に示すように、１次キャッシュ用タ
グアレイ１(CAA1)と１次キャッシュ用データアレイ１(C
DA1)とで構成されている１次キャッシュはその内部DRAM
メモリ(DRAM1)CDA2の内容をキャッシングする。このと
き内部DRAMメモリCDA2は、CPUコアのメモリ空間である
アドレスの$00000000番地〜$001FFFFF番地にマッピング
され、２ＭＢの主記憶として働く。主記憶としての内部
DRAMメモリ(DRAM1)CDA2は、CPUコアとの接続が高バンド
幅になるように設計されているため、CPUコアは内部DRA
Mメモリ(DRAM1)CDA2と高速にデータ通信を行え、それに
よって高速処理が可能になる。以下、図２（Ｂ）のよう
な、内部DRAMメモリ(DRAM1)CDA2を主記憶とするこのモ
ードを「第１のモード」と呼ぶ。

【００１５】図３は、図１に示した実施例の他の使用形
態を説明するための図であり、（Ａ）は接続構成図、
（Ｂ）はマッピング図である。同図（Ａ）では、外部バ
スEXTに図２（Ａ）に示したＩ／Ｏ装置の他に外部メモ
リ装置として容量１６ＭＢの外部DRAMメモリDRAM2が接
続されている。また、DRAMモード信号CDCNT1は電源電位
に接続されている。このとき、内部DRAMメモリ(DRAM1)C
DA2は２次キャッシュ用タグアレイ２(CAA2)とともに２
次キャッシュを構成し、１次キャッシュ用タグアレイ１
(CAA1)と１次キャッシュ用データアレイ１(CDA1)とで構
成されている１次キャッシュとマイクロプロセッサCPU1
の外部に接続された外部メモリ装置の間で２ＭＢの大容
量・高バンド幅キャッシュとして機能する。図３（Ｂ）
はこの時のメモリ空間のマッピングの様子を示してい
る。以下、図３（Ｂ）に示すような、内部DRAMメモリ(D
RAM1)CDA2を２次キャッシュとするモードを「第２のモ
ード」と呼ぶ。

【００１６】なお、図３（Ａ）では、外部メモリ装置と
してDRAMを使用しているが、記憶機能を有するメモリ装
置であれば他の如何なる種類のものであってもよい。例
えば、カード型の不揮発性メモリでもよい。また、バス
コントローラBUSCは必要でなければ特に設置する必要は
なく、単にCPUコアからのバスBUSと外部バスEXTを接続
するバッファであってもよい。

【００１７】ここで、図３（Ａ）の構成において、内部
DRAMメモリ(DRAM1)CDA2を主記憶として用いるととも
に、外部DRAMメモリDRAM2を前記内部DRAMメモリ(DRAM1)
CDA2と連続した固定した主記憶メモリ空間にマッピング
する構成を考える。この場合は、内部DRAMメモリ(DRAM
1)CDA2の２ＭＢに主記憶メモリ空間($00000000〜$001FF
FFF）が固定的にマッピングされ、外部DRAMメモリDRAM
の１６ＭＢにこれと連続する固定した主記憶メモリ空間
（$00200000〜$011FFFFF）がマッピングされる（以下、
この構成を「従来構成」と呼ぶ）。この「従来構成」に
は次のような問題がある。

【００１８】（１）CPUコアからのアクセス速度は、内
部DRAMメモリ(DRAM1)CDA2のメモリ空間($00000000〜$00
1FFFFF)と外部DRAMメモリのメモリ空間($00200000〜$01
1FFFFF)とで異なる、つまり、アクセスするアドレスに
よって異なることになり、主記憶へのアクセス時間の均
一性が保たれない。この場合は、例えば、アプリケーシ
ョンを主記憶にロードする際、ロードするアドレスによ
ってアプリケーションの処理速度が変化してしまうとい
う問題が生じる。 （２）全メモリ空間の大部分を占めているメモリ空間$0
0200000〜$011FFFFFのアクセスでは、CPUコアと同一の
半導体チップ上に形成した高バンド幅の内部DRAMメモリ(DR
AM1)CDA2が活用されないという問題が生じる。

【００１９】しかしながら、上述した本発明の「第２の
モード」の構成にすれば、CPUコアと同一の半導体チッ
プ上に形成した高バンド幅な内部DRAMメモリ(DRAM1)CDA
2は高速な２次キャッシュとして働くため、次のような
顕著な効果を有する。 （ａ）高バンド幅の内部DRAMメモリ(DRAM1)CDA2は、外
部DRAMメモリDRAM2の実効的なレイテンシ短縮に役立つ
という効果がある。 （ｂ）主記憶として使えるメモリは、図３（Ｂ）に示し
たように$00000000から$00FFFFFFまでになり、「従来構
成」の場合の$00000000〜$011FFFFFより小容量になる
が、アクセス時間は一定に保たれるという効果がある。

【００２０】以下に、上記「第１のモード」と「第２の
モード」と「従来構成」での実効的なレイテンシを計算
する。ここで、１次キャッシュ用タグアレイCAA1と１次
キャッシュ用データアレイCDA1とで構成されている１次
キャッシュのレイテンシを１，ヒット率を９０％、内部
DRAMメモリ(DRAM1)CDA2のレイテンシを３、それを２次
キャッシュ用タグアレイCAA2とともに２次キャッシュと
して用いたときのレイテンシを３，ヒット率を９９％、
外部DRAMメモリDRAM2のレイテンシを１２と仮定する。

【００２１】（１）「第１のモード」の場合：主記憶メ
モリ空間は$00000000から$001FFFFFまでの２ＭＢで、実
効レイテンシは１．２（＝１×０．９＋３×０．１）と
なる。 （２）「第２のモード」の場合：主記憶メモリ空間は$0
0000000から$00FFFFFFまでの１６ＭＢで、実効レイテン
シは１．２０９（＝１×０．９＋３×０．１×０．９９
＋１２×０．１×０．０１）となる。

【００２２】（３）「従来構成」の場合：主記憶メモリ
空間は$00000000から$011FFFFFまでの１８ＭＢで、実効
レイテンシは、メモリ空間$00000000から$001FFFFFまで
の２ＭＢのレイテンシは１．２（＝１×０．９＋３×
０．１）、メモリ空間$00200000から$011FFFFFまでの１
６ＭＢのレイテンシは２．１（＝１×０．９＋１２×
０．１）となる。 以上のように、本発明では、「第２のモード」の構成に
よって「従来構成」におけるレイテンシを約４２％低減
させることができる。また、「第１のモード」は高バン
ド幅の内部DRAMメモリを最大限に使用した使用方法であ
るが、「第２のモード」でのレイテンシもそれとほとん
ど変わらない値が得られることがわかる。

【００２３】上述した計算においては外部DRAMメモリDR
AM2のレイテンシは１２と仮定したが、その値が大きく
なるとさらに本発明の効果が大きくなる。低電力システ
ムを構築するためには外部バスのバス周波数を極めて低
く設定する方法が有効である。その場合、外部DRAMメモ
リDRAM2のレイテンシは大きくなる。この場合でも本発
明の方法により低電力システムの性能を維持することが
可能になる。

【００２４】図１ないし図３で説明した本発明の実施例
では、マイクロプロセッサCPU1のモード（「第１のモー
ド」か「第２のモード」）を、マイクロプロセッサCPU1
外部から入力されるDRAMモード信号CDCNT1によって決定
しているが、図４は、CPUコア内にあるレジスタREG1に
格納されている情報によって決定するようにした実施例
である。このレジスタREG1はマイクロプロセッサCPU1の
ステータスレジスタの一つのフラグでもよいし、特別に
設けたレジスタであってもよい。要は、現在のマイクロ
プロセッサCPU1のモード（「第１のモード」か「第２の
モード」）を保持できるものであれば他の如何なるもの
でもよい。この場合、マイクロプロセッサCPU1は、例え
ば、レジスタREG1の内容が“０”の場合には「第１のモ
ード」として、“１”の場合には「第２のモード」とし
て動作するように構成しておく。

【００２５】さらに、マイクロプロセッサCPU1を「第１
のモード」で動作させるか、「第２のモード」で動作さ
せるかの決定手段は、特に限定されないが、例えば、外
部バスに外部DRAMメモリDRAM2等の主記憶となり得る外
部メモリ装置が接続されているかどうかによって決定す
るようにしてもよい。この場合、例えば、外部メモリ装
置が接続されていなければ「第１のモード」に、接続さ
れていれば「第２のモード」に決定するなどが考えられ
る。

【００２６】図５は、この方法によるレジスタREG1の設
定方法の実施例である。図５は、レジスタＡを用いてメ
モリ空間を検索し、外部メモリ装置が接続されている場
合には「第２のモード」に、接続されていない場合には
「第１のモード」に設定するフローを示している。

【００２７】さらに詳細に説明すると、まず、ステップ
１０１において、レジスタＡに“００００００００”を
格納しておく。次に、ステップ１０２において、レジス
タＡの内容の物理アドレスに外部メモリが存在するか否
かを判定する。レジスタＡの内容の物理アドレスに外部
メモリが存在すれば（ステップ１０２：Ｙ）、レジスタ
Ａをインクリメントする（レジスタＡの内容を“０００
００００１”にする）。ここで、レジスタＡの内容のア
ドレスに外部メモリが存在するかどうかの判定は、例え
ばそのアドレスに$55を書き込み、再度読み出して、そ
の内容が$55かどうかを検査し、$55であれば外部メモリ
が存在すると判定すればよい。次に、ステップ１０４に
おいて、レジスタＡの内容がステップ１０１で格納した
“００００００００”であるか否かを判定し、“０００
０００００”であればモード“１”に設定し、それ以外
であればモード“２”を設定する。なお、図５のステッ
プ１０２〜１０４では、外部メモリが存在するか否かだ
けを判断しているが、実際には外部メモリの容量を検出
し、予め決められた所定の値以上の容量（モード２に設
定することが効果的になる容量）を有する場合にのみモ
ード２に設定するようにしてもよい。なお、特に限定し
ないが、このモード設定動作は、マイクロプロセッサCP
U1の電源を入れた直後に、例えばオペレーションシステ
ムのブート時に行うとよい。

【００２８】マイクロプロセッサCPU1へのモードの指定
方法として、図１あるいは図４以外にも様々考えられる
が、モードを決定できるものであれば他の如何なる方法
であってもよいことはいうまでもない。

【００２９】図６は、１次キャッシュ用タグアレイCAA
1、および、１次キャッシュ用データアレイCDA1の一実
施例である。この構成はダイレクトマップ形式のキャッ
シュの構造になっている。以下、キャッシュは基本的に
ダイレクトマップ形式の実施例を示すが、例えば、A.J.
Smith, "Cache Memories", Computer Surveys, Vol.14,
No. 3, September 1982のFigure 2に記載されているよ
うなセットアソシアティブ形式のものや、フルアソシア
ティブ形式のであってもよい。図６において、CMP1は１
９ビットの比較器、DEC1およびDEC2は８ビットのデコー
ダを示している。また、TARY1はタグメモリアレイで、D
ARY1はデータメモリアレイである。特に限定はしない
が、タグメモリアレイTARY1およびデータメモリアレイD
ARY1はSRAMメモリセルで構成すればよい。

【００３０】CPUコアからアドレス（ＡＤＤＲＥＳＳ）
が入力されると、デコーダDEC1およびDEC2はアドレスの
５ビット目から１２ビット目の８ビット（101および10
2）をデコードする。これらのデコーダDEC1およびDEC2
からのデコード信号により、タグメモリアレイTARY1お
よびデータメモリアレイDARY1からそれぞれ一行がデー
タ103と104として読み出される。タグメモリアレイTARY
1から読み出された１９ビットのデータ103と、アドレス
（ＡＤＤＲＥＳＳ）のタグ部である１３ビット目から３
１ビット目の１９ビット（100）を比較器CMP1で比較す
る。比較結果が一致していれば、ヒットとしてヒット信
号105を出力し、例えば、読み出しの場合、データメモ
リアレイDARY1から読み出された256ビットのデータ104
をCPUコアに出力する。書き込みの場合、CPUコアからの
入力データをデータメモリアレイDARY1に書き込む。

【００３１】図７は２次キャッシュ用タグアレイCAA2の
実施例である。図６の場合と同様に、ダイレクトマップ
形式のキャッシュの構造になっているが、セットアソシ
アティブ形式のものや、フルアソシアティブ形式のもの
でもよい。ただし、内部DRAMメモリが、例えば２ＭＢな
ど大容量の場合には以下の理由でダイレクトマップ形式
の方が得策である。 （１）１ＭＢ以上の大容量のキャッシュのヒット率は、
キャッシュの連想形式の依存性が少ない。 （２）大容量のキャッシュではタグアレイの面積が大き
くなる。従って、セットアソシアティブ形式等を採用す
れば、さらにタグアレイの面積が増加し、チップ面積増
加につながる。特に図示しないが、例えばＣＡＭ（Cont
ent AddressableMemory）を用いてフルアソシアティブ
方式にしてもよい。その場合、「第１のモード」ではＣ
ＡＭの中のデータはリプレース禁止にし、図７のような
デコーダの機能を実現できるようにプログラミングすれ
ばよい。

【００３２】図７において、CMP2およびCMP3は１１ビッ
トの比較器、MUX1は１ビットのセレクタ、DEC3は１６ビ
ットのデコーダを示している。また、TARY2はタグメモ
リアレイである。特に限定はしないが、タグメモリアレ
イTARY2はSRAMメモリセルで構成すればよい。CPUコアか
ら３１ビットのアドレス（ＡＤＤＲＥＳＳ）が入力され
ると、デコーダDEC3はこのアドレスの５ビット目から２
０ビット目の１６ビット（201）をデコードする。この
デコード信号により、タグメモリアレイTARY2から一行
が１１ビットのデータ（205）として読み出される。こ
の１１ビットのデータ（205）とアドレス（ＡＤＤＲＥ
ＳＳ）のタグ部である２１ビット目から３１ビット目の
１１ビット（200）を比較器CMP2で比較し、その比較結
果を比較出力202（一致のとき１）として出力する。ま
た、アドレス（ＡＤＤＲＥＳＳ）のタグ部である２１ビ
ット目から３１ビット目の１１ビット（200）が全て
“０”かどうかを比較器CMP3で比較し、その比較結果を
比較出力203（一致のとき１）として出力している。セ
レクタMUX1は、DRAMモード信号CDCNT1が“１”のとき比
較出力202を、DRAMモード信号CDCNT1が“０”のとき比
較出力203を、ヒット信号HIT1として選択出力する。

【００３３】以上説明した動作から明らかなように、
「第１のモード」の場合、DRAMモード信号CDCNT1に
“０”が設定されるので、ヒット信号HIT1に一致出力が
得られるのはアドレスのタグ部の２１ビット目から３１
ビット目が全て“０”の時だけである。これにより内部
DRAMメモリDRAM1はメモリ空間に固定してマッピングさ
れる。また、「第２のモード」の場合、DRAMモード信号
CDCNT1に“１”が設定されるが、ヒット信号HIT1に一致
出力が得られるのは２次キャッシュ用タグアレイCAA2で
一致出力が得られたとき、すなわちタグメモリアレイTA
RY2の１１ビット出力（205）とアドレスのタグ部の２１
ビット目から３１ビット目の１１ビットが一致したとき
である。このヒット信号HIT1を用いることにより、内部
DRAMメモリ(DRAM1)CDA2はキャッシュとして動作させる
ことができる。このように、図７の実施例構成によっ
て、図２（Ｂ）あるいは図３（Ｂ）に示すような内部DR
AMメモリDRAM1の２種類の動作モードを、DRAMモード信
号CDCNT1によって制御することが可能になる。

【００３４】図８は、図３（Ａ）および（Ｂ）に示した
「第２のモード」とは別のモードの実施例を示す図であ
る。図８も、図３（Ｂ）と同様に、図３（Ａ）に示した
ように外部バスEXTに外部DRAMメモリDRAM2を接続した場
合のメモリ空間の構成例を示している。しかしながら、
図３（Ｂ）では内部DRAMメモリDRAM1の全てを２次キャ
ッシュとして動作させているのに対して、図８では内部
DRAMメモリDRAM1の容量の半分（１ＭＢ）をアドレス$00
000000から$000FFFFFまでのアドレスに主記憶として固
定してマッピングし、残りの半分（１ＭＢ）を２次キャ
ッシュとして動作させている点が異なっている（以下、
図８のモードを「第３のモード」と呼ぶ）。

【００３５】次に、図８示した「第３のモード」の実効
的なレイテンシを計算する。ここでは、１次キャッシュ
用タグアレイCAA1と１次キャッシュ用データアレイCDA1
とで構成されている１次キャッシュのレイテンシを１、
ヒット率を９０％、内部DRAMメモリDRAM1のレイテンシ
を３、それを２次キャッシュ用タグアレイCAA2とともに
２次キャッシュとして用いたときのレイテンシを３、ヒ
ット率を９８％、外部DRAMメモリDRAM2のレイテンシを
１２と仮定する。主記憶メモリ空間は$00000000から$01
0FFFFFまでの１７ＭＢであり、上記のレイテンシを仮定
した場合の実効レイテンシはメモリ空間$00000000から$
000FFFFFまでの１ＭＢは１．２（＝１×０．９＋３×
０．１）、メモリ空間$00100000から$010FFFFFまでの１
６ＭＢは１．２１８（＝１×０．９＋３×０．１×０．
９８＋１２×０．１×０．０２）となる。

【００３６】以上の計算からわかるように、「第３のモ
ード」を設けることにより、「第２のモード」のレイテ
ンシ１．２０９とほとんど変わらないレイテンシで主記
憶の大部分をアクセスでき、さらにメモリ空間$0000000
0から$000FFFFFまではより高速にアクセスできる。従っ
て、特別高速なアクセスが要求されプログラムやデータ
（例えば、高頻度のアクセスが期待されるＯＳの各種デ
バイスドライバ等）をメモリ空間$00000000から$000FFF
FFまでに配置することによってマイクロプロセッサCPU1
を用いたシステムの性能を向上させることができる。例
えば、フレームバッファをこのメモリ空間にマッピング
することも有効である。

【００３７】図９は、図８に示した「第３のモード」の
メモリマッピングを実現する２次キャッシュ用タグアレ
イCAA2の実施例である。図９と前述した図７を比較する
と、セレクタMUX1のセレクト信号として、図７ではDRAM
モード信号CDCNT1を直接入力しているが、図９では、ア
ドレスの２０ビット目から３１ビット目までを１２入力
ＯＲ回路210で論理和をとった１ビット信号209とDRAMモ
ード信号CDCNT1とを２入力ＡＮＤ回路208で論理積をと
った信号207をセレクト信号として入力している。従っ
て、アドレスの２０ビット目から３１ビット目が全て
“０”の場合（メモリ空間$00000000から$000FFFFFま
で）は１２入力ＯＲ回路210からの１ビット信号209は
“０”になるため、比較器CMP3の比較結果がヒット信号
HIT1に出力され、内部DRAMメモリDRAM1のメモリ空間$00
000000から$000FFFFFまでは主記憶メモリ空間に固定し
てマッピングされる。また、それ以外の場合（メモリ空
間$00100000から$FFFFFFFFまで）は図７と全く同様に動
作する。以上の動作により、図８の「第３のモード」の
メモリマッピングが実現できる。

【００３８】図１０は内部DRAMメモリDRAM1の実施例で
ある。本実施例は、容量が２ＭＢ，ラインサイズ（出力
データ幅）が256ビットであり高バンド幅に設計されて
いる。同図において、MA0〜MA15はメモリバンク、DL0〜
DL15およびDLB0〜DLB15はローカルビット線、YSW0はＹ
スイッチ、CDL0はコモンデータ線、BSW0はバンクスイッ
チ、RD0〜RD15は行デコーダ、CD0〜CD15は列デコーダ、
303はメインアンプである。容量１６ＭＢのDRAMメモリ
は１６個の１ＭＢのメモリバンクMA0〜MA15に分割さ
れ、バンクスイッチBSW0を介してグローバルビット線GD
L0〜GDL255に接続されている。バンクスイッチBSW0とＹ
スイッチYSW0は、列デコーダCD0〜CD15のデコード結果
によって選択的に開閉され、グローバルビット線GDL0〜
GDL255にローカルビット線DL0〜DL15およびDLB0〜DLB15
の一組を接続する。

【００３９】図１１は、図１０中のグローバルビット線
１ビット分に対応する一つのメモリバンクの構成をより
詳しく図示したものである。同図において、MCはDRAMメ
モリセル、Q5〜Q7およびQ8〜Q10はＮ型ＭＯＳトランジ
スタでイコライザEQ1を形成しており、イコライズ信号E
Qで制御される。Q1およびQ2はＰ型ＭＯＳトランジス
タ、Q3およびQ4はＮ型ＭＯＳトランジスタであり、Q1〜
Q4でセンスアンプSANを形成している。SPLおよびSNLは
そのセンスアンプの起動信号、YSW0はＹスイッチ、CDL0
はコモンデータ線、BSW0はバンクスイッチ、RD0は行デ
コーダ、CD0は列デコーダ、DL0〜DL15およびDLB0〜DLB1
5はローカルビット線、GDL0はグローバルデータ線、DCN
T1はタイミングコントローラである。センスアンプの起
動信号SPLおよびSNLとイコライズ信号EQはタイミングコ
ントローラDCNT1によって制御されている。また、行デ
コーダRD0からの出力はワード線WL0からWL255に接続さ
れ、メモリセルMCの一行を選択する。列デコーダCD0か
らの出力400および401はＹスイッチYSW0とバンクスイッ
チBSW0の選択を行っており、いわゆる階層型Ｉ／Ｏ構成
になっている。

【００４０】図１２は行デコーダRD0を詳細に示した図
である。同図において、DC2およびDC1は３ビットのプリ
デコーダ、DC0は２ビットのプリデコーダ、DD0〜DD255
はワードデコーダドライバである。プリデコーダDC2，D
C1，DC0は、それぞれ、アドレス（ＡＤＤＲＥＳＳ）の
５ビット目から７ビット目までの３ビットと、８ビット
目から１０ビット目までの３ビットと、１１ビット目か
ら１２ビット目までの２ビットをそれぞれデコードし、
プリデコーダ出力B7〜B0，B15〜B8，RX3〜RX0に出力し
ている。プリデコーダDC0は、例えば、アドレスビット
対(A12,A11)の値(0,0),(0,1),(1,0),(1,1)のそれぞれに
対応してRX0,RX1,RX2,RX3に“１”を出力するデコーダ
である。ワードデコーダドライバDD0〜DD255は、プリデ
コーダ出力B15〜B8，B7〜B0，RX3〜RX0をデコードし、
ワード線WL0〜WL255のうち一本を選択アサートするドラ
イバである。

【００４１】図１３は、図１１および図１２の動作波形
図の例を示している。プリデコーダDC0からプリデコー
ダ出力RX0がしきい値電圧Vth分だけブーストさせてアサ
ートすると、それに対応してワード線WL0が同じくしき
い値電圧Vth分だけブーストされてアサートされる。こ
れによってメモリセル１行が選択され、そのDRAMメモリ
セルMCに蓄えられてた電荷が、ローカルビット線DLおよ
びDLBの容量に容量分割されて、ローカルビット線DLお
よびDLBに電位差Vsとして出力される。その電位差Vsが
確定してから（ワード線WL0が立ち上がってから、tNL時
間後）タイミングコントローラDCNT1がセンスアンプ起
動信号SNLおよびSPLを順次アサートし、センスアンプSA
Nを起動し、ローカルビット線DLおよびDLBの電位差Vsを
電源電圧の電位差（Ｖdd〜０）まで増幅する。

【００４２】図１４は、本発明を実施するために図１２
の行デコーダRD0を改良したものであり、具体的には、
図１２のプリデコーダDC0をダブル選択プリデコーダDC3
に置き換えたものである。ダブル選択プリデコーダDC3
には、DRAMモード信号ＣＤＣＮＴ１が新たに入力されて
おり、ＤＲＡＭモード信号CDCNT1が“０”の場合にはプ
リデコーダDC0と同様の動作を行う。すなわち、ダブル
選択プリデコーダDC3の出力RX0,RX1,RX2,RX3の値が
“１”になるのは、アドレスビット対(A12,A11)の値が
それぞれ(0,0),(0,1),(1,0),(1,1)のときである。

【００４３】しかし、DRAMモード信号CDCNT1が“１”の
場合には、ダブル選択プリデコーダDC3の出力RX0とRX2
はアドレスビットA11が“０”のとき“１”になり、同
様にダブル選択プリデコーダDC3の出力RX1とRX3はアド
レスビットA11が“１”のときに“１”になる。すなわ
ち、出力RX0とRX2は同時にアサートされ、また出力RX1
とRX3も同時にアサートされる。これによりワード線は
常に２本同時に選択される。同時に選択されるワード線
に接続されているDRAMメモリセルは同じ情報が記憶され
ることになるため、図１４を用いて構成された内部DRAM
メモリDRAM1の容量は図１２を用いて構成した内部DRAM
メモリDRAM1の容量の半分になる。

【００４４】図１５は、図１４でDRAMモード信号CDCNT1
を“１”に設定した場合の読み出し動作波形図を示して
いる。DRAMモード信号CDCNT1を“１”の場合、アドレス
ビットA11が“０”を有する一つのアドレス入力で、ダ
ブル選択プリデコーダDC3の出力RX0とRX2が同時にアサ
ートされ、それによってワード線WL0とWL2が同時に選択
されている。ワード線WL0とワード線WL2に接続されたDR
AMメモリセルの電荷は同一のビット線に読み出されるた
め、DRAMメモリセルに格納されている電荷が見かけ上２
倍になったかのように振る舞い、ローカルビット線に読
み出される電位差Vs1は図１３のローカルビット線の電
位差Vsと比較して大きくなる。従って、本例で２本のワ
ード線WL0,WL2が同時に選択されてからセンスアンプSAN
を起動するまでの時間tNL1を図１３で１本のワード線WL
0が選択されてからセンスアンプSANを起動するまでの時
間tNLよりも短く設計でき、結果的に読み出しの高速化
が可能になる。

【００４５】以下、図１４および図１５に示したような
方法により、「第２のモード」と同様に内部DRAMメモリ
DRAM1を２次キャッシュとして用い、さらにその容量を
犠牲にして高速化するようにしたモードを「第４のモー
ド」（モードＢ）と呼ぶ。図１４および図１５の実施例
による「第４のモード」（モードＢ）では、前述したよ
うに、２次キャッシュとして動作する内部DRAMメモリDR
AM1は容量は半分の１ＭＢになるが高速に動作する。内
部DRAMメモリDRAM1が２ＭＢもあれば、アプリケーショ
ンによっては２次キャッシュとしてのヒット率は十分す
ぎるくらい高いことがある。この場合、容量を犠牲にし
ても高速に動作させる方がシステム全体としての性能が
向上する。

【００４６】ここで、１次キャッシュ用タグアレイCAA1
と１次キャッシュ用データアレイCDA1とで構成されてい
る１次キャッシュのレイテンシを１、ヒット率を９０
％、２次キャッシュといての内部DRAMメモリDRAM1のレ
イテンシを２、ヒット率を９８％、外部DRAMメモリDRAM
2のレイテンシを１２と仮定すると、実効的なレイテン
シは、１．１２（＝１×０．９＋２×０．１×０．９８
＋１２×０．１×０．０２）となる。前述したように、
「第２のモード」の場合のレイテンシは１．２０９であ
ったので、第４のモードのレイテンシの方が約２６％高
速化していることがわかる。

【００４７】図１０ないし図１５で示した内部DRAMメモ
リDRAM1は２次キャッシュとして動作させた場合、ダイ
レクトマップ方式のキャッシュになる。特に図示しない
が、例えば、行デコーダRD0〜RD15にＣＡＭ（Content A
ddressable Memory）を用いて、フルアソシアティブ方
式の２次キャッシュになるようにしてもよい。その場
合、「第１のモード」のときはＣＡＭの中のデータはリ
プレース禁止にし、通常のデコーダの機能をするように
プログラミングしておけばよい。その場合２次キャッシ
ュ用タグアレイCAA2は不要になる。

【００４８】図１６は、上述した「第４のモード」（モ
ードＡ／Ｂ）を実施するための内部DRAMメモリのメモリ
セルアレイのメモリアレイの別の実施例を示す図であ
り、図１７はその動作波形図（モードＢ）である。図１
６は、図１１におけるローカルビット線DL0〜DL15およ
びDLB0〜DLB15を、階層スイッチHSWによって二分、すな
わち、ローカルビット線DL0〜DL15およびDLB0〜DLB15
と、ローカルビット線EL0〜EL15およびELB0〜ELB15とに
二分したものである。階層スイッチHSWはタイミングコ
ントローラDCNT2からの階層スイッチ制御信号HSW0によ
って制御される。ローカルビット線DL0〜DL15およびDLB
0〜DLB15を二分したことに伴い、図１６では、ローカル
ビット線DL0〜DL15およびDLB0〜DLB15に接続されたイコ
ライザEQ2と、ローカルビット線EL0〜EL15およびELB0〜
ELB15用に接続されたイコライザEQ1の２つのイコライザ
を備えている。この構成において、「第１のモード」で
動作させる場合、階層スイッチ制御信号HSW0がアサート
され、階層スイッチHSWを全て閉じた状態にする（モー
ドＡ）。また、「第４のモード」で動作させる場合、階
層スイッチ制御信号HSW0をネゲートし、階層スイッチHS
Wを開いた状態にする（モードＢ）。

【００４９】図１７は、図１６の内部DRAMメモリを「第
４のモード」（モードＢ）で動作させた場合（階層スイ
ッチを開いた状態）での動作波形図である。ワード線WL
0によって選択されたDRAMメモリセルの電荷はローカル
ビット線に読み出されるが、図１１と比較してローカル
ビット線DL0からDL15，DLB0からDLB15は半分の長さにな
っているためビット線容量が半分になり、ローカルビッ
ト線に読み出される電位差Vs2は図１３のデータ線電位
差Vsと比較して大きくなる。従って、センスアンプを起
動するタイミングtNL2を図１３のtNLよりも短く設計で
き、読み出しが高速にできる。

【００５０】図１６の第４のモード（モードＢ）の実施
例では、ローカルビット線を二等分する位置に階層スイ
ッチHSWを配置した例を示しているが、階層スイッチHSW
を設ける位置は任意であり、その位置によってさらなる
効果が生じる。例えば、階層スイッチHSWをローカルビ
ット線を３：１に内分する位置に配置した場合は、階層
スイッチを開くと容量は４分の１になるが二分したとき
よりも高速化になるという効果がある。要はローカルビ
ットに接続しているDRAMメモリセルの一部をローカルビ
ット線から切り放すことによってメモリ容量は犠牲にな
るが高速化が達成できる。

【００５１】図１６および図１７に開示した方法でも、
図１４および図１５に開示した方法と同様に容量は半分
になるが高速に読み出し動作が行え、「第４のモード」
が実現できることがわかる。「第４のモード」の実現方
法は上述した２つの方法に特に限定されないが、キャッ
シュとして内部DRAMメモリDRAM1を用いる場合にはその
容量を犠牲にして高速化できるのであれば別の方法でも
よい。

【００５２】図１４ないし図１７に示した実施例は、内
部DRAMメモリの容量が十分に大きいため、容量を半分に
してもヒット率はそれほど変化しないという現象を利用
している。しかし、このような容量を犠牲にした高速化
以外でも、キャッシュとして動作させることを利用した
高速化が別の方法で実現できるのであればその方法でも
よい。特にその方法は限定しない。

【００５３】以上説明した「第２のモード」〜「第４の
モード」の何れかを持つ本発明のマイクロプロセッサ
は、「第１のモード」のみを持つ従来のマイクロプロセ
ッサと比較すると、２次キャッシュ用タグアレイCAA2分
面積が増加する。特に内部DRAMメモリDRAM1の容量が大
きいと２次キャッシュ用タグアレイCAA2の容量も大きく
なり、チップ面積が増加してしまうという新たな問題が
生じてくる。図１８および図１９はその影響を低減する
ための実施例である。図１８では、アドレス（ＡＤＤＲ
ＥＳＳ）のビット５からビット１６の１２ビットをデコ
ーダDEC4でデコードしてタグメモリアレイTARY3を指定
しており、それによって、デコーダへ入力されるアドレ
スビットの数が図７の場合（１６ビット）に比較して４
ビット少なくなり、タグメモリアレイのエントリが１６
分の１になっている。また図１９では、内部DRAMメモリ
DRAM1にはヴァリッドビットVが新たに増設されている。

【００５４】タグメモリアレイTRAY3に記憶されている
タグは、内部DRAMメモリDRAM1の１６ライン分で共有さ
れており、キャッシュとしてはラインサイズが２５６ビ
ットから４０９６ビットになったように振る舞う。しか
し、ラインサイズが４０９６ビットのように長ければ、
リプレースメント等に時間を要し、効率が低下する。そ
れを防ぐために、図１９に示すように、ヴァリッドビッ
トVを２５６ビットごとに設け、リプレースメント等は
２５６ビット単位で行えるようにし、ラインサイズを２
５６ビットにしている。

【００５５】キャッシュとしては、タグのエントリが１
６分の１なので、ラインサイズを４０９６ビットにした
ときのヒット率しか得られないが、内部DRAMメモリが大
容量であればヒット率はそれほど低下しない。そして占
有面積はタグメモリアレイTARY3が１６分の１で済むの
で小面積化が可能になり、上述したチップ面積増加の問
題を低減できる。なお、図１９の実施例においても、図
１４ないし図１７で説明した高速化技術を用いてもよい
ことは明かである。

【００５６】以上の実施例では、内部DRAMメモリDRAM1
はコンデンサ（静電容量）によって情報を記憶するダイ
ナミックランダムアクセスメモリ（DRAM）のメモリセル
によってメモリが構成されているが、強誘電体膜の分極
特性によって情報を記憶する強誘電体メモリ（FRAM）の
メモリセルや、フローティングゲート中に蓄えられた電
荷によって情報を記憶するフラッシュメモリのメモリセ
ルで構成してもよい。また、SRAMメモリセルを使ったB
場合でもセル面積が小さくなる高抵抗負荷型SRAMメモリ
セル等で構成してもよい。要は面積あたりの容量が大き
くなるようなものであれば特に限定しない。

【００５７】なお、図１ないし図１９に示した実施例の
説明では、キャッシュとして必要不可欠な部分のみを記
載しているが、ＬＲＵアレイやトランスレーション・ル
ック・アサイド・バファ（ＴＬＢ）等の公知のキャッシ
ュの動作に必要なものを接続してもよいことはいうまで
もない。また、それらとCPUコア、キャッシュとの関係
は特に言及していないが、例えば、キャッシュとＴＬＢ
との関係では、キャッシュは１次キャッシュ、２次キャ
ッシュを問わず、CPUコアからの論理アドレスでアクセ
スしても、ＴＬＢからの出力される物理アドレスでアク
セスしてもよい。要はCPUコアと内部DRAMメモリの関係
が本発明の範囲を越えなければよい。

【００５８】また、図１ないし図１９に示した実施例の
説明では、マイクロプロセッサCPU1には１次キャッシュ
用タグアレイCAA1と１次キャッシュ用データアレイCDA1
で構成される１次キャッシュが含まれていることを前提
としていたが、１次キャッシュ用タグアレイCAA1と１次
キャッシュ用データアレイCDA1がなくてもよく、機能的
に同等のものがマイクロプロセッサCPU1に含まれていれ
ばよい。例えば、内部DRAMメモリCDA2のセンスアンプを
１次キャッシュとして使用することもできる。

【００５９】さらに、図１ないし図１９に示した実施例
では、１次キャッシュがあるので内部DRAMメモリを主記
憶として動作させたときに内部DRAMメモリのレイテンシ
を１次キャッシュで隠蔽できるため、CPUコアを高速に
動作させることができる。内部DRAMメモリが大容量であ
ればあるほどその効果は大きい。逆にいえば、１次キャ
ッシュがなく、内部DRAMメモリが大容量である場合に
は、CPUコアは内部DRAMメモリの大きなレイテンシのた
めに高速に動作することができない。

【００６０】また、内部DRAMメモリをキャッシュとして
用いた場合も、高速で比較的小容量な１次キャッシュが
ないと、１次キャッシュとしては内部DRAMメモリのレイ
テンシは大きすぎる。一般に、CPUコアをRISCアーキテ
クチャで構成した場合、１次キャッシュのレイテンシは
１であることが望ましく、大きくても２である必要があ
る。容量の大きな内部DRAMメモリを１次キャッシュにす
るのでは、この条件を満たすことは困難である。

【００６１】以上説明したように、本発明の実施例で
は、外部DRAMメモリを外部バスに接続した場合、高バン
ド幅な内部DRAMメモリは高速な２次キャッシュとして働
くため、以下のような顕著な効果を有する。 （１）高バンド幅な内部DRAMメモリは外部DRAMメモリへ
のアクセス時の実効的なレイテンシ短縮に役立つ。 （２）主記憶のいかなるアドレスへのアクセスでもアク
セス時間が同一になる。 （３）内部DRAMの容量を犠牲にして高速化することがで
き、システム全体としての性能を向上させることができ
る。 （４）１次キャッシュがあるので、内部DRAMメモリを主
記憶として動作させたときに内部DRAMメモリのレイテン
シを１次キャッシュで隠蔽できる。従って、DRAM等の大
容量なメモリを内部DRAMメモリに使用することができ
る。

【００６２】

【発明の効果】上述したように、本発明によれば、アク
セスするメモリアドレスに対するアクセス時間の均一性
を保つとともに、オンチップDRAMをオフチップDRAMへの
アクセス速度の向上に寄与させ、さらに、内蔵するメモ
リとして大容量メモリを使用することができる半導体装
置およびそれに用いる半導体メモリ装置を得ることがで
きる。

【図面の簡単な説明】

【図１】本発明の最も基本的な実施例の構成図である。

【図２】本発明の一つの使用形態図およびそのときのメ
モリマップの図である（第１のモード）。

【図３】本発明の別の使用形態図およびそのときのメモ
リマップの図である（第２のモード）。

【図４】本発明の示す別の実施例の構成図である。

【図５】図４の実施例のモードの設定方法の一例を示す
フローチャートである。

【図６】本発明の１次キャッシュの最も簡単な実施例の
構成図である。

【図７】本発明の２次キャッシュのタグ部の実施例の構
成図である。

【図８】本発明の他の使用形態のメモリマップの図であ
る（第３のモード）。

【図９】本発明の第３のモードを実現する２次キャッシ
ュのタグ部の実施例の構成図である。

【図１０】本発明の内部DRAMメモリの実施例の図であ
る。

【図１１】本発明の内部DRAMメモリのメモリセルアレイ
のメモリアレイの実施例の図である。

【図１２】内部DRAMメモリのデコーダ部の実施例の図で
ある。

【図１３】本発明の内部DRAMメモリの動作波形図の例で
ある。

【図１４】本発明の内部DRAMメモリの行デコーダ部の実
施例の図である（第４のモード（モードＡ／Ｂ））。

【図１５】本発明の内部DRAMメモリの動作波形図の例で
ある（第４のモード（モードＢ）。

【図１６】本発明の内部DRAMメモリのメモリセルアレイ
のメモリアレイの実施例の図である（第４のモード（モ
ードＡ／Ｂ））。

【図１７】本発明の内部DRAMメモリの波形図の例である
（第４のモード（モードＢ））。

【図１８】本発明の２次キャッシュのタグ部の改良した
実施例の図である。

【図１９】本発明の内部DRAMメモリの改良した実施例の
図である。

【符号の説明】

CDCNT1：DRAMモード信号、 CAA1：１次キャッシュ用タグアレイ、 CDA1：１次キャッシュ用データアレイ、 CAA2：２次キャッシュ用タグアレイ、 CDA2：内部DRAMメモリ、 BUS：内部バス、 BUSC：バスコントローラ、 CPU1：マイクロプロセッサ、 EXT：外部バス、 REG1：レジスタ、 DEC1，DEC2，DEC3，DEC4：デコーダ、 CMP1，CMP2，CMP3，CMP4，CMP5：比較器、 TARY1，TARY2，TARY3：タグメモリアレイ、 DARY1：データメモリアレイ、 MUX1，MUX2：セレクタ、 HIT1：ヒット信号、 210：１２入力ＯＲ、 208：２入力ＡＮＤ、 RD0〜RD15：行デコーダ、 CD0〜CD15：列デコーダ、 YSW0：Ｙスイッチ、 BSW0：バンクスイッチ、 MA0〜MA15：メモリバンク、 DL0〜DL15，DLB0〜DLB15：ローカルビット線、 EL0〜EL15，ELB0〜ELB15：ローカルビット線、 GDL0〜GDL255，GDV：グローバルビット線、 CDL0：コモンデータ線、 303：メインセンスアンプ、 MC：DRAMメモリセル、 Q1，Q2：Ｐ型ＭＯＳトランジスタ、 Q3，Q4，Q5，Q6，Q7，Q8，Q9，Q10：Ｎ型ＭＯＳトラン
ジスタ、 EQ1，EQ2：イコライザ、 DC0〜DC2：プリデコーダ、 WL0〜WL255：ワード線、 DC3：ダブル選択プリデコーダ、 HSW0：階層スイッチ制御信号、 HSW：階層スイッチ、 SPL，SPN：センスアンプ起動信号、 DCNT1，DCNT2：タイミングコントローラ、 V：ヴァリッドビット

Claims (14)

【特許請求の範囲】
1. 【請求項１】 少なくとも一つのCPUと、少なくとも一
   つの１次キャッシュと、少なくとも一つのメモリ装置か
   ら構成される半導体装置において、 該半導体装置は、少なくとも、前記メモリ装置がCPUの
   主記憶として固定したアドレスにマッピングされる第１
   のモードと前記メモリ装置のうち少なくとも一つがCPU
   の２次キャッシュとして動作する第２のモードの使用形
   態を有することを特徴とする半導体装置。
2. 【請求項２】 前記第１のモードは前記半導体装置外部
   に外部メモリ装置を接続しない使用形態であり、前記第
   ２のモードは前記半導体装置外部に外部メモリ装置を接
   続した使用形態であることを特徴とする請求項１記載の
   半導体装置。
3. 【請求項３】 前記第１のモードと前記第２のモードの
   いずれの使用形態にするかは、前記半導体装置外部から
   入力されるモード信号によって決定されることを特徴と
   する請求項１記載の半導体装置。
4. 【請求項４】 前記第１のモードと前記第２のモードの
   いずれの使用形態にするかは、前記CPU内に設けられて
   いる少なくとも一つのレジスタの内容によって決定され
   ることを特徴とする請求項１記載の半導体装置。
5. 【請求項５】 前記メモリ装置はＤＲＡＭによって構成
   されることを特徴とする請求項１ないし４のいずれか１
   項に記載の半導体装置。
6. 【請求項６】 前記少なくとも一つのCPUと、前記少な
   くとも一つの１次キャッシュと、前記少なくとも一つの
   メモリ装置は、同一半導体基板上に搭載されていること
   を特徴とする請求項１ないし５のいずれか１項に記載の
   半導体装置。
7. 【請求項７】 複数のワード線と、複数のビット線と、
   該複数のワード線と該複数のビット線の交点に配置され
   るメモリセルとからなるメモリセルアレイを有する半導
   体メモリ装置において、 該半導体メモリ装置は、少なくとも、モードＡと、該モ
   ードＡより小記憶容量で高速アクセス可能なモードＢの
   二つの使用形態を有することを特徴とする半導体メモリ
   装置。
8. 【請求項８】 前記モードＢにおけるアクセス時に選択
   するワード線の数を、前記モードＡにおけるアクセス時
   に選択するワード線の数よりも多くしたことを特徴とす
   る請求項７記載の半導体メモリ装置。
9. 【請求項９】 前記モードＢは、常に同じ情報が少なく
   とも二つ以上のメモリセルに記憶される使用形態である
   ことを特徴とする請求項８記載の半導体メモリ装置。
10. 【請求項１０】 第１の複数のワード線と、第１のビッ
    ト線と、該第１の複数のワード線と該第１のビット線と
    の交点に配置される複数のメモリセルとを含んで構成さ
    れる第１のメモリセルアレイと、 第２の複数のワード線と、第２のビット線と、該第２の
    複数のワード線と、該第２のビット線との交点に配置さ
    れる複数のメモリセルとを含んで構成される第２のメモ
    リセルアレイと、 前記第２のビット線に現れる信号を増幅するセンスアン
    プと、 前記第１のビット線と前記第２のビット線との接続を制
    御するスイッチ手段とを有し、 前記第１のビット線に現れる信号は、前記スイッチ手段
    及び前記第２のビット線を介して該センスアンプに伝達
    され、 前記モードＡの使用形態のときには、前記スイッチ手段
    は導通状態になり、前記第１のメモリセルアレイと前記
    第２のメモリセルアレイは同じアクセスタイムでアクセ
    スされ、 前記モードＢの使用形態のときには、前記スイッチ手段
    は非導通状態になり、前記第１のメモリセルアレイは使
    用されず、前記第２のメモリセルアレイだけが前記モー
    ドＡの場合より高速にアクセスされることを特徴とする
    請求項７記載の半導体メモリ装置。
11. 【請求項１１】 前記第１の複数のワード線の数および
    前記第２の複数のワード線の数はともに、２のべき乗で
    表されることを特徴とする請求項１０記載の半導体メモ
    リ装置。
12. 【請求項１２】 前記モードＢのときには、前記複数の
    ワード線のうち少なくとも一本は、前記半導体メモリ装
    置に入力される如何なるアドレスに対しても選択されな
    いことを特徴とする請求項１０または１１記載の半導体
    メモリ装置。
13. 【請求項１３】 前記メモリセルはＤＲＡＭメモリセル
    によって形成されていることを特徴とする請求項７ない
    し１２のいずれか１項に記載の半導体メモリ装置。
14. 【請求項１４】 請求項１ないし請求項６のいずれか１
    項に記載の該半導体装置において、 少なくとも一つの前記メモリ装置が請求項７から請求項
    １３に記載の半導体メモリ装置によって実現されるとと
    もに、前記第１のモードは前記モードＡによって実現さ
    れ、前記第２のモードは前記モードＢによって実現され
    ることを特徴とする半導体装置。