JP3666705B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はプロセッサとメモリを同一チップ上に搭載した半導体装置に係わり、特に、大容量のメモリを内蔵した半導体装置に関する。
【０００２】
【従来の技術】
半導体集積化技術が進み、CPU（中央処理装置）とメモリを同一チップ上に搭載してワンチップ化されるようになった。
このような半導体集積化技術の第１の従来例として、例えば、アイ・イー・イー・イー，インターナショナル・ソリッド・ステート・サーキッツ・コンファレンス，ダイジェスト・オブ・テクニカル・ペーパーズ，第２１６頁〜第２１７頁，１９９６年(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPERS, 1996)に記載されているものがある。この第１の従来技術は、ワン・チップ上にCPUと２ＫＢの１次キャッシュおよび２ＭＢのDRAMを集積したものであり、CPUと同一チップ上に大容量のDRAMを混載させて設けることによりCPUとDRAM間のデータ転送のバンド幅を高め、それによって高速化を行っている。
【０００３】
また、第２の従来技術として、例えば、特開平１−１４２８４４号公報に記載されたものがある。この第２の従来技術は、半導体集積回路に内蔵したメモリを、キャッシュメモリとしても使用でき、また通常のメモリとしても使用できるように構成したものである。
【０００４】
【発明が解決しようとする課題】
上記第１の従来技術には次のような問題点がある。
すなわち、CPUと大容量メモリ（DRAM）をワン・チップ化したDRAM混在CPUにおいて、新たにチップ外にDRAMを増設した場合、このチップ外に増設したDRAMすなわちオフチップDRAMからCPUへのデータ転送速度は、オンチップDRAMからCPUへのデータ転送速度よりも遅くなる。従って、CPUのメモリ空間中でオフチップDRAMに割り付けられているメモリ空間へのアクセスは、オンチップDRAMに割り付けられているメモリ空間へのアクセスよりも遅くなり、その結果、アドレスによってアクセス速度が異なることになり、アクセス時間の均一性が保たれないという問題点がある。またさらに、オンチップDRAMは、増設したオフチップDRAMへのアクセスの処理速度の向上に全く寄与していないという問題点がある（以下、これらの問題点を第１の課題と呼ぶ）。
【０００５】
またさらに、上記第２の従来技術は次のような問題点がある。すなわち、第２の従来技術を実現するメモリとして、DRAMやフラッシュメモリ等のような大容量のメモリ技術を使用することができない。なぜなら、DRAM等のようなセル面積が小さく大容量化が可能なメモリは、一般的にいって、そのアクセス速度が遅いからである。一般に、CPUコアをRISCアーキテクチャで構成した場合、１次キャッシュのレイテンシは１であることが好ましく、大きくても高々２である必要がある。容量の大きな低速の内部DRAMメモリを１次キャッシュにするのでは、この条件を満たすことは困難である。この条件を満たすためには、SRAM等のセル面積の大きなメモリしか使用できず、その場合にはCPU上に混載できるメモリの容量が限られてしまうという問題点がある（以下、この問題点を第２の課題と呼ぶ）。本発明の目的は、上記第１の課題および第２の課題を一挙に解決し、アクセスするメモリアドレスに対するアクセス時間の均一性を保つとともに、オンチップDRAMをオフチップDRAMへのアクセス速度の向上に寄与させ、さらに、内蔵するメモリとして大容量メモリを使用することができる半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は、上記目的を達成するために、オンチップDRAMとCPUの他に１次キャッシュを設け、CPUと１次キャッシュとオンチップDRAMというメモリの階層構造を作る。さらに、そのDRAM混在CPUにおいて、オフチップDRAMを増設しない場合には、オンチップDRAMはCPUの固定されたアドレスにマッピングし、主記憶として使用する。オフチップDRAMを増設した場合には、オンチップDRAMはCPUの大容量オンチップキャッシュとして働くようにする。さらに、オンチップDRAMの全部あるいは一部を以下に述べる手段で高速化してもよい。
（１）複数のDRAMセルに同じ情報を格納し、アクセス時に複数の該DRAMセルを用いて読み出す。
（２）一部のDRAMセルをセンスアンプに接続しているビット線と分離する。
【０００７】
さらに詳しくは、上記目的を達成するために、本発明の半導体装置は、CPU（CPUコア）と１次キャッシュ（CAA1，CDA1）とメモリ装置（DRAM1）から構成される半導体装置において、前記メモリ装置（DRAM1）がCPUの主記憶として固定したアドレスにマッピングされる第１のモードおよびCPUの２次キャッシュとして動作する第２のモードの使用形態を有することを特徴としている（図２、図３、図４）。
【０００８】
前記第１のモードは前記半導体装置外部に外部メモリ装置を接続しない使用形態（図２）であり、前記第２のモードは前記半導体装置外部に外部メモリ装置（DRAM2）を接続した使用形態（図３）であることを特徴としている。また、前記第１のモードと前記第２のモードは、前記半導体装置外部から入力されるモード信号により（図３のCDCNT1）、または、前記CPU内に設けられているレジスタ（図４のREG1）の内容によって決定されることを特徴とする。
さらに、前記メモリ装置はＤＲＡＭによって構成されること（図１１）、前記CPU（CPUコア）と前記１次キャッシュ（CAA1，CDA1）とメモリ装置（DRAM1）は、同一半導体基板上に搭載されていることを特徴としている。
【０００９】
また、上記目的を達成するために、本発明の半導体メモリ装置は、複数のワード線（WL0〜WL255）と、複数のビット線（DL0〜DL15，DLB0〜DLB15）と、該複数のワード線と該複数のビット線の交点に配置されるメモリセルとからなるメモリセルアレイを有する半導体メモリ装置において、該半導体メモリ装置は、少なくとも、モードＡと、該モードＡより小記憶容量で高速アクセス可能なモードＢの二つの使用形態を有することを特徴としている（図１４、１６）。
前記モードＢにおけるアクセス時に選択するワード線の数を、前記モードＡにおけるアクセス時に選択するワード線の数よりも多くしたこと、前記モードＢは、常に同じ情報が少なくとも二つ以上のメモリセルに記憶される使用形態であることを特徴としている（図１４）。
【００１０】
第１の複数のワード線（WL128〜WL255）と、第１のビット線（EL0〜EL15，ELB0〜ELB15）と、該第１の複数のワード線と該第１のビット線との交点に配置される複数のメモリセルとを含んで構成される第１のメモリセルアレイと、第２の複数のワード線（WL0〜WL127）と、第２のビット線（DL0〜DL15，DLB0〜DLB15）と、該第２の複数のワード線と該第２のビット線との交点に配置される複数のメモリセルとを含んで構成される第２のメモリセルアレイと、該第２のビット線に現れる信号を増幅するセンスアンプ（Q1〜Q4）と、該第１のビット線と該第２のビット線との接続を制御するスイッチ手段（HSW）とを有し、該第１のビット線に現れる信号は、該スイッチ手段及び該第２のビット線を介して該センスアンプに伝達され、前記モードＡの使用形態のときには、該スイッチ手段は導通状態になり、該第１のメモリセルアレイと該第２のメモリセルアレイは同じアクセスタイムでアクセスされ、前記モードＢの使用形態のときには、該スイッチ手段は非導通状態になり、該第１のメモリセルアレイは使用されず、該第２のメモリセルアレイだけが前記モードＡの場合より高速にアクセスされることを特徴としている。また前記第１の複数のワード線の数と、前記第２の複数のワード線の数はともに２のべき乗で表されることを特徴とし、また前記モードＢのときには、該複数のワード線のうち少なくとも一本は、該半導体メモリ装置に入力される如何なるアドレスに対しても選択されないことを特徴としている（図１６）。さらに、前記メモリセルはＤＲＡＭメモリセルによって形成されていることを特徴としている。
【００１１】
上述した半導体装置を構成するメモリ装置を前記半導体メモリ装置によって実現するとともに、前記第１のモードを前記モードＡによって実現し、前記第２のモードを前記モードＢによって実現することを特徴としている。
【００１２】
【発明の実施の形態】
以下、本発明の一実施例を図面を参照して詳細に説明する。
図１は本発明の最も基本的な実施例の構成図である。
同図において、CAA1は１次キャッシュ用タグアレイ１、CDA1は８ＫＢの１次キャッシュ用データアレイ１、CAA2は２次キャッシュ用タグアレイ２、CDA2は２ＭＢの内部DRAMメモリDRAM1、BUSCはバスコントローラを示しており、これらはCPUコアとともに同一半導体チップ内に形成され、全体としてマイクロプロセッサCPU1を構成している。
【００１３】
上記のように構成されたマイクロプロセッサCPU1において、CPUコアから出力されているバスBUSに、２次キャッシュ用タグアレイ２(CAA2)、内部DRAMメモリ(DRAM1)CDA2、１次キャッシュ用タグアレイ１(CAA1)、１次キャッシュ用データアレイCDA1、バスコントローラBUSCが接続されており、またバスコントローラBUSCからは半導体チップ外部に向けて外部バスEXTが接続されている。さらに、２次キャッシュ用タグアレイ２(CAA2)にはマイクロプロセッサCPU1の外部からDRAMモード信号CDCNT1が入力されている。
内部DRAMメモリ(DRAM1)CDA2は、CPUコアと同一半導体チップ上に形成されているため、CPUコアとの接続が高バンド幅になるように設計されている。
マイクロプロセッサCPU1に入力されるDRAMモード信号CDCNT1によって、以下に示すようにマイクロプロセッサCPU1の動作モードを変化させることができる。
【００１４】
図２は、図１に示した本発明の実施例の一使用形態を説明するための図であり、（Ａ）は接続構成図、（Ｂ）はマッピング図である。
同図（Ａ）では、マイクロプロセッサCPU1の外部バスEXTにＩ／Ｏ装置（例えば、キーボートなどの入力装置のコントローラやディスプレイコントローラ，ディスクコントローラなど）が接続されている。また、DRAMモード信号CDCNT1は接地されており、“Ｌ”レベルに固定されている。この構成の場合は、同図（Ｂ）に示すように、１次キャッシュ用タグアレイ１(CAA1)と１次キャッシュ用データアレイ１(CDA1)とで構成されている１次キャッシュはその内部DRAMメモリ(DRAM1)CDA2の内容をキャッシングする。このとき内部DRAMメモリCDA2は、CPUコアのメモリ空間であるアドレスの$00000000番地〜$001FFFFF番地にマッピングされ、２ＭＢの主記憶として働く。主記憶としての内部DRAMメモリ(DRAM1)CDA2は、CPUコアとの接続が高バンド幅になるように設計されているため、CPUコアは内部DRAMメモリ(DRAM1)CDA2と高速にデータ通信を行え、それによって高速処理が可能になる。以下、図２（Ｂ）のような、内部DRAMメモリ(DRAM1)CDA2を主記憶とするこのモードを「第１のモード」と呼ぶ。
【００１５】
図３は、図１に示した実施例の他の使用形態を説明するための図であり、（Ａ）は接続構成図、（Ｂ）はマッピング図である。
同図（Ａ）では、外部バスEXTに図２（Ａ）に示したＩ／Ｏ装置の他に外部メモリ装置として容量１６ＭＢの外部DRAMメモリDRAM2が接続されている。また、DRAMモード信号CDCNT1は電源電位に接続されている。このとき、内部DRAMメモリ(DRAM1)CDA2は２次キャッシュ用タグアレイ２(CAA2)とともに２次キャッシュを構成し、１次キャッシュ用タグアレイ１(CAA1)と１次キャッシュ用データアレイ１(CDA1)とで構成されている１次キャッシュとマイクロプロセッサCPU1の外部に接続された外部メモリ装置の間で２ＭＢの大容量・高バンド幅キャッシュとして機能する。図３（Ｂ）はこの時のメモリ空間のマッピングの様子を示している。以下、図３（Ｂ）に示すような、内部DRAMメモリ(DRAM1)CDA2を２次キャッシュとするモードを「第２のモード」と呼ぶ。
【００１６】
なお、図３（Ａ）では、外部メモリ装置としてDRAMを使用しているが、記憶機能を有するメモリ装置であれば他の如何なる種類のものであってもよい。例えば、カード型の不揮発性メモリでもよい。また、バスコントローラBUSCは必要でなければ特に設置する必要はなく、単にCPUコアからのバスBUSと外部バスEXTを接続するバッファであってもよい。
【００１７】
ここで、図３（Ａ）の構成において、内部DRAMメモリ(DRAM1)CDA2を主記憶として用いるとともに、外部DRAMメモリDRAM2を前記内部DRAMメモリ(DRAM1)CDA2と連続した固定した主記憶メモリ空間にマッピングする構成を考える。この場合は、内部DRAMメモリ(DRAM1)CDA2の２ＭＢに主記憶メモリ空間($00000000〜$001FFFFF）が固定的にマッピングされ、外部DRAMメモリDRAMの１６ＭＢにこれと連続する固定した主記憶メモリ空間（$00200000〜$011FFFFF）がマッピングされる（以下、この構成を「従来構成」と呼ぶ）。この「従来構成」には次のような問題がある。
【００１８】
（１）CPUコアからのアクセス速度は、内部DRAMメモリ(DRAM1)CDA2のメモリ空間($00000000〜$001FFFFF)と外部DRAMメモリのメモリ空間($00200000〜$011FFFFF)とで異なる、つまり、アクセスするアドレスによって異なることになり、主記憶へのアクセス時間の均一性が保たれない。この場合は、例えば、アプリケーションを主記憶にロードする際、ロードするアドレスによってアプリケーションの処理速度が変化してしまうという問題が生じる。
（２）全メモリ空間の大部分を占めているメモリ空間$00200000〜$011FFFFFのアクセスでは、CPUコアと同一の半導体チップ上に形成した高バンド幅の内部DRAMメモリ(DRAM1)CDA2が活用されないという問題が生じる。
【００１９】
しかしながら、上述した本発明の「第２のモード」の構成にすれば、CPUコアと同一の半導体チップ上に形成した高バンド幅な内部DRAMメモリ(DRAM1)CDA2は高速な２次キャッシュとして働くため、次のような顕著な効果を有する。
（ａ）高バンド幅の内部DRAMメモリ(DRAM1)CDA2は、外部DRAMメモリDRAM2の実効的なレイテンシ短縮に役立つという効果がある。
（ｂ）主記憶として使えるメモリは、図３（Ｂ）に示したように$00000000から$00FFFFFFまでになり、「従来構成」の場合の$00000000〜$011FFFFFより小容量になるが、アクセス時間は一定に保たれるという効果がある。
【００２０】
以下に、上記「第１のモード」と「第２のモード」と「従来構成」での実効的なレイテンシを計算する。ここで、１次キャッシュ用タグアレイCAA1と１次キャッシュ用データアレイCDA1とで構成されている１次キャッシュのレイテンシを１，ヒット率を９０％、内部DRAMメモリ(DRAM1)CDA2のレイテンシを３、それを２次キャッシュ用タグアレイCAA2とともに２次キャッシュとして用いたときのレイテンシを３，ヒット率を９９％、外部DRAMメモリDRAM2のレイテンシを１２と仮定する。
【００２１】
（１）「第１のモード」の場合：
主記憶メモリ空間は$00000000から$001FFFFFまでの２ＭＢで、実効レイテンシは１．２（＝１×０．９＋３×０．１）となる。
（２）「第２のモード」の場合：
主記憶メモリ空間は$00000000から$00FFFFFFまでの１６ＭＢで、実効レイテンシは１．２０９（＝１×０．９＋３×０．１×０．９９＋１２×０．１×０．０１）となる。
【００２２】
（３）「従来構成」の場合：
主記憶メモリ空間は$00000000から$011FFFFFまでの１８ＭＢで、実効レイテンシは、メモリ空間$00000000から$001FFFFFまでの２ＭＢのレイテンシは１．２（＝１×０．９＋３×０．１）、メモリ空間$00200000から$011FFFFFまでの１６ＭＢのレイテンシは２．１（＝１×０．９＋１２×０．１）となる。
以上のように、本発明では、「第２のモード」の構成によって「従来構成」におけるレイテンシを約４２％低減させることができる。また、「第１のモード」は高バンド幅の内部DRAMメモリを最大限に使用した使用方法であるが、「第２のモード」でのレイテンシもそれとほとんど変わらない値が得られることがわかる。
【００２３】
上述した計算においては外部DRAMメモリDRAM2のレイテンシは１２と仮定したが、その値が大きくなるとさらに本発明の効果が大きくなる。低電力システムを構築するためには外部バスのバス周波数を極めて低く設定する方法が有効である。その場合、外部DRAMメモリDRAM2のレイテンシは大きくなる。この場合でも本発明の方法により低電力システムの性能を維持することが可能になる。
【００２４】
図１ないし図３で説明した本発明の実施例では、マイクロプロセッサCPU1のモード（「第１のモード」か「第２のモード」）を、マイクロプロセッサCPU1外部から入力されるDRAMモード信号CDCNT1によって決定しているが、図４は、CPUコア内にあるレジスタREG1に格納されている情報によって決定するようにした実施例である。このレジスタREG1はマイクロプロセッサCPU1のステータスレジスタの一つのフラグでもよいし、特別に設けたレジスタであってもよい。要は、現在のマイクロプロセッサCPU1のモード（「第１のモード」か「第２のモード」）を保持できるものであれば他の如何なるものでもよい。この場合、マイクロプロセッサCPU1は、例えば、レジスタREG1の内容が“０”の場合には「第１のモード」として、“１”の場合には「第２のモード」として動作するように構成しておく。
【００２５】
さらに、マイクロプロセッサCPU1を「第１のモード」で動作させるか、「第２のモード」で動作させるかの決定手段は、特に限定されないが、例えば、外部バスに外部DRAMメモリDRAM2等の主記憶となり得る外部メモリ装置が接続されているかどうかによって決定するようにしてもよい。この場合、例えば、外部メモリ装置が接続されていなければ「第１のモード」に、接続されていれば「第２のモード」に決定するなどが考えられる。
【００２６】
図５は、この方法によるレジスタREG1の設定方法の実施例である。図５は、レジスタＡを用いてメモリ空間を検索し、外部メモリ装置が接続されている場合には「第２のモード」に、接続されていない場合には「第１のモード」に設定するフローを示している。
【００２７】
さらに詳細に説明すると、まず、ステップ１０１において、レジスタＡに“００００００００”を格納しておく。次に、ステップ１０２において、レジスタＡの内容の物理アドレスに外部メモリが存在するか否かを判定する。レジスタＡの内容の物理アドレスに外部メモリが存在すれば（ステップ１０２：Ｙ）、レジスタＡをインクリメントする（レジスタＡの内容を“０００００００１”にする）。ここで、レジスタＡの内容のアドレスに外部メモリが存在するかどうかの判定は、例えばそのアドレスに$55を書き込み、再度読み出して、その内容が$55かどうかを検査し、$55であれば外部メモリが存在すると判定すればよい。次に、ステップ１０４において、レジスタＡの内容がステップ１０１で格納した“００００００００”であるか否かを判定し、“００００００００”であればモード“１”に設定し、それ以外であればモード“２”を設定する。なお、図５のステップ１０２〜１０４では、外部メモリが存在するか否かだけを判断しているが、実際には外部メモリの容量を検出し、予め決められた所定の値以上の容量（モード２に設定することが効果的になる容量）を有する場合にのみモード２に設定するようにしてもよい。
なお、特に限定しないが、このモード設定動作は、マイクロプロセッサCPU1の電源を入れた直後に、例えばオペレーションシステムのブート時に行うとよい。
【００２８】
マイクロプロセッサCPU1へのモードの指定方法として、図１あるいは図４以外にも様々考えられるが、モードを決定できるものであれば他の如何なる方法であってもよいことはいうまでもない。
【００２９】
図６は、１次キャッシュ用タグアレイCAA1、および、１次キャッシュ用データアレイCDA1の一実施例である。この構成はダイレクトマップ形式のキャッシュの構造になっている。以下、キャッシュは基本的にダイレクトマップ形式の実施例を示すが、例えば、A.J.Smith, "Cache Memories", Computer Surveys, Vol.14, No. 3, September 1982のFigure 2に記載されているようなセットアソシアティブ形式のものや、フルアソシアティブ形式のであってもよい。
図６において、CMP1は１９ビットの比較器、DEC1およびDEC2は８ビットのデコーダを示している。また、TARY1はタグメモリアレイで、DARY1はデータメモリアレイである。特に限定はしないが、タグメモリアレイTARY1およびデータメモリアレイDARY1はSRAMメモリセルで構成すればよい。
【００３０】
CPUコアからアドレス（ＡＤＤＲＥＳＳ）が入力されると、デコーダDEC1およびDEC2はアドレスの５ビット目から１２ビット目の８ビット（101および102）をデコードする。これらのデコーダDEC1およびDEC2からのデコード信号により、タグメモリアレイTARY1およびデータメモリアレイDARY1からそれぞれ一行がデータ103と104として読み出される。タグメモリアレイTARY1から読み出された１９ビットのデータ103と、アドレス（ＡＤＤＲＥＳＳ）のタグ部である１３ビット目から３１ビット目の１９ビット（100）を比較器CMP1で比較する。比較結果が一致していれば、ヒットとしてヒット信号105を出力し、例えば、読み出しの場合、データメモリアレイDARY1から読み出された256ビットのデータ104をCPUコアに出力する。書き込みの場合、CPUコアからの入力データをデータメモリアレイDARY1に書き込む。
【００３１】
図７は２次キャッシュ用タグアレイCAA2の実施例である。図６の場合と同様に、ダイレクトマップ形式のキャッシュの構造になっているが、セットアソシアティブ形式のものや、フルアソシアティブ形式のものでもよい。ただし、内部DRAMメモリが、例えば２ＭＢなど大容量の場合には以下の理由でダイレクトマップ形式の方が得策である。
（１）１ＭＢ以上の大容量のキャッシュのヒット率は、キャッシュの連想形式の依存性が少ない。
（２）大容量のキャッシュではタグアレイの面積が大きくなる。従って、セットアソシアティブ形式等を採用すれば、さらにタグアレイの面積が増加し、チップ面積増加につながる。特に図示しないが、例えばＣＡＭ（Content Addressable Memory）を用いてフルアソシアティブ方式にしてもよい。その場合、「第１のモード」ではＣＡＭの中のデータはリプレース禁止にし、図７のようなデコーダの機能を実現できるようにプログラミングすればよい。
【００３２】
図７において、CMP2およびCMP3は１１ビットの比較器、MUX1は１ビットのセレクタ、DEC3は１６ビットのデコーダを示している。また、TARY2はタグメモリアレイである。特に限定はしないが、タグメモリアレイTARY2はSRAMメモリセルで構成すればよい。
CPUコアから３１ビットのアドレス（ＡＤＤＲＥＳＳ）が入力されると、デコーダDEC3はこのアドレスの５ビット目から２０ビット目の１６ビット（201）をデコードする。このデコード信号により、タグメモリアレイTARY2から一行が１１ビットのデータ（205）として読み出される。この１１ビットのデータ（205）とアドレス（ＡＤＤＲＥＳＳ）のタグ部である２１ビット目から３１ビット目の１１ビット（200）を比較器CMP2で比較し、その比較結果を比較出力202（一致のとき１）として出力する。また、アドレス（ＡＤＤＲＥＳＳ）のタグ部である２１ビット目から３１ビット目の１１ビット（200）が全て“０”かどうかを比較器CMP3で比較し、その比較結果を比較出力203（一致のとき１）として出力している。
セレクタMUX1は、DRAMモード信号CDCNT1が“１”のとき比較出力202を、DRAMモード信号CDCNT1が“０”のとき比較出力203を、ヒット信号HIT1として選択出力する。
【００３３】
以上説明した動作から明らかなように、「第１のモード」の場合、DRAMモード信号CDCNT1に“０”が設定されるので、ヒット信号HIT1に一致出力が得られるのはアドレスのタグ部の２１ビット目から３１ビット目が全て“０”の時だけである。これにより内部DRAMメモリDRAM1はメモリ空間に固定してマッピングされる。
また、「第２のモード」の場合、DRAMモード信号CDCNT1に“１”が設定されるが、ヒット信号HIT1に一致出力が得られるのは２次キャッシュ用タグアレイCAA2で一致出力が得られたとき、すなわちタグメモリアレイTARY2の１１ビット出力（205）とアドレスのタグ部の２１ビット目から３１ビット目の１１ビットが一致したときである。このヒット信号HIT1を用いることにより、内部DRAMメモリ(DRAM1)CDA2はキャッシュとして動作させることができる。このように、図７の実施例構成によって、図２（Ｂ）あるいは図３（Ｂ）に示すような内部DRAMメモリDRAM1の２種類の動作モードを、DRAMモード信号CDCNT1によって制御することが可能になる。
【００３４】
図８は、図３（Ａ）および（Ｂ）に示した「第２のモード」とは別のモードの実施例を示す図である。図８も、図３（Ｂ）と同様に、図３（Ａ）に示したように外部バスEXTに外部DRAMメモリDRAM2を接続した場合のメモリ空間の構成例を示している。しかしながら、図３（Ｂ）では内部DRAMメモリDRAM1の全てを２次キャッシュとして動作させているのに対して、図８では内部DRAMメモリDRAM1の容量の半分（１ＭＢ）をアドレス$00000000から$000FFFFFまでのアドレスに主記憶として固定してマッピングし、残りの半分（１ＭＢ）を２次キャッシュとして動作させている点が異なっている（以下、図８のモードを「第３のモード」と呼ぶ）。
【００３５】
次に、図８示した「第３のモード」の実効的なレイテンシを計算する。ここでは、１次キャッシュ用タグアレイCAA1と１次キャッシュ用データアレイCDA1とで構成されている１次キャッシュのレイテンシを１、ヒット率を９０％、内部DRAMメモリDRAM1のレイテンシを３、それを２次キャッシュ用タグアレイCAA2とともに２次キャッシュとして用いたときのレイテンシを３、ヒット率を９８％、外部DRAMメモリDRAM2のレイテンシを１２と仮定する。
主記憶メモリ空間は$00000000から$010FFFFFまでの１７ＭＢであり、上記のレイテンシを仮定した場合の実効レイテンシはメモリ空間$00000000から$000FFFFFまでの１ＭＢは１．２（＝１×０．９＋３×０．１）、メモリ空間$00100000から$010FFFFFまでの１６ＭＢは１．２１８（＝１×０．９＋３×０．１×０．９８＋１２×０．１×０．０２）となる。
【００３６】
以上の計算からわかるように、「第３のモード」を設けることにより、「第２のモード」のレイテンシ１．２０９とほとんど変わらないレイテンシで主記憶の大部分をアクセスでき、さらにメモリ空間$00000000から$000FFFFFまではより高速にアクセスできる。従って、特別高速なアクセスが要求されプログラムやデータ（例えば、高頻度のアクセスが期待されるＯＳの各種デバイスドライバ等）をメモリ空間$00000000から$000FFFFFまでに配置することによってマイクロプロセッサCPU1を用いたシステムの性能を向上させることができる。例えば、フレームバッファをこのメモリ空間にマッピングすることも有効である。
【００３７】
図９は、図８に示した「第３のモード」のメモリマッピングを実現する２次キャッシュ用タグアレイCAA2の実施例である。
図９と前述した図７を比較すると、セレクタMUX1のセレクト信号として、図７ではDRAMモード信号CDCNT1を直接入力しているが、図９では、アドレスの２０ビット目から３１ビット目までを１２入力ＯＲ回路210で論理和をとった１ビット信号209とDRAMモード信号CDCNT1とを２入力ＡＮＤ回路208で論理積をとった信号207をセレクト信号として入力している。
従って、アドレスの２０ビット目から３１ビット目が全て“０”の場合（メモリ空間$00000000から$000FFFFFまで）は１２入力ＯＲ回路210からの１ビット信号209は“０”になるため、比較器CMP3の比較結果がヒット信号HIT1に出力され、内部DRAMメモリDRAM1のメモリ空間$00000000から$000FFFFFまでは主記憶メモリ空間に固定してマッピングされる。また、それ以外の場合（メモリ空間$00100000から$FFFFFFFFまで）は図７と全く同様に動作する。以上の動作により、図８の「第３のモード」のメモリマッピングが実現できる。
【００３８】
図１０は内部DRAMメモリDRAM1の実施例である。本実施例は、容量が２ＭＢ，ラインサイズ（出力データ幅）が256ビットであり高バンド幅に設計されている。
同図において、MA0〜MA15はメモリバンク、DL0〜DL15およびDLB0〜DLB15はローカルビット線、YSW0はＹスイッチ、CDL0はコモンデータ線、BSW0はバンクスイッチ、RD0〜RD15は行デコーダ、CD0〜CD15は列デコーダ、303はメインアンプである。
容量１６ＭＢのDRAMメモリは１６個の１ＭＢのメモリバンクMA0〜MA15に分割され、バンクスイッチBSW0を介してグローバルビット線GDL0〜GDL255に接続されている。バンクスイッチBSW0とＹスイッチYSW0は、列デコーダCD0〜CD15のデコード結果によって選択的に開閉され、グローバルビット線GDL0〜GDL255にローカルビット線DL0〜DL15およびDLB0〜DLB15の一組を接続する。
【００３９】
図１１は、図１０中のグローバルビット線１ビット分に対応する一つのメモリバンクの構成をより詳しく図示したものである。
同図において、MCはDRAMメモリセル、Q5〜Q7およびQ8〜Q10はＮ型ＭＯＳトランジスタでイコライザEQ1を形成しており、イコライズ信号EQで制御される。Q1およびQ2はＰ型ＭＯＳトランジスタ、Q3およびQ4はＮ型ＭＯＳトランジスタであり、Q1〜Q4でセンスアンプSANを形成している。SPLおよびSNLはそのセンスアンプの起動信号、YSW0はＹスイッチ、CDL0はコモンデータ線、BSW0はバンクスイッチ、RD0は行デコーダ、CD0は列デコーダ、DL0〜DL15およびDLB0〜DLB15はローカルビット線、GDL0はグローバルデータ線、DCNT1はタイミングコントローラである。
センスアンプの起動信号SPLおよびSNLとイコライズ信号EQはタイミングコントローラDCNT1によって制御されている。また、行デコーダRD0からの出力はワード線WL0からWL255に接続され、メモリセルMCの一行を選択する。列デコーダCD0からの出力400および401はＹスイッチYSW0とバンクスイッチBSW0の選択を行っており、いわゆる階層型Ｉ／Ｏ構成になっている。
【００４０】
図１２は行デコーダRD0を詳細に示した図である。
同図において、DC2およびDC1は３ビットのプリデコーダ、DC0は２ビットのプリデコーダ、DD0〜DD255はワードデコーダドライバである。
プリデコーダDC2，DC1，DC0は、それぞれ、アドレス（ＡＤＤＲＥＳＳ）の５ビット目から７ビット目までの３ビットと、８ビット目から１０ビット目までの３ビットと、１１ビット目から１２ビット目までの２ビットをそれぞれデコードし、プリデコーダ出力B7〜B0，B15〜B8，RX3〜RX0に出力している。プリデコーダDC0は、例えば、アドレスビット対(A12,A11)の値(0,0),(0,1),(1,0),(1,1)のそれぞれに対応してRX0,RX1,RX2,RX3に“１”を出力するデコーダである。ワードデコーダドライバDD0〜DD255は、プリデコーダ出力B15〜B8，B7〜B0，RX3〜RX0をデコードし、ワード線WL0〜WL255のうち一本を選択アサートするドライバである。
【００４１】
図１３は、図１１および図１２の動作波形図の例を示している。
プリデコーダDC0からプリデコーダ出力RX0がしきい値電圧Vth分だけブーストさせてアサートすると、それに対応してワード線WL0が同じくしきい値電圧Vth分だけブーストされてアサートされる。これによってメモリセル１行が選択され、そのDRAMメモリセルMCに蓄えられてた電荷が、ローカルビット線DLおよびDLBの容量に容量分割されて、ローカルビット線DLおよびDLBに電位差Vsとして出力される。その電位差Vsが確定してから（ワード線WL0が立ち上がってから、tNL時間後）タイミングコントローラDCNT1がセンスアンプ起動信号SNLおよびSPLを順次アサートし、センスアンプSANを起動し、ローカルビット線DLおよびDLBの電位差Vsを電源電圧の電位差（Ｖdd〜０）まで増幅する。
【００４２】
図１４は、本発明を実施するために図１２の行デコーダRD0を改良したものであり、具体的には、図１２のプリデコーダDC0をダブル選択プリデコーダDC3に置き換えたものである。ダブル選択プリデコーダDC3には、DRAMモード信号CDCNT1が新たに入力されており、DRAMモード信号CDCNT1が“０”の場合にはプリデコーダDC0と同様の動作を行う。すなわち、ダブル選択プリデコーダDC3の出力RX0,RX1,RX2,RX3の値が“１”になるのは、アドレスビット対(A12,A11)の値がそれぞれ(0,0),(0,1),(1,0),(1,1)のときである。
【００４３】
しかし、DRAMモード信号CDCNT1が“１”の場合には、ダブル選択プリデコーダDC3の出力RX0とRX2はアドレスビットA11が“０”のとき“１”になり、同様にダブル選択プリデコーダDC3の出力RX1とRX3はアドレスビットA11が“１”のときに“１”になる。すなわち、出力RX0とRX2は同時にアサートされ、また出力RX1とRX3も同時にアサートされる。
これによりワード線は常に２本同時に選択される。同時に選択されるワード線に接続されているDRAMメモリセルは同じ情報が記憶されることになるため、図１４を用いて構成された内部DRAMメモリDRAM1の容量は図１２を用いて構成した内部DRAMメモリDRAM1の容量の半分になる。
【００４４】
図１５は、図１４でDRAMモード信号CDCNT1を“１”に設定した場合の読み出し動作波形図を示している。DRAMモード信号CDCNT1を“１”の場合、アドレスビットA11が“０”を有する一つのアドレス入力で、ダブル選択プリデコーダDC3の出力RX0とRX2が同時にアサートされ、それによってワード線WL0とWL2が同時に選択されている。ワード線WL0とワード線WL2に接続されたDRAMメモリセルの電荷は同一のビット線に読み出されるため、DRAMメモリセルに格納されている電荷が見かけ上２倍になったかのように振る舞い、ローカルビット線に読み出される電位差Vs1は図１３のローカルビット線の電位差Vsと比較して大きくなる。従って、本例で２本のワード線WL0,WL2が同時に選択されてからセンスアンプSANを起動するまでの時間tNL1を図１３で１本のワード線WL0が選択されてからセンスアンプSANを起動するまでの時間tNLよりも短く設計でき、結果的に読み出しの高速化が可能になる。
【００４５】
以下、図１４および図１５に示したような方法により、「第２のモード」と同様に内部DRAMメモリDRAM1を２次キャッシュとして用い、さらにその容量を犠牲にして高速化するようにしたモードを「第４のモード」（モードＢ）と呼ぶ。図１４および図１５の実施例による「第４のモード」（モードＢ）では、前述したように、２次キャッシュとして動作する内部DRAMメモリDRAM1は容量は半分の１ＭＢになるが高速に動作する。内部DRAMメモリDRAM1が２ＭＢもあれば、アプリケーションによっては２次キャッシュとしてのヒット率は十分すぎるくらい高いことがある。この場合、容量を犠牲にしても高速に動作させる方がシステム全体としての性能が向上する。
【００４６】
ここで、１次キャッシュ用タグアレイCAA1と１次キャッシュ用データアレイCDA1とで構成されている１次キャッシュのレイテンシを１、ヒット率を９０％、２次キャッシュといての内部DRAMメモリDRAM1のレイテンシを２、ヒット率を９８％、外部DRAMメモリDRAM2のレイテンシを１２と仮定すると、実効的なレイテンシは、１．１２（＝１×０．９＋２×０．１×０．９８＋１２×０．１×０．０２）となる。前述したように、「第２のモード」の場合のレイテンシは１．２０９であったので、第４のモードのレイテンシの方が約２６％高速化していることがわかる。
【００４７】
図１０ないし図１５で示した内部DRAMメモリDRAM1は２次キャッシュとして動作させた場合、ダイレクトマップ方式のキャッシュになる。特に図示しないが、例えば、行デコーダRD0〜RD15にＣＡＭ（Content Addressable Memory）を用いて、フルアソシアティブ方式の２次キャッシュになるようにしてもよい。その場合、「第１のモード」のときはＣＡＭの中のデータはリプレース禁止にし、通常のデコーダの機能をするようにプログラミングしておけばよい。その場合２次キャッシュ用タグアレイCAA2は不要になる。
【００４８】
図１６は、上述した「第４のモード」（モードＡ／Ｂ）を実施するための内部DRAMメモリのメモリセルアレイのメモリアレイの別の実施例を示す図であり、図１７はその動作波形図（モードＢ）である。
図１６は、図１１におけるローカルビット線DL0〜DL15およびDLB0〜DLB15を、階層スイッチHSWによって二分、すなわち、ローカルビット線DL0〜DL15およびDLB0〜DLB15と、ローカルビット線EL0〜EL15およびELB0〜ELB15とに二分したものである。階層スイッチHSWはタイミングコントローラDCNT2からの階層スイッチ制御信号HSW0によって制御される。ローカルビット線DL0〜DL15およびDLB0〜DLB15を二分したことに伴い、図１６では、ローカルビット線DL0〜DL15およびDLB0〜DLB15に接続されたイコライザEQ2と、ローカルビット線EL0〜EL15およびELB0〜ELB15用に接続されたイコライザEQ1の２つのイコライザを備えている。この構成において、「第１のモード」で動作させる場合、階層スイッチ制御信号HSW0がアサートされ、階層スイッチHSWを全て閉じた状態にする（モードＡ）。また、「第４のモード」で動作させる場合、階層スイッチ制御信号HSW0をネゲートし、階層スイッチHSWを開いた状態にする（モードＢ）。
【００４９】
図１７は、図１６の内部DRAMメモリを「第４のモード」（モードＢ）で動作させた場合（階層スイッチを開いた状態）での動作波形図である。ワード線WL0によって選択されたDRAMメモリセルの電荷はローカルビット線に読み出されるが、図１１と比較してローカルビット線DL0からDL15，DLB0からDLB15は半分の長さになっているためビット線容量が半分になり、ローカルビット線に読み出される電位差Vs2は図１３のデータ線電位差Vsと比較して大きくなる。従って、センスアンプを起動するタイミングtNL2を図１３のtNLよりも短く設計でき、読み出しが高速にできる。
【００５０】
図１６の第４のモード（モードＢ）の実施例では、ローカルビット線を二等分する位置に階層スイッチHSWを配置した例を示しているが、階層スイッチHSWを設ける位置は任意であり、その位置によってさらなる効果が生じる。例えば、階層スイッチHSWをローカルビット線を３：１に内分する位置に配置した場合は、階層スイッチを開くと容量は４分の１になるが二分したときよりも高速化になるという効果がある。要はローカルビットに接続しているDRAMメモリセルの一部をローカルビット線から切り放すことによってメモリ容量は犠牲になるが高速化が達成できる。
【００５１】
図１６および図１７に開示した方法でも、図１４および図１５に開示した方法と同様に容量は半分になるが高速に読み出し動作が行え、「第４のモード」が実現できることがわかる。「第４のモード」の実現方法は上述した２つの方法に特に限定されないが、キャッシュとして内部DRAMメモリDRAM1を用いる場合にはその容量を犠牲にして高速化できるのであれば別の方法でもよい。
【００５２】
図１４ないし図１７に示した実施例は、内部DRAMメモリの容量が十分に大きいため、容量を半分にしてもヒット率はそれほど変化しないという現象を利用している。しかし、このような容量を犠牲にした高速化以外でも、キャッシュとして動作させることを利用した高速化が別の方法で実現できるのであればその方法でもよい。特にその方法は限定しない。
【００５３】
以上説明した「第２のモード」〜「第４のモード」の何れかを持つ本発明のマイクロプロセッサは、「第１のモード」のみを持つ従来のマイクロプロセッサと比較すると、２次キャッシュ用タグアレイCAA2分面積が増加する。特に内部DRAMメモリDRAM1の容量が大きいと２次キャッシュ用タグアレイCAA2の容量も大きくなり、チップ面積が増加してしまうという新たな問題が生じてくる。
図１８および図１９はその影響を低減するための実施例である。
図１８では、アドレス（ＡＤＤＲＥＳＳ）のビット５からビット１６の１２ビットをデコーダDEC4でデコードしてタグメモリアレイTARY3を指定しており、それによって、デコーダへ入力されるアドレスビットの数が図７の場合（１６ビット）に比較して４ビット少なくなり、タグメモリアレイのエントリが１６分の１になっている。また図１９では、内部DRAMメモリDRAM1にはヴァリッドビットVが新たに増設されている。
【００５４】
タグメモリアレイTRAY3に記憶されているタグは、内部DRAMメモリDRAM1の１６ライン分で共有されており、キャッシュとしてはラインサイズが２５６ビットから４０９６ビットになったように振る舞う。しかし、ラインサイズが４０９６ビットのように長ければ、リプレースメント等に時間を要し、効率が低下する。それを防ぐために、図１９に示すように、ヴァリッドビットVを２５６ビットごとに設け、リプレースメント等は２５６ビット単位で行えるようにし、ラインサイズを２５６ビットにしている。
【００５５】
キャッシュとしては、タグのエントリが１６分の１なので、ラインサイズを４０９６ビットにしたときのヒット率しか得られないが、内部DRAMメモリが大容量であればヒット率はそれほど低下しない。そして占有面積はタグメモリアレイTARY3が１６分の１で済むので小面積化が可能になり、上述したチップ面積増加の問題を低減できる。
なお、図１９の実施例においても、図１４ないし図１７で説明した高速化技術を用いてもよいことは明かである。
【００５６】
以上の実施例では、内部DRAMメモリDRAM1はコンデンサ（静電容量）によって情報を記憶するダイナミックランダムアクセスメモリ（DRAM）のメモリセルによってメモリが構成されているが、強誘電体膜の分極特性によって情報を記憶する強誘電体メモリ（FRAM）のメモリセルや、フローティングゲート中に蓄えられた電荷によって情報を記憶するフラッシュメモリのメモリセルで構成してもよい。また、SRAMメモリセルを使ったB場合でもセル面積が小さくなる高抵抗負荷型SRAMメモリセル等で構成してもよい。要は面積あたりの容量が大きくなるようなものであれば特に限定しない。
【００５７】
なお、図１ないし図１９に示した実施例の説明では、キャッシュとして必要不可欠な部分のみを記載しているが、ＬＲＵアレイやトランスレーション・ルック・アサイド・バファ（ＴＬＢ）等の公知のキャッシュの動作に必要なものを接続してもよいことはいうまでもない。また、それらとCPUコア、キャッシュとの関係は特に言及していないが、例えば、キャッシュとＴＬＢとの関係では、キャッシュは１次キャッシュ、２次キャッシュを問わず、CPUコアからの論理アドレスでアクセスしても、ＴＬＢからの出力される物理アドレスでアクセスしてもよい。要はCPUコアと内部DRAMメモリの関係が本発明の範囲を越えなければよい。
【００５８】
また、図１ないし図１９に示した実施例の説明では、マイクロプロセッサCPU1には１次キャッシュ用タグアレイCAA1と１次キャッシュ用データアレイCDA1で構成される１次キャッシュが含まれていることを前提としていたが、１次キャッシュ用タグアレイCAA1と１次キャッシュ用データアレイCDA1がなくてもよく、機能的に同等のものがマイクロプロセッサCPU1に含まれていればよい。例えば、内部DRAMメモリCDA2のセンスアンプを１次キャッシュとして使用することもできる。
【００５９】
さらに、図１ないし図１９に示した実施例では、１次キャッシュがあるので内部DRAMメモリを主記憶として動作させたときに内部DRAMメモリのレイテンシを１次キャッシュで隠蔽できるため、CPUコアを高速に動作させることができる。内部DRAMメモリが大容量であればあるほどその効果は大きい。逆にいえば、１次キャッシュがなく、内部DRAMメモリが大容量である場合には、CPUコアは内部DRAMメモリの大きなレイテンシのために高速に動作することができない。
【００６０】
また、内部DRAMメモリをキャッシュとして用いた場合も、高速で比較的小容量な１次キャッシュがないと、１次キャッシュとしては内部DRAMメモリのレイテンシは大きすぎる。一般に、CPUコアをRISCアーキテクチャで構成した場合、１次キャッシュのレイテンシは１であることが望ましく、大きくても２である必要がある。容量の大きな内部DRAMメモリを１次キャッシュにするのでは、この条件を満たすことは困難である。
【００６１】
以上説明したように、本発明の実施例では、外部DRAMメモリを外部バスに接続した場合、高バンド幅な内部DRAMメモリは高速な２次キャッシュとして働くため、以下のような顕著な効果を有する。
（１）高バンド幅な内部DRAMメモリは外部DRAMメモリへのアクセス時の実効的なレイテンシ短縮に役立つ。
（２）主記憶のいかなるアドレスへのアクセスでもアクセス時間が同一になる。
（３）内部DRAMの容量を犠牲にして高速化することができ、システム全体としての性能を向上させることができる。
（４）１次キャッシュがあるので、内部DRAMメモリを主記憶として動作させたときに内部DRAMメモリのレイテンシを１次キャッシュで隠蔽できる。従って、DRAM等の大容量なメモリを内部DRAMメモリに使用することができる。
【００６２】
【発明の効果】
上述したように、本発明によれば、アクセスするメモリアドレスに対するアクセス時間の均一性を保つとともに、オンチップDRAMをオフチップDRAMへのアクセス速度の向上に寄与させ、さらに、内蔵するメモリとして大容量メモリを使用することができる半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の最も基本的な実施例の構成図である。
【図２】本発明の一つの使用形態図およびそのときのメモリマップの図である（第１のモード）。
【図３】本発明の別の使用形態図およびそのときのメモリマップの図である（第２のモード）。
【図４】本発明の示す別の実施例の構成図である。
【図５】図４の実施例のモードの設定方法の一例を示すフローチャートである。
【図６】本発明の１次キャッシュの最も簡単な実施例の構成図である。
【図７】本発明の２次キャッシュのタグ部の実施例の構成図である。
【図８】本発明の他の使用形態のメモリマップの図である（第３のモード）。
【図９】本発明の第３のモードを実現する２次キャッシュのタグ部の実施例の構成図である。
【図１０】本発明の内部DRAMメモリの実施例の図である。
【図１１】本発明の内部DRAMメモリのメモリセルアレイのメモリアレイの実施例の図である。
【図１２】内部DRAMメモリのデコーダ部の実施例の図である。
【図１３】本発明の内部DRAMメモリの動作波形図の例である。
【図１４】本発明の内部DRAMメモリの行デコーダ部の実施例の図である（第４のモード（モードＡ／Ｂ））。
【図１５】本発明の内部DRAMメモリの動作波形図の例である（第４のモード（モードＢ）。
【図１６】本発明の内部DRAMメモリのメモリセルアレイのメモリアレイの実施例の図である（第４のモード（モードＡ／Ｂ））。
【図１７】本発明の内部DRAMメモリの波形図の例である（第４のモード（モードＢ））。
【図１８】本発明の２次キャッシュのタグ部の改良した実施例の図である。
【図１９】本発明の内部DRAMメモリの改良した実施例の図である。
【符号の説明】
CDCNT1：DRAMモード信号、
CAA1：１次キャッシュ用タグアレイ、
CDA1：１次キャッシュ用データアレイ、
CAA2：２次キャッシュ用タグアレイ、
CDA2：内部DRAMメモリ、
BUS：内部バス、
BUSC：バスコントローラ、
CPU1：マイクロプロセッサ、
EXT：外部バス、
REG1：レジスタ、
DEC1，DEC2，DEC3，DEC4：デコーダ、
CMP1，CMP2，CMP3，CMP4，CMP5：比較器、
TARY1，TARY2，TARY3：タグメモリアレイ、
DARY1：データメモリアレイ、
MUX1，MUX2：セレクタ、
HIT1：ヒット信号、
210：１２入力ＯＲ、
208：２入力ＡＮＤ、
RD0〜RD15：行デコーダ、
CD0〜CD15：列デコーダ、
YSW0：Ｙスイッチ、
BSW0：バンクスイッチ、
MA0〜MA15：メモリバンク、
DL0〜DL15，DLB0〜DLB15：ローカルビット線、
EL0〜EL15，ELB0〜ELB15：ローカルビット線、
GDL0〜GDL255，GDV：グローバルビット線、
CDL0：コモンデータ線、
303：メインセンスアンプ、
MC：DRAMメモリセル、
Q1，Q2：Ｐ型ＭＯＳトランジスタ、
Q3，Q4，Q5，Q6，Q7，Q8，Q9，Q10：Ｎ型ＭＯＳトランジスタ、
EQ1，EQ2：イコライザ、
DC0〜DC2：プリデコーダ、
WL0〜WL255：ワード線、
DC3：ダブル選択プリデコーダ、
HSW0：階層スイッチ制御信号、
HSW：階層スイッチ、
SPL，SPN：センスアンプ起動信号、
DCNT1，DCNT2：タイミングコントローラ、
V：ヴァリッドビット
【発明の属する技術分野】
本発明はプロセッサとメモリを同一チップ上に搭載した半導体装置に係わり、特に、大容量のメモリを内蔵した半導体装置に関する。
【０００２】
【従来の技術】
半導体集積化技術が進み、CPU（中央処理装置）とメモリを同一チップ上に搭載してワンチップ化されるようになった。
このような半導体集積化技術の第１の従来例として、例えば、アイ・イー・イー・イー，インターナショナル・ソリッド・ステート・サーキッツ・コンファレンス，ダイジェスト・オブ・テクニカル・ペーパーズ，第２１６頁〜第２１７頁，１９９６年(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPERS, 1996)に記載されているものがある。この第１の従来技術は、ワン・チップ上にCPUと２ＫＢの１次キャッシュおよび２ＭＢのDRAMを集積したものであり、CPUと同一チップ上に大容量のDRAMを混載させて設けることによりCPUとDRAM間のデータ転送のバンド幅を高め、それによって高速化を行っている。
【０００３】
また、第２の従来技術として、例えば、特開平１−１４２８４４号公報に記載されたものがある。この第２の従来技術は、半導体集積回路に内蔵したメモリを、キャッシュメモリとしても使用でき、また通常のメモリとしても使用できるように構成したものである。
【０００４】
【発明が解決しようとする課題】
上記第１の従来技術には次のような問題点がある。
すなわち、CPUと大容量メモリ（DRAM）をワン・チップ化したDRAM混在CPUにおいて、新たにチップ外にDRAMを増設した場合、このチップ外に増設したDRAMすなわちオフチップDRAMからCPUへのデータ転送速度は、オンチップDRAMからCPUへのデータ転送速度よりも遅くなる。従って、CPUのメモリ空間中でオフチップDRAMに割り付けられているメモリ空間へのアクセスは、オンチップDRAMに割り付けられているメモリ空間へのアクセスよりも遅くなり、その結果、アドレスによってアクセス速度が異なることになり、アクセス時間の均一性が保たれないという問題点がある。またさらに、オンチップDRAMは、増設したオフチップDRAMへのアクセスの処理速度の向上に全く寄与していないという問題点がある（以下、これらの問題点を第１の課題と呼ぶ）。
【０００５】
またさらに、上記第２の従来技術は次のような問題点がある。すなわち、第２の従来技術を実現するメモリとして、DRAMやフラッシュメモリ等のような大容量のメモリ技術を使用することができない。なぜなら、DRAM等のようなセル面積が小さく大容量化が可能なメモリは、一般的にいって、そのアクセス速度が遅いからである。一般に、CPUコアをRISCアーキテクチャで構成した場合、１次キャッシュのレイテンシは１であることが好ましく、大きくても高々２である必要がある。容量の大きな低速の内部DRAMメモリを１次キャッシュにするのでは、この条件を満たすことは困難である。この条件を満たすためには、SRAM等のセル面積の大きなメモリしか使用できず、その場合にはCPU上に混載できるメモリの容量が限られてしまうという問題点がある（以下、この問題点を第２の課題と呼ぶ）。本発明の目的は、上記第１の課題および第２の課題を一挙に解決し、アクセスするメモリアドレスに対するアクセス時間の均一性を保つとともに、オンチップDRAMをオフチップDRAMへのアクセス速度の向上に寄与させ、さらに、内蔵するメモリとして大容量メモリを使用することができる半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は、上記目的を達成するために、オンチップDRAMとCPUの他に１次キャッシュを設け、CPUと１次キャッシュとオンチップDRAMというメモリの階層構造を作る。さらに、そのDRAM混在CPUにおいて、オフチップDRAMを増設しない場合には、オンチップDRAMはCPUの固定されたアドレスにマッピングし、主記憶として使用する。オフチップDRAMを増設した場合には、オンチップDRAMはCPUの大容量オンチップキャッシュとして働くようにする。さらに、オンチップDRAMの全部あるいは一部を以下に述べる手段で高速化してもよい。
（１）複数のDRAMセルに同じ情報を格納し、アクセス時に複数の該DRAMセルを用いて読み出す。
（２）一部のDRAMセルをセンスアンプに接続しているビット線と分離する。
【０００７】
さらに詳しくは、上記目的を達成するために、本発明の半導体装置は、CPU（CPUコア）と１次キャッシュ（CAA1，CDA1）とメモリ装置（DRAM1）から構成される半導体装置において、前記メモリ装置（DRAM1）がCPUの主記憶として固定したアドレスにマッピングされる第１のモードおよびCPUの２次キャッシュとして動作する第２のモードの使用形態を有することを特徴としている（図２、図３、図４）。
【０００８】
前記第１のモードは前記半導体装置外部に外部メモリ装置を接続しない使用形態（図２）であり、前記第２のモードは前記半導体装置外部に外部メモリ装置（DRAM2）を接続した使用形態（図３）であることを特徴としている。また、前記第１のモードと前記第２のモードは、前記半導体装置外部から入力されるモード信号により（図３のCDCNT1）、または、前記CPU内に設けられているレジスタ（図４のREG1）の内容によって決定されることを特徴とする。
さらに、前記メモリ装置はＤＲＡＭによって構成されること（図１１）、前記CPU（CPUコア）と前記１次キャッシュ（CAA1，CDA1）とメモリ装置（DRAM1）は、同一半導体基板上に搭載されていることを特徴としている。
【０００９】
また、上記目的を達成するために、本発明の半導体メモリ装置は、複数のワード線（WL0〜WL255）と、複数のビット線（DL0〜DL15，DLB0〜DLB15）と、該複数のワード線と該複数のビット線の交点に配置されるメモリセルとからなるメモリセルアレイを有する半導体メモリ装置において、該半導体メモリ装置は、少なくとも、モードＡと、該モードＡより小記憶容量で高速アクセス可能なモードＢの二つの使用形態を有することを特徴としている（図１４、１６）。
前記モードＢにおけるアクセス時に選択するワード線の数を、前記モードＡにおけるアクセス時に選択するワード線の数よりも多くしたこと、前記モードＢは、常に同じ情報が少なくとも二つ以上のメモリセルに記憶される使用形態であることを特徴としている（図１４）。
【００１０】
第１の複数のワード線（WL128〜WL255）と、第１のビット線（EL0〜EL15，ELB0〜ELB15）と、該第１の複数のワード線と該第１のビット線との交点に配置される複数のメモリセルとを含んで構成される第１のメモリセルアレイと、第２の複数のワード線（WL0〜WL127）と、第２のビット線（DL0〜DL15，DLB0〜DLB15）と、該第２の複数のワード線と該第２のビット線との交点に配置される複数のメモリセルとを含んで構成される第２のメモリセルアレイと、該第２のビット線に現れる信号を増幅するセンスアンプ（Q1〜Q4）と、該第１のビット線と該第２のビット線との接続を制御するスイッチ手段（HSW）とを有し、該第１のビット線に現れる信号は、該スイッチ手段及び該第２のビット線を介して該センスアンプに伝達され、前記モードＡの使用形態のときには、該スイッチ手段は導通状態になり、該第１のメモリセルアレイと該第２のメモリセルアレイは同じアクセスタイムでアクセスされ、前記モードＢの使用形態のときには、該スイッチ手段は非導通状態になり、該第１のメモリセルアレイは使用されず、該第２のメモリセルアレイだけが前記モードＡの場合より高速にアクセスされることを特徴としている。また前記第１の複数のワード線の数と、前記第２の複数のワード線の数はともに２のべき乗で表されることを特徴とし、また前記モードＢのときには、該複数のワード線のうち少なくとも一本は、該半導体メモリ装置に入力される如何なるアドレスに対しても選択されないことを特徴としている（図１６）。さらに、前記メモリセルはＤＲＡＭメモリセルによって形成されていることを特徴としている。
【００１１】
上述した半導体装置を構成するメモリ装置を前記半導体メモリ装置によって実現するとともに、前記第１のモードを前記モードＡによって実現し、前記第２のモードを前記モードＢによって実現することを特徴としている。
【００１２】
【発明の実施の形態】
以下、本発明の一実施例を図面を参照して詳細に説明する。
図１は本発明の最も基本的な実施例の構成図である。
同図において、CAA1は１次キャッシュ用タグアレイ１、CDA1は８ＫＢの１次キャッシュ用データアレイ１、CAA2は２次キャッシュ用タグアレイ２、CDA2は２ＭＢの内部DRAMメモリDRAM1、BUSCはバスコントローラを示しており、これらはCPUコアとともに同一半導体チップ内に形成され、全体としてマイクロプロセッサCPU1を構成している。
【００１３】
上記のように構成されたマイクロプロセッサCPU1において、CPUコアから出力されているバスBUSに、２次キャッシュ用タグアレイ２(CAA2)、内部DRAMメモリ(DRAM1)CDA2、１次キャッシュ用タグアレイ１(CAA1)、１次キャッシュ用データアレイCDA1、バスコントローラBUSCが接続されており、またバスコントローラBUSCからは半導体チップ外部に向けて外部バスEXTが接続されている。さらに、２次キャッシュ用タグアレイ２(CAA2)にはマイクロプロセッサCPU1の外部からDRAMモード信号CDCNT1が入力されている。
内部DRAMメモリ(DRAM1)CDA2は、CPUコアと同一半導体チップ上に形成されているため、CPUコアとの接続が高バンド幅になるように設計されている。
マイクロプロセッサCPU1に入力されるDRAMモード信号CDCNT1によって、以下に示すようにマイクロプロセッサCPU1の動作モードを変化させることができる。
【００１４】
図２は、図１に示した本発明の実施例の一使用形態を説明するための図であり、（Ａ）は接続構成図、（Ｂ）はマッピング図である。
同図（Ａ）では、マイクロプロセッサCPU1の外部バスEXTにＩ／Ｏ装置（例えば、キーボートなどの入力装置のコントローラやディスプレイコントローラ，ディスクコントローラなど）が接続されている。また、DRAMモード信号CDCNT1は接地されており、“Ｌ”レベルに固定されている。この構成の場合は、同図（Ｂ）に示すように、１次キャッシュ用タグアレイ１(CAA1)と１次キャッシュ用データアレイ１(CDA1)とで構成されている１次キャッシュはその内部DRAMメモリ(DRAM1)CDA2の内容をキャッシングする。このとき内部DRAMメモリCDA2は、CPUコアのメモリ空間であるアドレスの$00000000番地〜$001FFFFF番地にマッピングされ、２ＭＢの主記憶として働く。主記憶としての内部DRAMメモリ(DRAM1)CDA2は、CPUコアとの接続が高バンド幅になるように設計されているため、CPUコアは内部DRAMメモリ(DRAM1)CDA2と高速にデータ通信を行え、それによって高速処理が可能になる。以下、図２（Ｂ）のような、内部DRAMメモリ(DRAM1)CDA2を主記憶とするこのモードを「第１のモード」と呼ぶ。
【００１５】
図３は、図１に示した実施例の他の使用形態を説明するための図であり、（Ａ）は接続構成図、（Ｂ）はマッピング図である。
同図（Ａ）では、外部バスEXTに図２（Ａ）に示したＩ／Ｏ装置の他に外部メモリ装置として容量１６ＭＢの外部DRAMメモリDRAM2が接続されている。また、DRAMモード信号CDCNT1は電源電位に接続されている。このとき、内部DRAMメモリ(DRAM1)CDA2は２次キャッシュ用タグアレイ２(CAA2)とともに２次キャッシュを構成し、１次キャッシュ用タグアレイ１(CAA1)と１次キャッシュ用データアレイ１(CDA1)とで構成されている１次キャッシュとマイクロプロセッサCPU1の外部に接続された外部メモリ装置の間で２ＭＢの大容量・高バンド幅キャッシュとして機能する。図３（Ｂ）はこの時のメモリ空間のマッピングの様子を示している。以下、図３（Ｂ）に示すような、内部DRAMメモリ(DRAM1)CDA2を２次キャッシュとするモードを「第２のモード」と呼ぶ。
【００１６】
なお、図３（Ａ）では、外部メモリ装置としてDRAMを使用しているが、記憶機能を有するメモリ装置であれば他の如何なる種類のものであってもよい。例えば、カード型の不揮発性メモリでもよい。また、バスコントローラBUSCは必要でなければ特に設置する必要はなく、単にCPUコアからのバスBUSと外部バスEXTを接続するバッファであってもよい。
【００１７】
ここで、図３（Ａ）の構成において、内部DRAMメモリ(DRAM1)CDA2を主記憶として用いるとともに、外部DRAMメモリDRAM2を前記内部DRAMメモリ(DRAM1)CDA2と連続した固定した主記憶メモリ空間にマッピングする構成を考える。この場合は、内部DRAMメモリ(DRAM1)CDA2の２ＭＢに主記憶メモリ空間($00000000〜$001FFFFF）が固定的にマッピングされ、外部DRAMメモリDRAMの１６ＭＢにこれと連続する固定した主記憶メモリ空間（$00200000〜$011FFFFF）がマッピングされる（以下、この構成を「従来構成」と呼ぶ）。この「従来構成」には次のような問題がある。
【００１８】
（１）CPUコアからのアクセス速度は、内部DRAMメモリ(DRAM1)CDA2のメモリ空間($00000000〜$001FFFFF)と外部DRAMメモリのメモリ空間($00200000〜$011FFFFF)とで異なる、つまり、アクセスするアドレスによって異なることになり、主記憶へのアクセス時間の均一性が保たれない。この場合は、例えば、アプリケーションを主記憶にロードする際、ロードするアドレスによってアプリケーションの処理速度が変化してしまうという問題が生じる。
（２）全メモリ空間の大部分を占めているメモリ空間$00200000〜$011FFFFFのアクセスでは、CPUコアと同一の半導体チップ上に形成した高バンド幅の内部DRAMメモリ(DRAM1)CDA2が活用されないという問題が生じる。
【００１９】
しかしながら、上述した本発明の「第２のモード」の構成にすれば、CPUコアと同一の半導体チップ上に形成した高バンド幅な内部DRAMメモリ(DRAM1)CDA2は高速な２次キャッシュとして働くため、次のような顕著な効果を有する。
（ａ）高バンド幅の内部DRAMメモリ(DRAM1)CDA2は、外部DRAMメモリDRAM2の実効的なレイテンシ短縮に役立つという効果がある。
（ｂ）主記憶として使えるメモリは、図３（Ｂ）に示したように$00000000から$00FFFFFFまでになり、「従来構成」の場合の$00000000〜$011FFFFFより小容量になるが、アクセス時間は一定に保たれるという効果がある。
【００２０】
以下に、上記「第１のモード」と「第２のモード」と「従来構成」での実効的なレイテンシを計算する。ここで、１次キャッシュ用タグアレイCAA1と１次キャッシュ用データアレイCDA1とで構成されている１次キャッシュのレイテンシを１，ヒット率を９０％、内部DRAMメモリ(DRAM1)CDA2のレイテンシを３、それを２次キャッシュ用タグアレイCAA2とともに２次キャッシュとして用いたときのレイテンシを３，ヒット率を９９％、外部DRAMメモリDRAM2のレイテンシを１２と仮定する。
【００２１】
（１）「第１のモード」の場合：
主記憶メモリ空間は$00000000から$001FFFFFまでの２ＭＢで、実効レイテンシは１．２（＝１×０．９＋３×０．１）となる。
（２）「第２のモード」の場合：
主記憶メモリ空間は$00000000から$00FFFFFFまでの１６ＭＢで、実効レイテンシは１．２０９（＝１×０．９＋３×０．１×０．９９＋１２×０．１×０．０１）となる。
【００２２】
（３）「従来構成」の場合：
主記憶メモリ空間は$00000000から$011FFFFFまでの１８ＭＢで、実効レイテンシは、メモリ空間$00000000から$001FFFFFまでの２ＭＢのレイテンシは１．２（＝１×０．９＋３×０．１）、メモリ空間$00200000から$011FFFFFまでの１６ＭＢのレイテンシは２．１（＝１×０．９＋１２×０．１）となる。
以上のように、本発明では、「第２のモード」の構成によって「従来構成」におけるレイテンシを約４２％低減させることができる。また、「第１のモード」は高バンド幅の内部DRAMメモリを最大限に使用した使用方法であるが、「第２のモード」でのレイテンシもそれとほとんど変わらない値が得られることがわかる。
【００２３】
上述した計算においては外部DRAMメモリDRAM2のレイテンシは１２と仮定したが、その値が大きくなるとさらに本発明の効果が大きくなる。低電力システムを構築するためには外部バスのバス周波数を極めて低く設定する方法が有効である。その場合、外部DRAMメモリDRAM2のレイテンシは大きくなる。この場合でも本発明の方法により低電力システムの性能を維持することが可能になる。
【００２４】
図１ないし図３で説明した本発明の実施例では、マイクロプロセッサCPU1のモード（「第１のモード」か「第２のモード」）を、マイクロプロセッサCPU1外部から入力されるDRAMモード信号CDCNT1によって決定しているが、図４は、CPUコア内にあるレジスタREG1に格納されている情報によって決定するようにした実施例である。このレジスタREG1はマイクロプロセッサCPU1のステータスレジスタの一つのフラグでもよいし、特別に設けたレジスタであってもよい。要は、現在のマイクロプロセッサCPU1のモード（「第１のモード」か「第２のモード」）を保持できるものであれば他の如何なるものでもよい。この場合、マイクロプロセッサCPU1は、例えば、レジスタREG1の内容が“０”の場合には「第１のモード」として、“１”の場合には「第２のモード」として動作するように構成しておく。
【００２５】
さらに、マイクロプロセッサCPU1を「第１のモード」で動作させるか、「第２のモード」で動作させるかの決定手段は、特に限定されないが、例えば、外部バスに外部DRAMメモリDRAM2等の主記憶となり得る外部メモリ装置が接続されているかどうかによって決定するようにしてもよい。この場合、例えば、外部メモリ装置が接続されていなければ「第１のモード」に、接続されていれば「第２のモード」に決定するなどが考えられる。
【００２６】
図５は、この方法によるレジスタREG1の設定方法の実施例である。図５は、レジスタＡを用いてメモリ空間を検索し、外部メモリ装置が接続されている場合には「第２のモード」に、接続されていない場合には「第１のモード」に設定するフローを示している。
【００２７】
さらに詳細に説明すると、まず、ステップ１０１において、レジスタＡに“００００００００”を格納しておく。次に、ステップ１０２において、レジスタＡの内容の物理アドレスに外部メモリが存在するか否かを判定する。レジスタＡの内容の物理アドレスに外部メモリが存在すれば（ステップ１０２：Ｙ）、レジスタＡをインクリメントする（レジスタＡの内容を“０００００００１”にする）。ここで、レジスタＡの内容のアドレスに外部メモリが存在するかどうかの判定は、例えばそのアドレスに$55を書き込み、再度読み出して、その内容が$55かどうかを検査し、$55であれば外部メモリが存在すると判定すればよい。次に、ステップ１０４において、レジスタＡの内容がステップ１０１で格納した“００００００００”であるか否かを判定し、“００００００００”であればモード“１”に設定し、それ以外であればモード“２”を設定する。なお、図５のステップ１０２〜１０４では、外部メモリが存在するか否かだけを判断しているが、実際には外部メモリの容量を検出し、予め決められた所定の値以上の容量（モード２に設定することが効果的になる容量）を有する場合にのみモード２に設定するようにしてもよい。
なお、特に限定しないが、このモード設定動作は、マイクロプロセッサCPU1の電源を入れた直後に、例えばオペレーションシステムのブート時に行うとよい。
【００２８】
マイクロプロセッサCPU1へのモードの指定方法として、図１あるいは図４以外にも様々考えられるが、モードを決定できるものであれば他の如何なる方法であってもよいことはいうまでもない。
【００２９】
図６は、１次キャッシュ用タグアレイCAA1、および、１次キャッシュ用データアレイCDA1の一実施例である。この構成はダイレクトマップ形式のキャッシュの構造になっている。以下、キャッシュは基本的にダイレクトマップ形式の実施例を示すが、例えば、A.J.Smith, "Cache Memories", Computer Surveys, Vol.14, No. 3, September 1982のFigure 2に記載されているようなセットアソシアティブ形式のものや、フルアソシアティブ形式のであってもよい。
図６において、CMP1は１９ビットの比較器、DEC1およびDEC2は８ビットのデコーダを示している。また、TARY1はタグメモリアレイで、DARY1はデータメモリアレイである。特に限定はしないが、タグメモリアレイTARY1およびデータメモリアレイDARY1はSRAMメモリセルで構成すればよい。
【００３０】
CPUコアからアドレス（ＡＤＤＲＥＳＳ）が入力されると、デコーダDEC1およびDEC2はアドレスの５ビット目から１２ビット目の８ビット（101および102）をデコードする。これらのデコーダDEC1およびDEC2からのデコード信号により、タグメモリアレイTARY1およびデータメモリアレイDARY1からそれぞれ一行がデータ103と104として読み出される。タグメモリアレイTARY1から読み出された１９ビットのデータ103と、アドレス（ＡＤＤＲＥＳＳ）のタグ部である１３ビット目から３１ビット目の１９ビット（100）を比較器CMP1で比較する。比較結果が一致していれば、ヒットとしてヒット信号105を出力し、例えば、読み出しの場合、データメモリアレイDARY1から読み出された256ビットのデータ104をCPUコアに出力する。書き込みの場合、CPUコアからの入力データをデータメモリアレイDARY1に書き込む。
【００３１】
図７は２次キャッシュ用タグアレイCAA2の実施例である。図６の場合と同様に、ダイレクトマップ形式のキャッシュの構造になっているが、セットアソシアティブ形式のものや、フルアソシアティブ形式のものでもよい。ただし、内部DRAMメモリが、例えば２ＭＢなど大容量の場合には以下の理由でダイレクトマップ形式の方が得策である。
（１）１ＭＢ以上の大容量のキャッシュのヒット率は、キャッシュの連想形式の依存性が少ない。
（２）大容量のキャッシュではタグアレイの面積が大きくなる。従って、セットアソシアティブ形式等を採用すれば、さらにタグアレイの面積が増加し、チップ面積増加につながる。特に図示しないが、例えばＣＡＭ（Content Addressable Memory）を用いてフルアソシアティブ方式にしてもよい。その場合、「第１のモード」ではＣＡＭの中のデータはリプレース禁止にし、図７のようなデコーダの機能を実現できるようにプログラミングすればよい。
【００３２】
図７において、CMP2およびCMP3は１１ビットの比較器、MUX1は１ビットのセレクタ、DEC3は１６ビットのデコーダを示している。また、TARY2はタグメモリアレイである。特に限定はしないが、タグメモリアレイTARY2はSRAMメモリセルで構成すればよい。
CPUコアから３１ビットのアドレス（ＡＤＤＲＥＳＳ）が入力されると、デコーダDEC3はこのアドレスの５ビット目から２０ビット目の１６ビット（201）をデコードする。このデコード信号により、タグメモリアレイTARY2から一行が１１ビットのデータ（205）として読み出される。この１１ビットのデータ（205）とアドレス（ＡＤＤＲＥＳＳ）のタグ部である２１ビット目から３１ビット目の１１ビット（200）を比較器CMP2で比較し、その比較結果を比較出力202（一致のとき１）として出力する。また、アドレス（ＡＤＤＲＥＳＳ）のタグ部である２１ビット目から３１ビット目の１１ビット（200）が全て“０”かどうかを比較器CMP3で比較し、その比較結果を比較出力203（一致のとき１）として出力している。
セレクタMUX1は、DRAMモード信号CDCNT1が“１”のとき比較出力202を、DRAMモード信号CDCNT1が“０”のとき比較出力203を、ヒット信号HIT1として選択出力する。
【００３３】
以上説明した動作から明らかなように、「第１のモード」の場合、DRAMモード信号CDCNT1に“０”が設定されるので、ヒット信号HIT1に一致出力が得られるのはアドレスのタグ部の２１ビット目から３１ビット目が全て“０”の時だけである。これにより内部DRAMメモリDRAM1はメモリ空間に固定してマッピングされる。
また、「第２のモード」の場合、DRAMモード信号CDCNT1に“１”が設定されるが、ヒット信号HIT1に一致出力が得られるのは２次キャッシュ用タグアレイCAA2で一致出力が得られたとき、すなわちタグメモリアレイTARY2の１１ビット出力（205）とアドレスのタグ部の２１ビット目から３１ビット目の１１ビットが一致したときである。このヒット信号HIT1を用いることにより、内部DRAMメモリ(DRAM1)CDA2はキャッシュとして動作させることができる。このように、図７の実施例構成によって、図２（Ｂ）あるいは図３（Ｂ）に示すような内部DRAMメモリDRAM1の２種類の動作モードを、DRAMモード信号CDCNT1によって制御することが可能になる。
【００３４】
図８は、図３（Ａ）および（Ｂ）に示した「第２のモード」とは別のモードの実施例を示す図である。図８も、図３（Ｂ）と同様に、図３（Ａ）に示したように外部バスEXTに外部DRAMメモリDRAM2を接続した場合のメモリ空間の構成例を示している。しかしながら、図３（Ｂ）では内部DRAMメモリDRAM1の全てを２次キャッシュとして動作させているのに対して、図８では内部DRAMメモリDRAM1の容量の半分（１ＭＢ）をアドレス$00000000から$000FFFFFまでのアドレスに主記憶として固定してマッピングし、残りの半分（１ＭＢ）を２次キャッシュとして動作させている点が異なっている（以下、図８のモードを「第３のモード」と呼ぶ）。
【００３５】
次に、図８示した「第３のモード」の実効的なレイテンシを計算する。ここでは、１次キャッシュ用タグアレイCAA1と１次キャッシュ用データアレイCDA1とで構成されている１次キャッシュのレイテンシを１、ヒット率を９０％、内部DRAMメモリDRAM1のレイテンシを３、それを２次キャッシュ用タグアレイCAA2とともに２次キャッシュとして用いたときのレイテンシを３、ヒット率を９８％、外部DRAMメモリDRAM2のレイテンシを１２と仮定する。
主記憶メモリ空間は$00000000から$010FFFFFまでの１７ＭＢであり、上記のレイテンシを仮定した場合の実効レイテンシはメモリ空間$00000000から$000FFFFFまでの１ＭＢは１．２（＝１×０．９＋３×０．１）、メモリ空間$00100000から$010FFFFFまでの１６ＭＢは１．２１８（＝１×０．９＋３×０．１×０．９８＋１２×０．１×０．０２）となる。
【００３６】
以上の計算からわかるように、「第３のモード」を設けることにより、「第２のモード」のレイテンシ１．２０９とほとんど変わらないレイテンシで主記憶の大部分をアクセスでき、さらにメモリ空間$00000000から$000FFFFFまではより高速にアクセスできる。従って、特別高速なアクセスが要求されプログラムやデータ（例えば、高頻度のアクセスが期待されるＯＳの各種デバイスドライバ等）をメモリ空間$00000000から$000FFFFFまでに配置することによってマイクロプロセッサCPU1を用いたシステムの性能を向上させることができる。例えば、フレームバッファをこのメモリ空間にマッピングすることも有効である。
【００３７】
図９は、図８に示した「第３のモード」のメモリマッピングを実現する２次キャッシュ用タグアレイCAA2の実施例である。
図９と前述した図７を比較すると、セレクタMUX1のセレクト信号として、図７ではDRAMモード信号CDCNT1を直接入力しているが、図９では、アドレスの２０ビット目から３１ビット目までを１２入力ＯＲ回路210で論理和をとった１ビット信号209とDRAMモード信号CDCNT1とを２入力ＡＮＤ回路208で論理積をとった信号207をセレクト信号として入力している。
従って、アドレスの２０ビット目から３１ビット目が全て“０”の場合（メモリ空間$00000000から$000FFFFFまで）は１２入力ＯＲ回路210からの１ビット信号209は“０”になるため、比較器CMP3の比較結果がヒット信号HIT1に出力され、内部DRAMメモリDRAM1のメモリ空間$00000000から$000FFFFFまでは主記憶メモリ空間に固定してマッピングされる。また、それ以外の場合（メモリ空間$00100000から$FFFFFFFFまで）は図７と全く同様に動作する。以上の動作により、図８の「第３のモード」のメモリマッピングが実現できる。
【００３８】
図１０は内部DRAMメモリDRAM1の実施例である。本実施例は、容量が２ＭＢ，ラインサイズ（出力データ幅）が256ビットであり高バンド幅に設計されている。
同図において、MA0〜MA15はメモリバンク、DL0〜DL15およびDLB0〜DLB15はローカルビット線、YSW0はＹスイッチ、CDL0はコモンデータ線、BSW0はバンクスイッチ、RD0〜RD15は行デコーダ、CD0〜CD15は列デコーダ、303はメインアンプである。
容量１６ＭＢのDRAMメモリは１６個の１ＭＢのメモリバンクMA0〜MA15に分割され、バンクスイッチBSW0を介してグローバルビット線GDL0〜GDL255に接続されている。バンクスイッチBSW0とＹスイッチYSW0は、列デコーダCD0〜CD15のデコード結果によって選択的に開閉され、グローバルビット線GDL0〜GDL255にローカルビット線DL0〜DL15およびDLB0〜DLB15の一組を接続する。
【００３９】
図１１は、図１０中のグローバルビット線１ビット分に対応する一つのメモリバンクの構成をより詳しく図示したものである。
同図において、MCはDRAMメモリセル、Q5〜Q7およびQ8〜Q10はＮ型ＭＯＳトランジスタでイコライザEQ1を形成しており、イコライズ信号EQで制御される。Q1およびQ2はＰ型ＭＯＳトランジスタ、Q3およびQ4はＮ型ＭＯＳトランジスタであり、Q1〜Q4でセンスアンプSANを形成している。SPLおよびSNLはそのセンスアンプの起動信号、YSW0はＹスイッチ、CDL0はコモンデータ線、BSW0はバンクスイッチ、RD0は行デコーダ、CD0は列デコーダ、DL0〜DL15およびDLB0〜DLB15はローカルビット線、GDL0はグローバルデータ線、DCNT1はタイミングコントローラである。
センスアンプの起動信号SPLおよびSNLとイコライズ信号EQはタイミングコントローラDCNT1によって制御されている。また、行デコーダRD0からの出力はワード線WL0からWL255に接続され、メモリセルMCの一行を選択する。列デコーダCD0からの出力400および401はＹスイッチYSW0とバンクスイッチBSW0の選択を行っており、いわゆる階層型Ｉ／Ｏ構成になっている。
【００４０】
図１２は行デコーダRD0を詳細に示した図である。
同図において、DC2およびDC1は３ビットのプリデコーダ、DC0は２ビットのプリデコーダ、DD0〜DD255はワードデコーダドライバである。
プリデコーダDC2，DC1，DC0は、それぞれ、アドレス（ＡＤＤＲＥＳＳ）の５ビット目から７ビット目までの３ビットと、８ビット目から１０ビット目までの３ビットと、１１ビット目から１２ビット目までの２ビットをそれぞれデコードし、プリデコーダ出力B7〜B0，B15〜B8，RX3〜RX0に出力している。プリデコーダDC0は、例えば、アドレスビット対(A12,A11)の値(0,0),(0,1),(1,0),(1,1)のそれぞれに対応してRX0,RX1,RX2,RX3に“１”を出力するデコーダである。ワードデコーダドライバDD0〜DD255は、プリデコーダ出力B15〜B8，B7〜B0，RX3〜RX0をデコードし、ワード線WL0〜WL255のうち一本を選択アサートするドライバである。
【００４１】
図１３は、図１１および図１２の動作波形図の例を示している。
プリデコーダDC0からプリデコーダ出力RX0がしきい値電圧Vth分だけブーストさせてアサートすると、それに対応してワード線WL0が同じくしきい値電圧Vth分だけブーストされてアサートされる。これによってメモリセル１行が選択され、そのDRAMメモリセルMCに蓄えられてた電荷が、ローカルビット線DLおよびDLBの容量に容量分割されて、ローカルビット線DLおよびDLBに電位差Vsとして出力される。その電位差Vsが確定してから（ワード線WL0が立ち上がってから、tNL時間後）タイミングコントローラDCNT1がセンスアンプ起動信号SNLおよびSPLを順次アサートし、センスアンプSANを起動し、ローカルビット線DLおよびDLBの電位差Vsを電源電圧の電位差（Ｖdd〜０）まで増幅する。
【００４２】
図１４は、本発明を実施するために図１２の行デコーダRD0を改良したものであり、具体的には、図１２のプリデコーダDC0をダブル選択プリデコーダDC3に置き換えたものである。ダブル選択プリデコーダDC3には、DRAMモード信号CDCNT1が新たに入力されており、DRAMモード信号CDCNT1が“０”の場合にはプリデコーダDC0と同様の動作を行う。すなわち、ダブル選択プリデコーダDC3の出力RX0,RX1,RX2,RX3の値が“１”になるのは、アドレスビット対(A12,A11)の値がそれぞれ(0,0),(0,1),(1,0),(1,1)のときである。
【００４３】
しかし、DRAMモード信号CDCNT1が“１”の場合には、ダブル選択プリデコーダDC3の出力RX0とRX2はアドレスビットA11が“０”のとき“１”になり、同様にダブル選択プリデコーダDC3の出力RX1とRX3はアドレスビットA11が“１”のときに“１”になる。すなわち、出力RX0とRX2は同時にアサートされ、また出力RX1とRX3も同時にアサートされる。
これによりワード線は常に２本同時に選択される。同時に選択されるワード線に接続されているDRAMメモリセルは同じ情報が記憶されることになるため、図１４を用いて構成された内部DRAMメモリDRAM1の容量は図１２を用いて構成した内部DRAMメモリDRAM1の容量の半分になる。
【００４４】
図１５は、図１４でDRAMモード信号CDCNT1を“１”に設定した場合の読み出し動作波形図を示している。DRAMモード信号CDCNT1を“１”の場合、アドレスビットA11が“０”を有する一つのアドレス入力で、ダブル選択プリデコーダDC3の出力RX0とRX2が同時にアサートされ、それによってワード線WL0とWL2が同時に選択されている。ワード線WL0とワード線WL2に接続されたDRAMメモリセルの電荷は同一のビット線に読み出されるため、DRAMメモリセルに格納されている電荷が見かけ上２倍になったかのように振る舞い、ローカルビット線に読み出される電位差Vs1は図１３のローカルビット線の電位差Vsと比較して大きくなる。従って、本例で２本のワード線WL0,WL2が同時に選択されてからセンスアンプSANを起動するまでの時間tNL1を図１３で１本のワード線WL0が選択されてからセンスアンプSANを起動するまでの時間tNLよりも短く設計でき、結果的に読み出しの高速化が可能になる。
【００４５】
以下、図１４および図１５に示したような方法により、「第２のモード」と同様に内部DRAMメモリDRAM1を２次キャッシュとして用い、さらにその容量を犠牲にして高速化するようにしたモードを「第４のモード」（モードＢ）と呼ぶ。図１４および図１５の実施例による「第４のモード」（モードＢ）では、前述したように、２次キャッシュとして動作する内部DRAMメモリDRAM1は容量は半分の１ＭＢになるが高速に動作する。内部DRAMメモリDRAM1が２ＭＢもあれば、アプリケーションによっては２次キャッシュとしてのヒット率は十分すぎるくらい高いことがある。この場合、容量を犠牲にしても高速に動作させる方がシステム全体としての性能が向上する。
【００４６】
ここで、１次キャッシュ用タグアレイCAA1と１次キャッシュ用データアレイCDA1とで構成されている１次キャッシュのレイテンシを１、ヒット率を９０％、２次キャッシュといての内部DRAMメモリDRAM1のレイテンシを２、ヒット率を９８％、外部DRAMメモリDRAM2のレイテンシを１２と仮定すると、実効的なレイテンシは、１．１２（＝１×０．９＋２×０．１×０．９８＋１２×０．１×０．０２）となる。前述したように、「第２のモード」の場合のレイテンシは１．２０９であったので、第４のモードのレイテンシの方が約２６％高速化していることがわかる。
【００４７】
図１０ないし図１５で示した内部DRAMメモリDRAM1は２次キャッシュとして動作させた場合、ダイレクトマップ方式のキャッシュになる。特に図示しないが、例えば、行デコーダRD0〜RD15にＣＡＭ（Content Addressable Memory）を用いて、フルアソシアティブ方式の２次キャッシュになるようにしてもよい。その場合、「第１のモード」のときはＣＡＭの中のデータはリプレース禁止にし、通常のデコーダの機能をするようにプログラミングしておけばよい。その場合２次キャッシュ用タグアレイCAA2は不要になる。
【００４８】
図１６は、上述した「第４のモード」（モードＡ／Ｂ）を実施するための内部DRAMメモリのメモリセルアレイのメモリアレイの別の実施例を示す図であり、図１７はその動作波形図（モードＢ）である。
図１６は、図１１におけるローカルビット線DL0〜DL15およびDLB0〜DLB15を、階層スイッチHSWによって二分、すなわち、ローカルビット線DL0〜DL15およびDLB0〜DLB15と、ローカルビット線EL0〜EL15およびELB0〜ELB15とに二分したものである。階層スイッチHSWはタイミングコントローラDCNT2からの階層スイッチ制御信号HSW0によって制御される。ローカルビット線DL0〜DL15およびDLB0〜DLB15を二分したことに伴い、図１６では、ローカルビット線DL0〜DL15およびDLB0〜DLB15に接続されたイコライザEQ2と、ローカルビット線EL0〜EL15およびELB0〜ELB15用に接続されたイコライザEQ1の２つのイコライザを備えている。この構成において、「第１のモード」で動作させる場合、階層スイッチ制御信号HSW0がアサートされ、階層スイッチHSWを全て閉じた状態にする（モードＡ）。また、「第４のモード」で動作させる場合、階層スイッチ制御信号HSW0をネゲートし、階層スイッチHSWを開いた状態にする（モードＢ）。
【００４９】
図１７は、図１６の内部DRAMメモリを「第４のモード」（モードＢ）で動作させた場合（階層スイッチを開いた状態）での動作波形図である。ワード線WL0によって選択されたDRAMメモリセルの電荷はローカルビット線に読み出されるが、図１１と比較してローカルビット線DL0からDL15，DLB0からDLB15は半分の長さになっているためビット線容量が半分になり、ローカルビット線に読み出される電位差Vs2は図１３のデータ線電位差Vsと比較して大きくなる。従って、センスアンプを起動するタイミングtNL2を図１３のtNLよりも短く設計でき、読み出しが高速にできる。
【００５０】
図１６の第４のモード（モードＢ）の実施例では、ローカルビット線を二等分する位置に階層スイッチHSWを配置した例を示しているが、階層スイッチHSWを設ける位置は任意であり、その位置によってさらなる効果が生じる。例えば、階層スイッチHSWをローカルビット線を３：１に内分する位置に配置した場合は、階層スイッチを開くと容量は４分の１になるが二分したときよりも高速化になるという効果がある。要はローカルビットに接続しているDRAMメモリセルの一部をローカルビット線から切り放すことによってメモリ容量は犠牲になるが高速化が達成できる。
【００５１】
図１６および図１７に開示した方法でも、図１４および図１５に開示した方法と同様に容量は半分になるが高速に読み出し動作が行え、「第４のモード」が実現できることがわかる。「第４のモード」の実現方法は上述した２つの方法に特に限定されないが、キャッシュとして内部DRAMメモリDRAM1を用いる場合にはその容量を犠牲にして高速化できるのであれば別の方法でもよい。
【００５２】
図１４ないし図１７に示した実施例は、内部DRAMメモリの容量が十分に大きいため、容量を半分にしてもヒット率はそれほど変化しないという現象を利用している。しかし、このような容量を犠牲にした高速化以外でも、キャッシュとして動作させることを利用した高速化が別の方法で実現できるのであればその方法でもよい。特にその方法は限定しない。
【００５３】
以上説明した「第２のモード」〜「第４のモード」の何れかを持つ本発明のマイクロプロセッサは、「第１のモード」のみを持つ従来のマイクロプロセッサと比較すると、２次キャッシュ用タグアレイCAA2分面積が増加する。特に内部DRAMメモリDRAM1の容量が大きいと２次キャッシュ用タグアレイCAA2の容量も大きくなり、チップ面積が増加してしまうという新たな問題が生じてくる。
図１８および図１９はその影響を低減するための実施例である。
図１８では、アドレス（ＡＤＤＲＥＳＳ）のビット５からビット１６の１２ビットをデコーダDEC4でデコードしてタグメモリアレイTARY3を指定しており、それによって、デコーダへ入力されるアドレスビットの数が図７の場合（１６ビット）に比較して４ビット少なくなり、タグメモリアレイのエントリが１６分の１になっている。また図１９では、内部DRAMメモリDRAM1にはヴァリッドビットVが新たに増設されている。
【００５４】
タグメモリアレイTRAY3に記憶されているタグは、内部DRAMメモリDRAM1の１６ライン分で共有されており、キャッシュとしてはラインサイズが２５６ビットから４０９６ビットになったように振る舞う。しかし、ラインサイズが４０９６ビットのように長ければ、リプレースメント等に時間を要し、効率が低下する。それを防ぐために、図１９に示すように、ヴァリッドビットVを２５６ビットごとに設け、リプレースメント等は２５６ビット単位で行えるようにし、ラインサイズを２５６ビットにしている。
【００５５】
キャッシュとしては、タグのエントリが１６分の１なので、ラインサイズを４０９６ビットにしたときのヒット率しか得られないが、内部DRAMメモリが大容量であればヒット率はそれほど低下しない。そして占有面積はタグメモリアレイTARY3が１６分の１で済むので小面積化が可能になり、上述したチップ面積増加の問題を低減できる。
なお、図１９の実施例においても、図１４ないし図１７で説明した高速化技術を用いてもよいことは明かである。
【００５６】
以上の実施例では、内部DRAMメモリDRAM1はコンデンサ（静電容量）によって情報を記憶するダイナミックランダムアクセスメモリ（DRAM）のメモリセルによってメモリが構成されているが、強誘電体膜の分極特性によって情報を記憶する強誘電体メモリ（FRAM）のメモリセルや、フローティングゲート中に蓄えられた電荷によって情報を記憶するフラッシュメモリのメモリセルで構成してもよい。また、SRAMメモリセルを使ったB場合でもセル面積が小さくなる高抵抗負荷型SRAMメモリセル等で構成してもよい。要は面積あたりの容量が大きくなるようなものであれば特に限定しない。
【００５７】
なお、図１ないし図１９に示した実施例の説明では、キャッシュとして必要不可欠な部分のみを記載しているが、ＬＲＵアレイやトランスレーション・ルック・アサイド・バファ（ＴＬＢ）等の公知のキャッシュの動作に必要なものを接続してもよいことはいうまでもない。また、それらとCPUコア、キャッシュとの関係は特に言及していないが、例えば、キャッシュとＴＬＢとの関係では、キャッシュは１次キャッシュ、２次キャッシュを問わず、CPUコアからの論理アドレスでアクセスしても、ＴＬＢからの出力される物理アドレスでアクセスしてもよい。要はCPUコアと内部DRAMメモリの関係が本発明の範囲を越えなければよい。
【００５８】
また、図１ないし図１９に示した実施例の説明では、マイクロプロセッサCPU1には１次キャッシュ用タグアレイCAA1と１次キャッシュ用データアレイCDA1で構成される１次キャッシュが含まれていることを前提としていたが、１次キャッシュ用タグアレイCAA1と１次キャッシュ用データアレイCDA1がなくてもよく、機能的に同等のものがマイクロプロセッサCPU1に含まれていればよい。例えば、内部DRAMメモリCDA2のセンスアンプを１次キャッシュとして使用することもできる。
【００５９】
さらに、図１ないし図１９に示した実施例では、１次キャッシュがあるので内部DRAMメモリを主記憶として動作させたときに内部DRAMメモリのレイテンシを１次キャッシュで隠蔽できるため、CPUコアを高速に動作させることができる。内部DRAMメモリが大容量であればあるほどその効果は大きい。逆にいえば、１次キャッシュがなく、内部DRAMメモリが大容量である場合には、CPUコアは内部DRAMメモリの大きなレイテンシのために高速に動作することができない。
【００６０】
また、内部DRAMメモリをキャッシュとして用いた場合も、高速で比較的小容量な１次キャッシュがないと、１次キャッシュとしては内部DRAMメモリのレイテンシは大きすぎる。一般に、CPUコアをRISCアーキテクチャで構成した場合、１次キャッシュのレイテンシは１であることが望ましく、大きくても２である必要がある。容量の大きな内部DRAMメモリを１次キャッシュにするのでは、この条件を満たすことは困難である。
【００６１】
以上説明したように、本発明の実施例では、外部DRAMメモリを外部バスに接続した場合、高バンド幅な内部DRAMメモリは高速な２次キャッシュとして働くため、以下のような顕著な効果を有する。
（１）高バンド幅な内部DRAMメモリは外部DRAMメモリへのアクセス時の実効的なレイテンシ短縮に役立つ。
（２）主記憶のいかなるアドレスへのアクセスでもアクセス時間が同一になる。
（３）内部DRAMの容量を犠牲にして高速化することができ、システム全体としての性能を向上させることができる。
（４）１次キャッシュがあるので、内部DRAMメモリを主記憶として動作させたときに内部DRAMメモリのレイテンシを１次キャッシュで隠蔽できる。従って、DRAM等の大容量なメモリを内部DRAMメモリに使用することができる。
【００６２】
【発明の効果】
上述したように、本発明によれば、アクセスするメモリアドレスに対するアクセス時間の均一性を保つとともに、オンチップDRAMをオフチップDRAMへのアクセス速度の向上に寄与させ、さらに、内蔵するメモリとして大容量メモリを使用することができる半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の最も基本的な実施例の構成図である。
【図２】本発明の一つの使用形態図およびそのときのメモリマップの図である（第１のモード）。
【図３】本発明の別の使用形態図およびそのときのメモリマップの図である（第２のモード）。
【図４】本発明の示す別の実施例の構成図である。
【図５】図４の実施例のモードの設定方法の一例を示すフローチャートである。
【図６】本発明の１次キャッシュの最も簡単な実施例の構成図である。
【図７】本発明の２次キャッシュのタグ部の実施例の構成図である。
【図８】本発明の他の使用形態のメモリマップの図である（第３のモード）。
【図９】本発明の第３のモードを実現する２次キャッシュのタグ部の実施例の構成図である。
【図１０】本発明の内部DRAMメモリの実施例の図である。
【図１１】本発明の内部DRAMメモリのメモリセルアレイのメモリアレイの実施例の図である。
【図１２】内部DRAMメモリのデコーダ部の実施例の図である。
【図１３】本発明の内部DRAMメモリの動作波形図の例である。
【図１４】本発明の内部DRAMメモリの行デコーダ部の実施例の図である（第４のモード（モードＡ／Ｂ））。
【図１５】本発明の内部DRAMメモリの動作波形図の例である（第４のモード（モードＢ）。
【図１６】本発明の内部DRAMメモリのメモリセルアレイのメモリアレイの実施例の図である（第４のモード（モードＡ／Ｂ））。
【図１７】本発明の内部DRAMメモリの波形図の例である（第４のモード（モードＢ））。
【図１８】本発明の２次キャッシュのタグ部の改良した実施例の図である。
【図１９】本発明の内部DRAMメモリの改良した実施例の図である。
【符号の説明】
CDCNT1：DRAMモード信号、
CAA1：１次キャッシュ用タグアレイ、
CDA1：１次キャッシュ用データアレイ、
CAA2：２次キャッシュ用タグアレイ、
CDA2：内部DRAMメモリ、
BUS：内部バス、
BUSC：バスコントローラ、
CPU1：マイクロプロセッサ、
EXT：外部バス、
REG1：レジスタ、
DEC1，DEC2，DEC3，DEC4：デコーダ、
CMP1，CMP2，CMP3，CMP4，CMP5：比較器、
TARY1，TARY2，TARY3：タグメモリアレイ、
DARY1：データメモリアレイ、
MUX1，MUX2：セレクタ、
HIT1：ヒット信号、
210：１２入力ＯＲ、
208：２入力ＡＮＤ、
RD0〜RD15：行デコーダ、
CD0〜CD15：列デコーダ、
YSW0：Ｙスイッチ、
BSW0：バンクスイッチ、
MA0〜MA15：メモリバンク、
DL0〜DL15，DLB0〜DLB15：ローカルビット線、
EL0〜EL15，ELB0〜ELB15：ローカルビット線、
GDL0〜GDL255，GDV：グローバルビット線、
CDL0：コモンデータ線、
303：メインセンスアンプ、
MC：DRAMメモリセル、
Q1，Q2：Ｐ型ＭＯＳトランジスタ、
Q3，Q4，Q5，Q6，Q7，Q8，Q9，Q10：Ｎ型ＭＯＳトランジスタ、
EQ1，EQ2：イコライザ、
DC0〜DC2：プリデコーダ、
WL0〜WL255：ワード線、
DC3：ダブル選択プリデコーダ、
HSW0：階層スイッチ制御信号、
HSW：階層スイッチ、
SPL，SPN：センスアンプ起動信号、
DCNT1，DCNT2：タイミングコントローラ、
V：ヴァリッドビット
Claims (5)
- CPUと、１次キャッシュと、メモリ装置とが同一基板上に構成された半導体装置において、
前記半導体装置の使用形態は、前記メモリ装置が前記CPUの主記憶として固定したアドレスにマッピングされる第１モードと、前記メモリ装置のうち少なくとも一つがCPUの２次キャッシュとして動作する第２モードとを有することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１モードは、前記半導体装置の外部に外部メモリ装置を接続しない使用形態であり、前記第２モードは、前記半導体装置の外部に前記外部メモリ装置を接続した使用形態であることを特徴とする半導体装置。 - 請求項１または２記載の半導体装置において、
前記第１モードと前記第２モードのいずれの使用形態にするかは、前記半導体装置外部から入力されるモード信号によって決定されることを特徴とする半導体装置。 - 請求項１または２記載の半導体装置において、
前記第１モードと前記第２モードのいずれの使用形態にするかは、前記CPU内に設けられているレジスタの内容によって決定されることを特徴とする半導体装置。 - 請求項１から４記載のいずれか１項に記載の半導体装置において、
前記メモリ装置はＤＲＡＭによって構成されることを特徴とする半導体装置。
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