JPH0660636A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JPH0660636A JPH0660636A JP4209886A JP20988692A JPH0660636A JP H0660636 A JPH0660636 A JP H0660636A JP 4209886 A JP4209886 A JP 4209886A JP 20988692 A JP20988692 A JP 20988692A JP H0660636 A JPH0660636 A JP H0660636A
- Authority
- JP
- Japan
- Prior art keywords
- node
- power supply
- drain
- supply voltage
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＭＯＳトランジスタにより構成され、機能切替用の
ボンディング・オプション判定回路として用いられる半
導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, the present invention relates to a semiconductor integrated circuit which is composed of MOS transistors and is used as a bonding option determination circuit for function switching.
【０００２】[0002]
【従来の技術】一般に、汎用のダイナミックＲＡＭは、
その使用目的に応じて、ファースト・ページ品、ニブル
品およびスタティック・カラム品等の機能の異なる幾つ
かの品種に分類されている。更に近年においては、全メ
モリセルをリフレッシュするために必要なサイクル数で
幾つかの品種に分けるなど、その品種数は更に増大する
傾向にある。そこで、市場の需要動向に応じて、必要な
品種を必要な数だけ短期間に供給できるように、一種類
のチップを組立工程のワイヤーボンディングの仕方によ
りその機能の切替えることにより、何種類もの品種に分
けるというボンディング・オプションによる方法が行わ
れている。2. Description of the Related Art Generally, a general-purpose dynamic RAM is
Depending on the purpose of use, it is classified into several varieties with different functions, such as first page products, nibble products, and static column products. Further, in recent years, the number of types has tended to further increase, such as dividing into some types by the number of cycles required for refreshing all memory cells. Therefore, in order to supply the required number of products in a short period of time according to the market demand trend, by switching the function of one type of chip according to the method of wire bonding in the assembly process, many types of products can be produced. The method by the bonding option of dividing into two is performed.
【０００３】このように従来のボンディング・オプショ
ンにより機能切替えを行うオプション判定回路として利
用される半導体集積回路は、図７に示されるように、外
部電源電圧ＶEXに対応して、ＮＭＯＳトランジスタ１９
〜２３と、ＰＭＯＳトランジスタ２４および２５とによ
り構成されている。以下に、低消費電力化ならびに微細
化されたトランジスタを保護するために、外部電源に対
して、オンチップされた内部降圧回路を使用して内部電
源を生成し、この内部電源により内部回路を動作させる
場合の動作について、図７の回路図および図８、９の電
源投入時におけるタイミングチャートを参照して説明す
る。As shown in FIG. 7, the semiconductor integrated circuit used as an option determination circuit for switching the function according to the conventional bonding option as described above corresponds to the external power supply voltage V EX , and the NMOS transistor 19
23 to 23 and PMOS transistors 24 and 25. In order to protect low power consumption and miniaturized transistors, an internal power supply is generated using an on-chip internal step-down circuit for the external power supply and this internal power supply operates the internal circuit. The operation in this case will be described with reference to the circuit diagram of FIG. 7 and the timing charts of FIGS. 8 and 9 when the power is turned on.
【０００４】まず、図８を参照して、ボンディング・オ
ンプション・パッド（図示されない）からの信号１０１
が入力されず、ボンディングされない場合においては、
電源投入後に、外部電源電圧ＶEXが接地電位からＶCC1
の電圧レベルまで上昇してゆく時に、当該外部電源電圧
ＶEXがＶT （ＮＭＯＳトランジスタ１９〜２３とＰＭＯ
Ｓトランジスタ２４、２５のしきい値電圧が同一である
ものとし、これをＶTとする）のレベル以上になると、
ＰＭＯＳトランジスタ２４がＯＮ状態となり、これによ
り節点Ｎ9 の電位は、外部電源電圧ＶEXと同一レベルで
上昇してゆく。信号１０１は、最初はフローティング状
態にあるが、外部電源電圧ＶEXが前記しきい値電圧ＶT
のレベル以上になると、ＮＭＯＳトランジスタ１９およ
び２０により接地電位に固定される。この場合、ＮＭＯ
Ｓトランジスタ１９および２０が直列に接続されている
のは、信号１０１がＶEXボンディングされた時点に、信
号１０１と接地電位間において、ＯＮ−ＯＦＦ電流が流
れた時に基板に流れる電流を少なくするためであり、Ｎ
ＭＯＳトランジスタ１９および２０は、共にその時のＯ
Ｎ−ＯＦＦ電流量を少なくするために、電流能力は極力
低減されている。接点Ｎ9 の電位がしきい値電圧ＶT の
レベル以上になると、ＮＭＯＳトランジスタ１９および
２０に比較して電流能力の高いＮＭＯＳトランジスタ２
１がＯＮ状態となり、これにより、信号１０１は、更に
接地電位に固定される。従って、外部電源電圧ＶEXが外
部電源電圧ＶCC1 のレベルに到達しても、ボンディング
・オプション判定結果信号１０２は、依然として接地電
位レベルのままの状態となっており、ボンディング・オ
プション判定結果信号１０２が接地電位の時に設定され
た動作モードにおいて、内部回路は動作する。この時点
における内部電源電圧ＶINは、外部電源電圧ＶEXに対し
て少し遅延して上昇してゆき、内部降圧回路により設定
された内部電源電圧ＶCC2 に到達して停止する。次に、
図９において、信号１０１が外部電源電圧ＶEXにボンデ
ィングされている場合には、電源投入後において、外部
電源電圧ＶEXが上昇してゆき、これに伴ない信号１０１
も上昇してゆく。この時に、ＮＭＯＳトランジスタ１９
および２０は、前述のように電流能力が低下されている
ために、信号１０１は外部電源電圧ＶEXと略同一レベル
で上昇してゆく。この外部電源電圧ＶEXがＶT レベル以
上に上昇すると、節点Ｎ9 の電位は接地電位に固定され
る状態となるために、ＰＭＯＳトランジスタ２５がＯＮ
状態となり、これによりボンディング・オプション判定
結果信号１０２が上昇してゆき、外部電源電圧ＶEXと同
一電位レベルとなる。その後、外部電源電圧ＶEXが当該
外部電源電圧レベルに到達すると、ボンディング・オプ
ション判定結果信号１０２も外部電源電圧ＶCC1 のレベ
ルに等しくなる。この時点においては、節点Ｎ9 の電位
レベルは接地電位レベルのままの状態にあるため、ＮＭ
ＯＳトランジスタ２１はＯＦＦ状態のままである。そし
て、内部電源電圧ＶCC2 は前述したのと同様に変化し、
ボンディング・オプション判定結果信号１０２が外部電
源電圧ＶCC1 のレベルの時に設定された動作モードにお
いて内部回路は動作する。First, referring to FIG. 8, a signal 101 from a bonding option pad (not shown).
If is not entered and bonding is not performed,
After the power is turned on, the external power supply voltage V EX changes from the ground potential to V CC1
When slide into rises to a voltage level of, the external power supply voltage V EX is V T (NMOS transistors 19 to 23 and PMO
Assume the threshold voltage of the S transistors 24 and 25 are identical, which becomes more than the level of the V T),
The PMOS transistor 24 is turned on, whereby the potential of the node N 9 rises at the same level as the external power supply voltage V EX . The signal 101 is initially in a floating state, but the external power supply voltage V EX is the threshold voltage V T.
When the level becomes equal to or higher than, the potential is fixed to the ground potential by the NMOS transistors 19 and 20. In this case, NMO
The S transistors 19 and 20 are connected in series in order to reduce the current flowing to the substrate when an ON-OFF current flows between the signal 101 and the ground potential when the signal 101 is V EX bonded. And N
The MOS transistors 19 and 20 are both O
The current capacity is reduced as much as possible in order to reduce the amount of N-OFF current. When the potential of the contact N 9 becomes equal to or higher than the threshold voltage V T level, the NMOS transistor 2 having a higher current capacity than the NMOS transistors 19 and 20 is provided.
1 is turned on, and the signal 101 is further fixed to the ground potential. Therefore, even if the external power supply voltage V EX reaches the level of the external power supply voltage V CC1 , the bonding option determination result signal 102 is still at the ground potential level, and the bonding option determination result signal 102 is still present. The internal circuit operates in the operation mode set when is at the ground potential. The internal power supply voltage V IN at this point rises with a slight delay with respect to the external power supply voltage V EX , reaches the internal power supply voltage V CC2 set by the internal voltage down converter, and stops. next,
9, when the signal 101 is bonded to the external power supply voltage V EX is, after power-on, Yuki increased external power supply voltage V EX, accompanied no signal thereto 101
Also rises. At this time, the NMOS transistor 19
As described above, since the current capability of the signals No. 20 and 20 is lowered, the signal 101 rises at the same level as the external power supply voltage V EX . When the external power supply voltage V EX rises above the V T level, the potential of the node N 9 is fixed to the ground potential, so that the PMOS transistor 25 is turned on.
As a result, the bonding option determination result signal 102 rises and becomes the same potential level as the external power supply voltage V EX . Thereafter, when external power supply voltage V EX reaches the external power supply voltage level, bonding option determination result signal 102 also becomes equal to the level of external power supply voltage V CC1 . At this time point, the potential level of the node N 9 remains at the ground potential level, so NM
The OS transistor 21 remains off. Then, the internal power supply voltage V CC2 changes in the same manner as described above,
The internal circuit operates in the operation mode set when the bonding option determination result signal 102 is at the level of the external power supply voltage V CC1 .
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の半導体
集積回路におけるボンディング・オプション判定回路に
おいては、当該ボンディング・オプション判定回路が外
部電源により動作するように構成されているために、信
号１０１がボンディングされた時には、ＮＭＯＳトラン
ジスタ１９および２０を通じて流れる電流量が、外部電
源電圧ＶEXのレベルの上昇に伴なって増大するという問
題があり、内部電源回路により内部電源電圧ＶINのレベ
ルを抑制しても、これらのＮＭＯＳトランジスタ１９お
よび２０に流れる消費電流量は更に増大し、特に、ボン
ディング・オプション判定回路の台数を増す場合には、
その台数分だけ消費電流が増大するために、動作時以外
において多大の待機的消費電流が無為に流れるという欠
点がある。In the above-mentioned bonding option judgment circuit in the conventional semiconductor integrated circuit, the signal 101 is bonded because the bonding option judgment circuit is configured to be operated by the external power supply. There is a problem in that the amount of current flowing through the NMOS transistors 19 and 20 increases as the level of the external power supply voltage V EX increases, and the internal power supply circuit suppresses the level of the internal power supply voltage V IN. However, the amount of current consumption flowing through these NMOS transistors 19 and 20 is further increased, especially when the number of bonding option determination circuits is increased.
Since the current consumption increases by the number of units, there is a disadvantage that a large amount of standby current consumption flows unnecessarily except during operation.
【０００６】[0006]
【課題を解決するための手段】第１の発明の半導体集積
回路は、所定の内部降圧回路を備え、内部電源電圧を生
成して稼働する半導体集積回路において、ドレインが所
定のボンディング・オプション・パッドからの信号線に
接続され、ゲートが外部電源電圧が接続されて、ソース
が節点Ｎ1 に接続される第１のＮＭＯＳトランジスタ
と、ドレインが前記第１のＮＭＯＳトランジスタのソー
スに接続され、ゲートが前記外部電源電圧に接続され
て、ソースが節点Ｎ2 に接続される第２のＮＭＯＳトラ
ンジスタと、ドレインが前記第２のＮＭＯＳトランジス
タのソースに接続され、ゲートが前記外部電源電圧に接
続されて、ソースが接地電位に接続される第３のＮＭＯ
Ｓトランジスタと、ドレインが節点Ｎ1 に接続され、ゲ
ートが節点Ｎ4 に接続されて、ソースが接地電位に接続
される第４のＮＭＯＳトランジスタと、ドレインおよび
ゲートが前記外部電源電圧に接続され、ソースが節点Ｎ
3 に接続される第５のＮＭＯＳトランジスタと、ソース
が前記第５のＮＭＯＳトランジスタのソースに接続さ
れ、ゲートが節点Ｎ1 に接続されて、ドレインが節点Ｎ
4 に接続される第１のＰＭＯＳトランジスタと、ドレイ
ンが前記第１のＰＭＯＳトランジスタのドレインに接続
され、ゲートが節点Ｎ1 に接続されて、ソースが接地電
位に接続される第６のＮＭＯＳトランジスタと、ソース
が前記外部電源電圧に接続され、ゲートが出力端に接続
されて、ドレインが節点Ｎ4 に接続される第２のＰＭＯ
Ｓトランジスタと、ソースが前記外部電源電圧に接続さ
れ、ゲートが節点Ｎ4 に接続されて、ドレインが前記出
力端に接続される第３のＰＭＯＳトランジスタと、ドレ
インが前記第３のＰＭＯＳトランジスタのドレインに接
続され、ゲートが節点Ｎ4 に接続されて、ソースが接地
電位に接続される第７のＮＭＯＳトランジスタと、をボ
ンディング・オプション判定回路として備えて構成され
る。According to a first aspect of the present invention, there is provided a semiconductor integrated circuit having a predetermined internal voltage step-down circuit, which operates by generating an internal power supply voltage. From the first NMOS transistor connected to the signal line from the first gate, the gate connected to the external power supply voltage, the source connected to the node N 1 , and the drain connected to the source of the first NMOS transistor. A second NMOS transistor connected to the external power supply voltage and having a source connected to the node N 2 , a drain connected to the source of the second NMOS transistor, and a gate connected to the external power supply voltage; Third NMO whose source is connected to ground potential
An S transistor, a fourth NMOS transistor having a drain connected to the node N 1 , a gate connected to the node N 4 , and a source connected to the ground potential; and a drain and a gate connected to the external power supply voltage; Source is node N
A fifth NMOS transistor connected to 3 , a source connected to the source of the fifth NMOS transistor, a gate connected to the node N 1 , and a drain connected to the node N.
A first PMOS transistor connected to 4; and a sixth NMOS transistor having a drain connected to the drain of the first PMOS transistor, a gate connected to the node N 1 , and a source connected to ground potential. , A second PMO having a source connected to the external power supply voltage, a gate connected to the output terminal, and a drain connected to the node N 4.
An S transistor, a third PMOS transistor whose source is connected to the external power supply voltage, whose gate is connected to the node N 4, and whose drain is connected to the output terminal; and whose drain is the drain of the third PMOS transistor. And a gate connected to the node N 4 and a source connected to the ground potential, and a seventh NMOS transistor as a bonding option determination circuit.
【０００７】かた、第２の発明の半導体集積回路は、所
定の内部降圧回路を備え、内部電源電圧を生成して稼働
する半導体集積回路において、ドレインが所定のボンデ
ィング・オプション・パッドからの信号線に接続され、
ゲートが外部電源電圧が接続されて、ソースが節点Ｎ5
に接続される第１のＮＭＯＳトランジスタと、ドレイン
が前記第１のＮＭＯＳトランジスタのソースに接続さ
れ、ゲートが前記外部電源電圧に接続されて、ソースが
節点Ｎ6 に接続される第２のＮＭＯＳトランジスタと、
ドレインが前記第２のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記外部電源電圧に接続されて、ソ
ースが接地電位に接続される第３のＮＭＯＳトランジス
タと、ドレインが前記節点Ｎ5 に接続され、ゲートが節
点Ｎ8 に接続されて、ソースが接地電位に接続される第
４のＮＭＯＳトランジスタと、ソースが前記外部電源電
圧に接続され、ゲートが節点Ｎ8 に接続されて、ドレイ
ンが節点Ｎ7 に接続される第１のＰＭＯＳトランジスタ
と、ソースが前記第１のＰＭＯＳトランジスタのドレイ
ンに接続され、ゲートが所定のパワーオン信号の入力端
子に接続されて、ドレインが節点Ｎ5 に接続される第２
のＰＭＯＳトランジスタと、ソースが前記外部電源電圧
に接続され、ゲートが節点Ｎ5 に接続されて、ドレイン
が節点Ｎ8 に接続される第３のＰＭＯＳトランジスタ
と、ドレインが前記第３のＰＭＯＳトランジスタのドレ
インに接続され、ゲートが節点Ｎ5 に接続されて、ソー
スが接地電位に接続される第５のＮＭＯＳトランジスタ
と、ソースが前記外部電源電圧に接続され、ゲートが節
点Ｎ8 に接続されて、ドレインが前記出力端に接続され
る第４のＰＭＯＳトランジスタと、ドレインが前記第４
のＰＭＯＳトランジスタのドレインに接続され、ゲート
が節点Ｎ8 に接続されて、ソースが接地電位に接続され
る第６のＮＭＯＳトランジスタと、をボンディング・オ
プション判定回路として備えて構成される。On the other hand, the semiconductor integrated circuit of the second invention is a semiconductor integrated circuit which is provided with a predetermined internal voltage step-down circuit and operates by generating an internal power supply voltage, in which the drain is a signal from a predetermined bonding option pad. Connected to the wire,
The gate is connected to the external power supply voltage and the source is the node N 5
And a second NMOS transistor having a drain connected to the source of the first NMOS transistor, a gate connected to the external power supply voltage, and a source connected to the node N 6. When,
A third NMOS transistor having a drain connected to the source of the second NMOS transistor, a gate connected to the external power supply voltage, a source connected to the ground potential, and a drain connected to the node N 5 . gate is connected to the node N 8, and a fourth NMOS transistor having a source connected to a ground potential, is connected to the source the external power supply voltage, a gate is connected to the node N 8, the drain node N 7 A first PMOS transistor connected to the first PMOS transistor, a source connected to the drain of the first PMOS transistor, a gate connected to a predetermined power-on signal input terminal, and a drain connected to the node N5.
Of the third PMOS transistor, the source of which is connected to the external power supply voltage, the gate of which is connected to the node N 5 and the drain of which is connected to the node N 8 . A fifth NMOS transistor connected to the drain, the gate connected to the node N 5 , the source connected to the ground potential, the source connected to the external power supply voltage, and the gate connected to the node N 8 . A fourth PMOS transistor having a drain connected to the output terminal, and a drain having the fourth PMOS transistor.
And a sixth NMOS transistor connected to the drain of the PMOS transistor, the gate thereof is connected to the node N 8 and the source thereof is connected to the ground potential as a bonding option determination circuit.
【０００８】[0008]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、外部
電源電圧ＶEXに対応して、ＮＭＯＳトランジスタ１〜７
と、ＰＭＯＳトランジスタ８〜１０とにより構成されて
いる。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG. 1, this embodiment corresponds to the external power supply voltage V EX and the NMOS transistors 1 to 7
And PMOS transistors 8 to 10.
【００１０】次に、本実施例の動作について、図１の回
路図および図２、３の電源投入時におけるタイミングチ
ャートを参照して説明する。Next, the operation of this embodiment will be described with reference to the circuit diagram of FIG. 1 and the timing charts of FIGS.
【００１１】まず、図２を参照して、ボンディング・オ
ンプション・パッドからの信号１０１が入力されずにボ
ンディングされない場合においては、電源投入後に、暫
らくして内部降圧回路が作動し、内部電源電圧ＶINが接
地電位から上昇してゆき、しきい値電圧ＶT 以上になる
と、ＰＭＯＳトランジスタ１０はＯＮ状態となり、ボン
ディング・オプション判定結果信号１０２が上昇し始め
る。また、節点Ｎ3 の電位が上昇し始めて、節点Ｎ3 の
電位がＶT レベル以上になると、ＰＭＯＳトランジスタ
８がＯＮ状態となり、節点Ｎ4 の電位が上昇し始める。
これにより、ＮＭＯＳトンラジスタ７がＯＮ状態とな
り、ＰＭＯＳトランジスタ１０がＯＦＦに近い状態とな
るので、ボンディング・オプション判定結果信号１０２
は接地電位に低下する。ボンディング・オプション判定
結果信号１０２が接地電位レベルになると、ＰＭＯＳト
ランジスタ９がＯＮ状態となるので、節点Ｎ4 の電位
は、内部電源電圧ＶINと同一の電位レベルまで上昇す
る。一方において、節点Ｎ4 の電位がＶT レベル以上ま
で上昇すると、ＮＭＯＳトランジスタ４がＯＮ状態とな
り、節点Ｎ1 の電位は接地電位レベルに固定される。Ｎ
ＭＯＳトランジスタ２および３は、従来例の場合と同様
に、ボンディングされていない時に、フローティング節
点を接地電位レベルに抑えるための回路であり、内部電
源電圧ＶINがＶT レベル以上になると、ＯＮ状態とな
る。また、従来例の場合と同様に、ＮＭＯＳトランジス
タ２および３は、信号１０１がボンディングされた時
に、ＯＮ−ＯＮ電流を小さくするために、電流能力は極
力下げられている。ＮＭＯＳトランジスタ４の電流能力
は、ＮＭＯＳトランジスタ２および３の能力に比較して
高いレベルにあるために、ＮＭＯＳトランジスタ４がＯ
Ｎ状態になると更に節点Ｎ1 の電位は接地電位に抑えら
れる状態となる。従って、ボンディング・オプション判
定結果信号１０２は接地レベルに固定されるために、ボ
ンディング・オプション判定結果信号１０２が接地レベ
ルの時に設定された動作モードにより内部回路は動作す
る。次に、図３において、信号１０１が外部電源電圧Ｖ
EXにボンディングされている場合には、電源投入後にお
いて、外部電源電圧ＶEXが上昇してゆき、これに伴ない
信号１０１も外部電源電圧ＶEXと一緒に略同一レベルで
上昇して行く。その後暫らくして内部電源電圧ＶINが上
昇してゆき、ＶINがＶT レベル以上になると、ＮＭＯＳ
トランジスタ１がＯＮ状態となり節点Ｎ1 の電位が上昇
し始める。この時、ＮＭＯＳトランジスタ２および３
は、前述のように、従来例の場合と同様に電流能力が下
げられているので、節点Ｎ1 の電位は、（ＶIN−ＶT ）
レベルで内部電源電圧ＶINの上昇に伴って上昇してゆ
く。節点Ｎ1 とＮ3 とは略同一レベルで上昇してゆくの
で、ＰＭＯＳトランジスタ８はＯＮ状態となることはな
く、逆にＮＭＯＳトランジスタ６がＯＮ状態となるの
で、節点Ｎ4 の電位は接地電位レベルのままの状態とな
っている。一方、内部電源電圧ＶINのレベルがＶT レベ
ル以上になると、ＰＭＯＳトランジスタ１０がＯＮ状態
となるため、これによりボンディング・オプション判定
結果信号１０２が上昇し始めて、内部電源電圧ＶINと同
一電位レベルに到達する。そして、この時点において
は、ＰＭＯＳトランジスタ９はＯＦＦ状態のままであ
る。First, referring to FIG. 2, when the signal 101 from the bonding option pad is not input and bonding is not performed, the internal step-down circuit operates for a while after the power is turned on, and the internal power supply voltage is increased. When V IN rises from the ground potential and becomes equal to or higher than the threshold voltage V T , the PMOS transistor 10 is turned on and the bonding option determination result signal 102 starts to rise. When the potential of the node N 3 starts to rise and the potential of the node N 3 becomes equal to or higher than the V T level, the PMOS transistor 8 is turned on and the potential of the node N 4 starts to rise.
As a result, the NMOS transistor 7 is turned on and the PMOS transistor 10 is turned off, so that the bonding option determination result signal 102
Drops to ground potential. When the bonding option determination result signal 102 reaches the ground potential level, the PMOS transistor 9 is turned on, so that the potential of the node N 4 rises to the same potential level as the internal power supply voltage V IN . On the other hand, when the potential of the node N 4 rises above the V T level, the NMOS transistor 4 is turned on and the potential of the node N 1 is fixed at the ground potential level. N
Similar to the conventional example, the MOS transistors 2 and 3 are circuits for suppressing the floating node to the ground potential level when not bonded, and are turned on when the internal power supply voltage V IN becomes V T level or higher. Becomes Further, as in the case of the conventional example, the current capability of the NMOS transistors 2 and 3 is lowered as much as possible in order to reduce the ON-ON current when the signal 101 is bonded. Since the current capability of the NMOS transistor 4 is at a higher level than the capabilities of the NMOS transistors 2 and 3, the NMOS transistor 4 has an O level.
In the N state, the potential of the node N 1 is further suppressed to the ground potential. Therefore, since the bonding option determination result signal 102 is fixed to the ground level, the internal circuit operates according to the operation mode set when the bonding option determination result signal 102 is at the ground level. Next, in FIG. 3, the signal 101 is the external power supply voltage V.
In the case of being bonded to EX , the external power supply voltage V EX rises after the power is turned on, and along with this, the signal 101 also rises at approximately the same level as the external power supply voltage V EX . Thereafter provisional internal power supply voltage V IN and is Yuki increased pleasure, when V IN becomes equal to or higher than V T level, NMOS
The transistor 1 is turned on and the potential of the node N 1 starts to rise. At this time, NMOS transistors 2 and 3
As described above, since the current capacity is lowered as in the case of the conventional example, the potential of the node N 1 is (V IN −V T ).
The level rises as the internal power supply voltage V IN rises. Since the nodes N 1 and N 3 rise at approximately the same level, the PMOS transistor 8 does not turn on, and the NMOS transistor 6 turns on, on the contrary, the potential of the node N 4 is the ground potential. It is still in the level. On the other hand, when the level of the internal power supply voltage V IN becomes equal to or higher than the V T level, the PMOS transistor 10 is turned on, so that the bonding option determination result signal 102 starts to rise and has the same potential level as the internal power supply voltage V IN. To reach. Then, at this time point, the PMOS transistor 9 remains in the OFF state.
【００１２】なお、ＮＭＯＳトランジスタ５は、節点Ｎ
1 の電位が（ＶIN−ＶT ）レベルの状態にあるため、ボ
ンディングした時には、ＰＭＯＳトランジスタ８とＮＭ
ＯＳトランジスタ６は共にＯＮ状態となって、ＯＮ−Ｏ
Ｎ電流が流れるのを防止するための回路であり、また、
ＰＭＯＳトランジスタ９は、逆にボンディングしない時
に、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ
７がＯＮ−ＯＮ状態となるのを防止するための回路であ
る。The NMOS transistor 5 has a node N
Since the potential of 1 is at the level of (V IN −V T ), the PMOS transistor 8 and the NM
Both the OS transistors 6 are in the ON state, and the ON-O
It is a circuit to prevent N current from flowing, and
On the contrary, the PMOS transistor 9 is a circuit for preventing the PMOS transistor 10 and the NMOS transistor 7 from being in an ON-ON state when not bonded.
【００１３】次に、本発明の第２の実施例について説明
する。図４は本実施例を示すブロック図である。図４に
示されるように、本実施例は、内部電源電圧ＶINに対応
して、ＮＭＯＳトランジスタ１１〜１６と、ＰＭＯＳト
ランジスタ１７〜２０とにより構成されている。Next, a second embodiment of the present invention will be described. FIG. 4 is a block diagram showing this embodiment. As shown in FIG. 4, this embodiment includes NMOS transistors 11 to 16 and PMOS transistors 17 to 20 corresponding to the internal power supply voltage V IN .
【００１４】次に、本実施例の動作について、図４の回
路図および図５、６の電源投入時におけるタイミングチ
ャートを参照して説明する。Next, the operation of this embodiment will be described with reference to the circuit diagram of FIG. 4 and the timing charts of FIGS.
【００１５】まず、図５を参照して、ボンディング・オ
プション・パッドからの信号１０１が入力されずにボン
ディングされない場合においては、電源投入後に、暫ら
くして内部降圧回路が作動し、内部電源電圧ＶINが接地
電位から上昇してゆき、しきい値電圧ＶT 以上になる
と、パワーオン信号１０３がＯＮされ、ＰＭＯＳトラン
ジスタ１９がＯＮ状態となるので、節点Ｎ8 の電位はＶ
INのレベルまで上昇してゆく。節点Ｎ8 の電位の上昇に
伴ない、ＮＭＯＳトランジスタ１６がＯＮ状態となり、
これによりボンディング・オプション判定結果信号１０
２のレベルは、接地電位レベルのままの状態となる。ま
た節点Ｎ5 の電位レベルも、第１の実施例の場合同様
に、電流能力の小さいＮＭＯＳトランジスタ１２および
１３と、比較的電流能力の大きいＮＭＯＳトランジスタ
１４により接地電位に抑えられている。内部電源電圧Ｖ
INが更に上昇してゆくと、パワーオン信号１０３が接地
電位レベルになるが、ＰＭＯＳトランジスタ１７がＯＦ
Ｆ状態のままであるために、節点Ｎ5 の電位は接地電位
レベルのままであり、従って、ボンディング・オプショ
ン判定結果信号１０２のレベルも、接地電位レベルのま
まである。よって、内部回路は、ボンディング・オプシ
ョン判定結果信号１０２が接地電位レベルの時に設定さ
れた動作モードで動作する。First, referring to FIG. 5, when the signal 101 from the bonding option pad is not input and bonding is not performed, the internal step-down circuit operates for a while after the power is turned on, and the internal power supply voltage is increased. When V IN rises from the ground potential and becomes equal to or higher than the threshold voltage V T , the power-on signal 103 is turned on and the PMOS transistor 19 is turned on. Therefore, the potential of the node N 8 is V
Ascends to the IN level. As the potential of the node N 8 rises, the NMOS transistor 16 turns on,
As a result, the bonding option judgment result signal 10
The level of 2 remains the ground potential level. Also, the potential level of the node N 5 is suppressed to the ground potential by the NMOS transistors 12 and 13 having a small current capacity and the NMOS transistor 14 having a relatively large current capacity, as in the first embodiment. Internal power supply voltage V
When IN further rises, the power-on signal 103 becomes the ground potential level, but the PMOS transistor 17 becomes OF.
Since it remains in the F state, the potential of the node N 5 remains at the ground potential level, and therefore the level of the bonding option determination result signal 102 also remains at the ground potential level. Therefore, the internal circuit operates in the operation mode set when the bonding option determination result signal 102 is at the ground potential level.
【００１６】次に、図９において、信号１０１が外部電
源電圧ＶEXにボンディングされている場合には、電源投
入後において、外部電源電圧ＶEXが上昇してゆき、これ
に伴ない内部電源電圧ＶINも上昇してゆき、しきい地電
圧ＶT のレベル以上になると、節点Ｎ5 は最初（ＶIN−
ＶT ）レベルで上昇してゆくので、ＰＭＯＳトランジス
タ１９は略ＯＦＦ状態のままでＯＮ状態となることはな
く、逆にＰＭＯＳトランジスタ２０がＯＮ状態となる。
これに伴ない、ボンディング・オプション判定結果信号
１０２のレベルが内部電源電圧ＶINのレベルに上昇して
ゆく。また、パワーオン信号１０３も同様に上昇してゆ
く。そして、更に内部電源電圧ＶINも上昇してゆき、パ
ワーオン信号１０３が接地電位になると、ＰＭＯＳトラ
ンジスタ１８がＯＮ状態となり、節点Ｎ8 は接地電位レ
ベルのままの状態であるため、ＰＭＯＳトランジスタ１
７もＯＮ状態となって、節点Ｎ5 の電位は内部電源電圧
ＶINのレベルまで上昇される。これにより、ＰＭＯＳト
ランジスタ１９およびＮＭＯＳトランジスタ１５におけ
るＯＮ−ＯＮ状態は生起することなく、ボンディング・
オプション判定結果信号１０２のレベルは、内部電源電
圧ＶINのレベルのままとなっている。このように、ボン
ディング・オプション判定結果信号１０２のレベルが内
部電源電圧ＶINのレベルになると、内部回路としては、
ボンディング・オプション判定結果信号１０２が内部電
源電圧ＶINのレベルの時に設定された動作モードで動作
する。Next, in FIG. 9, when the signal 101 is bonded to the external power supply voltage V EX is, after power-on, Yuki increased external power supply voltage V EX, this accompanied no internal power supply voltage When V IN also rises and becomes equal to or higher than the level of the threshold voltage V T , the node N 5 is initially (V IN −
Since slide into increased in V T) level, PMOS transistor 19 does not become an ON state remains substantially OFF state, PMOS transistor 20 is turned ON in the reverse.
Along with this, the level of the bonding option determination result signal 102 rises to the level of the internal power supply voltage V IN . The power-on signal 103 also rises in the same manner. Then, when the internal power supply voltage VIN further rises and the power-on signal 103 reaches the ground potential, the PMOS transistor 18 is turned on and the node N8 remains at the ground potential level.
7 is also turned on, and the potential of the node N5 is raised to the level of the internal power supply voltage VIN. As a result, the ON-ON state of the PMOS transistor 19 and the NMOS transistor 15 does not occur, and the bonding
The level of the option determination result signal 102 remains at the level of the internal power supply voltage V IN . In this way, when the level of the bonding option determination result signal 102 reaches the level of the internal power supply voltage V IN , the internal circuit
When the bonding option determination result signal 102 is at the level of the internal power supply voltage V IN , it operates in the set operation mode.
【００１７】[0017]
【発明の効果】以上説明したように、本発明は、ボンデ
ィング・オプション・パッドからの信号とボンディング
・オプション・パッドにボンディングされない時のフロ
ーティング防止用ＭＯＳトランジスタのドレイン部の節
点の間に、内部電源電圧レベルをゲートレベルとするＮ
ＭＯＳトランジスタを接続することにより、外部電源電
圧ボンディングされた時に、外部電源電圧レベルが上昇
する場合においても消費電流が変化することなく、これ
により、待機時における無為の消費電流を削減すること
ができるという効果がある。As described above, according to the present invention, the internal power supply is provided between the signal from the bonding option pad and the node of the drain portion of the floating prevention MOS transistor when it is not bonded to the bonding option pad. N with voltage level as gate level
By connecting the MOS transistor, when the external power supply voltage is bonded, the current consumption does not change even when the external power supply voltage level rises, thereby reducing unnecessary current consumption during standby. There is an effect.
【図１】本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】第１の実施例における動作を示すタイミング図
(1) である。FIG. 2 is a timing chart showing an operation in the first embodiment.
It is (1).
【図３】第１の実施例における動作を示すタイミング図
(2) である。FIG. 3 is a timing chart showing an operation in the first embodiment.
(2)
【図４】本発明の第２の実施例を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the present invention.
【図５】第２の実施例における動作を示すタイミング図
(1) である。FIG. 5 is a timing chart showing an operation in the second embodiment.
It is (1).
【図６】第２の実施例における動作を示すタイミング図
(2) である。FIG. 6 is a timing chart showing the operation in the second embodiment.
(2)
【図７】従来例を示す回路図である。FIG. 7 is a circuit diagram showing a conventional example.
【図８】従来例における動作を示すタイミング図(1) で
ある。FIG. 8 is a timing chart (1) showing the operation in the conventional example.
【図９】従来例における動作を示すタイミング図(2) で
ある。FIG. 9 is a timing chart (2) showing the operation in the conventional example.
【符号の説明】 １〜７、１１〜１６、２１〜２４ ＮＭＯＳトランジ
スタ ８〜１０、１７〜２０、２５、２６ ＰＭＯＳトラン
ジスタ[Explanation of reference numerals] 1-7, 11-16, 21-24 NMOS transistors 8-10, 17-20, 25, 26 PMOS transistors
Claims (2)
圧を生成して稼働する半導体集積回路において、 ドレインが所定のボンディング・オプション・パッドか
らの信号線に接続され、ゲートが外部電源電圧が接続さ
れて、ソースが節点Ｎ1 に接続される第１のＮＭＯＳト
ランジスタと、 ドレインが前記第１のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記外部電源電圧に接続されて、ソ
ースが節点Ｎ2 に接続される第２のＮＭＯＳトランジス
タと、 ドレインが前記第２のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記外部電源電圧に接続されて、ソ
ースが接地電位に接続される第３のＮＭＯＳトランジス
タと、 ドレインが節点Ｎ1 に接続され、ゲートが節点Ｎ4 に接
続されて、ソースが接地電位に接続される第４のＮＭＯ
Ｓトランジスタと、 ドレインおよびゲートが前記外部電源電圧に接続され、
ソースが節点Ｎ3 に接続される第５のＮＭＯＳトランジ
スタと、 ソースが前記第５のＮＭＯＳトランジスタのソースに接
続され、ゲートが節点Ｎ1 に接続されて、ドレインが節
点Ｎ4 に接続される第１のＰＭＯＳトランジスタと、 ドレインが前記第１のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが節点Ｎ1 に接続されて、ソースが
接地電位に接続される第６のＮＭＯＳトランジスタと、 ソースが前記外部電源電圧に接続され、ゲートが出力端
に接続されて、ドレインが節点Ｎ4 に接続される第２の
ＰＭＯＳトランジスタと、 ソースが前記外部電源電圧に接続され、ゲートが節点Ｎ
4 に接続されて、ドレインが前記出力端に接続される第
３のＰＭＯＳトランジスタと、 ドレインが前記第３のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが節点Ｎ4 に接続されて、ソースが
接地電位に接続される第７のＮＭＯＳトランジスタと、 をボンディング・オプション判定回路として備えること
を特徴とする半導体集積回路。1. A semiconductor integrated circuit having a predetermined internal voltage down converter, which operates by generating an internal power supply voltage, wherein the drain is connected to a signal line from a predetermined bonding option pad and the gate is connected to an external power supply voltage. A first NMOS transistor connected to the source of the first NMOS transistor, a source connected to the node N 1 , a drain connected to the source of the first NMOS transistor, a gate connected to the external power supply voltage, and a source connected to the node N 2 And a third NMOS transistor having a drain connected to the source of the second NMOS transistor, a gate connected to the external power supply voltage, and a source connected to the ground potential. , A fourth NM having a drain connected to the node N 1 , a gate connected to the node N 4 , and a source connected to the ground potential O
An S-transistor, a drain and a gate of which are connected to the external power supply voltage,
A fifth NMOS transistor having a source connected to the node N 3 , a source connected to the source of the fifth NMOS transistor, a gate connected to the node N 1 , and a drain connected to the node N 4 . A first PMOS transistor, a drain connected to the drain of the first PMOS transistor, a gate connected to the node N 1 , a source connected to the ground potential, and a source connected to the external power supply. A second PMOS transistor connected to the voltage, the gate connected to the output terminal, the drain connected to the node N 4 , and the source connected to the external power supply voltage and the gate connected to the node N 4.
A third PMOS transistor having a drain connected to the output terminal and a drain connected to the drain of the third PMOS transistor, a gate connected to the node N 4 , and a source connected to the ground potential. A semiconductor integrated circuit, comprising: a seventh NMOS transistor connected to the.
圧を生成して稼働する半導体集積回路において、 ドレインが所定のボンディング・オプション・パッドか
らの信号線に接続され、ゲートが外部電源電圧が接続さ
れて、ソースが節点Ｎ5 に接続される第１のＮＭＯＳト
ランジスタと、 ドレインが前記第１のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記外部電源電圧に接続されて、ソ
ースが節点Ｎ6 に接続される第２のＮＭＯＳトランジス
タと、 ドレインが前記第２のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記外部電源電圧に接続されて、ソ
ースが接地電位に接続される第３のＮＭＯＳトランジス
タと、 ドレインが前記節点Ｎ5 に接続され、ゲートが節点Ｎ8
に接続されて、ソースが接地電位に接続される第４のＮ
ＭＯＳトランジスタと、 ソースが前記外部電源電圧に接続され、ゲートが節点Ｎ
8 に接続されて、ドレインが節点Ｎ7 に接続される第１
のＰＭＯＳトランジスタと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートが所定のパワーオン信号の入力端子に
接続されて、ドレインが節点Ｎ5 に接続される第２のＰ
ＭＯＳトランジスタと、 ソースが前記外部電源電圧に接続され、ゲートが節点Ｎ
5 に接続されて、ドレインが節点Ｎ8 に接続される第３
のＰＭＯＳトランジスタと、 ドレインが前記第３のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが節点Ｎ5 に接続されて、ソースが
接地電位に接続される第５のＮＭＯＳトランジスタと、 ソースが前記外部電源電圧に接続され、ゲートが節点Ｎ
8 に接続されて、ドレインが前記出力端に接続される第
４のＰＭＯＳトランジスタと、 ドレインが前記第４のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが節点Ｎ8 に接続されて、ソースが
接地電位に接続される第６のＮＭＯＳトランジスタと、 をボンディング・オプション判定回路として備えること
を特徴とする半導体集積回路。2. A semiconductor integrated circuit having a predetermined internal voltage down converter, which operates by generating an internal power supply voltage, wherein the drain is connected to a signal line from a predetermined bonding option pad and the gate is connected to an external power supply voltage. is connected, a source and a first NMOS transistor connected to the node N 5, the drain is connected to a source of said first NMOS transistor, a gate is connected to the external power supply voltage, a source node N 6 And a third NMOS transistor having a drain connected to the source of the second NMOS transistor, a gate connected to the external power supply voltage, and a source connected to the ground potential. , The drain is connected to the node N 5 , and the gate is the node N 8.
And a source connected to the ground potential of a fourth N
The MOS transistor and the source are connected to the external power supply voltage, and the gate is a node N.
First connected to 8 with drain connected to node N 7
Second PMOS transistor of which the source is connected to the drain of the first PMOS transistor, the gate is connected to the input terminal of a predetermined power-on signal, and the drain is connected to the node N5.
The MOS transistor and the source are connected to the external power supply voltage, and the gate is a node N.
Third, connected to node 5 , with drain connected to node N 8
And a fifth NMOS transistor having a drain connected to the drain of the third PMOS transistor, a gate connected to the node N 5 , and a source connected to the ground potential, and a source connected to the external power supply voltage. Connected to the gate of the node N
A fourth PMOS transistor having a drain connected to the output terminal and a drain connected to the drain of the fourth PMOS transistor, a gate connected to the node N 8 , and a source connected to the ground potential. And a sixth NMOS transistor connected to the semiconductor integrated circuit as a bonding option determination circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209886A JP2894096B2 (en) | 1992-08-06 | 1992-08-06 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209886A JP2894096B2 (en) | 1992-08-06 | 1992-08-06 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660636A true JPH0660636A (en) | 1994-03-04 |
| JP2894096B2 JP2894096B2 (en) | 1999-05-24 |
Family
ID=16580281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209886A Expired - Fee Related JP2894096B2 (en) | 1992-08-06 | 1992-08-06 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894096B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288581A (en) * | 2008-04-25 | 2008-11-27 | Renesas Technology Corp | Semiconductor integrated circuit |
-
1992
- 1992-08-06 JP JP4209886A patent/JP2894096B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288581A (en) * | 2008-04-25 | 2008-11-27 | Renesas Technology Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2894096B2 (en) | 1999-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1589414A (en) | Fet driver circuits | |
| US4628218A (en) | Driving circuit suppressing peak value of charging current from power supply to capacitive load | |
| US3646369A (en) | Multiphase field effect transistor dc driver | |
| JPH10173511A (en) | Voltage level shifting circuit | |
| JP2003273725A (en) | Integrated circuit logic device | |
| US5920227A (en) | Zero current draw circuit for use during a bonding option | |
| JPH0550892B2 (en) | ||
| JP2894096B2 (en) | Semiconductor integrated circuit | |
| US5021685A (en) | Input buffer circuit having a resistor for reducing through-current and a capacitor for preventing delay | |
| JP2001217683A (en) | Rc time constant circuit | |
| JP3586985B2 (en) | Output circuit of semiconductor device | |
| JPS61292412A (en) | Output circuit | |
| JP2765439B2 (en) | CMOS output circuit and semiconductor integrated circuit using the same | |
| US6137342A (en) | High efficiency semiconductor substrate bias pump | |
| JPS62188090A (en) | Voltage detection circuit | |
| JPH0410159B2 (en) | ||
| JPS62160750A (en) | Substrate-voltage generating circuit | |
| JPH0653800A (en) | Output circuit | |
| JPH0245380B2 (en) | ||
| JPH10126244A (en) | Integrated circuit with input resistance | |
| JP2675638B2 (en) | Semiconductor integrated circuit | |
| JPS63250911A (en) | Semiconductor integrated circuit device | |
| JP2738277B2 (en) | Interface circuit | |
| JP3022690B2 (en) | I / O protection circuit | |
| US6380795B1 (en) | Semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990202 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |