JPH0410159B2 - - Google Patents
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- JPH0410159B2 JPH0410159B2 JP13322382A JP13322382A JPH0410159B2 JP H0410159 B2 JPH0410159 B2 JP H0410159B2 JP 13322382 A JP13322382 A JP 13322382A JP 13322382 A JP13322382 A JP 13322382A JP H0410159 B2 JPH0410159 B2 JP H0410159B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Description
【発明の詳細な説明】
本発明は、Ｃ−MOSで構成されたセンス・ア
ンプ回路に関するものある。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sense amplifier circuit configured with C-MOS.
従来、この種のセンス・アンプ回路は、高速動
作が要求される場合、第１図に示すように、Ｐ一
型トランジスタQP1，QP2をそれぞれ定電流負荷
とするＮ一型トランジスタ、QN1，QN2で、イン
バータを形成し、QN1のソース、ゲートは、それ
ぞれGND、センス・アンプ回路の入力端子に接
続さたQN2のソース、ゲートは、それぞれQN1の
ゲート、ドレインに接続されており、QN2のドレ
インを出力端子としている。 Conventionally, when high-speed operation is required, this type of sense amplifier circuit has been constructed using an N-type transistor, Q N1, with P-type transistors Q P1 and Q P2 serving as constant current loads, respectively, as shown in FIG. , Q N2 form an inverter, the source and gate of Q N1 are connected to GND and the input terminal of the sense amplifier circuit, respectively, and the source and gate of Q N2 are connected to the gate and drain of Q N1 , respectively. The drain of Q N2 is used as the output terminal.
メモリ・セルQN4がON状態にある場合、前記
メモリ・セルQN4のドレインつまり、デイシツ
ト・ラインが“Ｌ”レベルとなり前記入力端子に
接続されたセレクタQN3を介して、前記入力端子
は“Ｌ”レベルになる為、QN1はOFFし、QN2の
ゲート電圧が、“Ｈ”レベルとなり、前記出力端
子は“Ｌ”レベルとなる。一方、メモリ・セル
QN4がOFF状態の場合、前記入力端子は、QN2に
より、GND電位よりＮ一型トランジスタのピン
チ・オフ電圧VT分だけ高い電位VPまで引上げら
れる為、QN1はONし、QN2のゲート電圧が“Ｌ”
レベルとなり、前記出力端子は“Ｈ”レベルとな
るが、この場合、前記デイジツト・ラインと
GND間には、メモリ・セルのドレイン端子につ
く拡散容量及び配線容量があり、メモリ・セルの
数及び占有面積に比例して数PFの容量C1が接続
されることになり、前記入力端子をVPまで引上
げる場合、前記セレクタ、QN3を介して、前記容
量C1を、チヤージ・アツプする必要があり、こ
のチヤージ・アツプに要する時間tpがセンス・ア
ンプの動作スピードを決定している。 When the memory cell Q N4 is in the ON state, the drain of the memory cell Q N4 , that is, the digital line goes to "L" level, and the input terminal becomes "L" through the selector Q N3 connected to the input terminal. Since it becomes the "L" level, Q N1 is turned off, the gate voltage of Q N2 becomes the "H" level, and the output terminal becomes the "L" level. On the other hand, memory cells
When Q N4 is in the OFF state, the input terminal is pulled up by Q N2 to a potential V P higher than the GND potential by the pinch-off voltage V T of the N-type transistor, so Q N1 is turned ON, and Q N2 gate voltage is “L”
level, and the output terminal becomes "H" level, but in this case, the digit line and
Between GND and GND, there is a diffusion capacitance and a wiring capacitance attached to the drain terminal of the memory cell, and a capacitance C1 of several PF is connected in proportion to the number of memory cells and the occupied area. When raising the voltage to V P , it is necessary to charge up the capacitor C1 through the selector QN3 , and the time tp required for this charge up determines the operating speed of the sense amplifier. There is.
したがつて、センス・アンプの動作スピードを
速める為には、前記、チヤージ・アツプ時間tpを
短くする必要があるが、前記tpはQN2、及びQP2
の電流供給能力により決まり、QN2のゲート入力
電圧の変化は微小であり、QN2，QP2の相互コン
ダクタンスgmを上げても、前記チヤージ・アツ
プ時間tpを大巾に改善することは困難であり、
QN2のgmを、上げる事はQN2のトランジスタ・サ
イズを大きくする事になりQN2のゲート容量が増
えQN1のドレインにつく容量を、増加させる事と
なり、かえつて、動作スピードの低下を招くこと
になる。 Therefore, in order to increase the operating speed of the sense amplifier, it is necessary to shorten the charge-up time tp, which is equal to Q N2 and Q P2 .
The change in the gate input voltage of QN2 is minute, and even if the mutual conductance gm of QN2 and QP2 is increased, it is difficult to significantly improve the charge-up time tp. can be,
Increasing the gm of Q N2 increases the transistor size of Q N2 , which increases the gate capacitance of Q N2 and increases the capacitance attached to the drain of Q N1 . I will invite you.
本発明の目的は前記チヤージ・アツプ時間tpを
短くし、動作スピードの速いセンス・アンプ回路
を提供することにある。 An object of the present invention is to shorten the charge-up time tp and provide a sense amplifier circuit that operates at high speed.
本発明によるセンス・アンプ回路は、Ｐ一型ト
ランジスタQN3を電源、入力端子間に挿入し、前
記Ｐ一型トランジスタのゲートを、センス・アン
プ回路の出力端子に接続することにより、前記デ
イジツト・ラインの容量をチヤージ・アツプする
時間tpが短く、動作スピードの速いことを特徴と
する。 The sense amplifier circuit according to the present invention inserts a P1 type transistor QN3 between the power supply and the input terminal, and connects the gate of the P1 type transistor to the output terminal of the sense amplifier circuit. It is characterized by short time tp to charge up the line capacity and high operating speed.
以下、本発明を実施例により説明する。 Hereinafter, the present invention will be explained by examples.
本実施例は、第２図に示す様に、Ｐ一型トラン
ジスタQP3のドレイン、ゲート、ソースは、それ
ぞれ電源、Ｎ一型トランジスタQN2のドレインつ
まりセンス・アンプの出力端子Ｃ、Ｎ一型トラン
ジスタQN1のゲートつまり、センスアンプの入力
端子Ａに接続されている。 In this embodiment, as shown in FIG. 2, the drain, gate, and source of the P1 type transistor Q P3 are the power supply, the drain of the N1 type transistor Q N2 , that is, the output terminal C of the sense amplifier, and the N1 type transistor Q P3 are connected to the power supply. The gate of the transistor Q N1 is connected to the input terminal A of the sense amplifier.
セレクタQN3がON状態になりデイジツト・ラ
インの容量Ｃ１をチヤージ・アツプする場合、第
４図に示す様に、前記、入力端子Ａの電位は、
VPまで引上げられた状態から、セレクタQN3が
ONすると、容量Ｃ１が、チヤージ・アツプされ
ていない為、GND電位に向つて引下げられ、QN1
が、OFFし、QN2のゲート電圧が高くなり、QN2
がONして、前記、出力端子Ｃの電位が下ると同
時にQN2に電流I1が流れる。又、前記出力端子Ｃ
の電位が下がる為、QP3がONし、電流I2が流れだ
す。 When selector Q N3 turns on and charges up the capacitance C1 of the digit line, the potential of the input terminal A becomes as shown in FIG.
From the state pulled up to V P , selector Q N3 is
When turned on, the capacitor C1 is not charged up, so it is pulled down toward the GND potential, and Q N1
turns OFF, the gate voltage of Q N2 increases, and Q N2
is turned ON, and at the same time as the potential of the output terminal C drops, current I1 flows through QN2 . Moreover, the output terminal C
Since the potential of Q decreases, Q P3 turns ON and current I 2 begins to flow.
デイジツト・ラインの容量を、チヤージ・アツ
プする電流IPは、IP＝I1＋I2であり、前記電流I1，
I2により、前記容量Ｃ１はチヤージ・アツプされ
ることになる。QN2のゲート電圧の電位変動に対
して、出力端子Ｃの電位変動は、十分大きく、
QP3は、QN2に比べて、十分深くバイアスされる
為、I1とI2の関係は、I2＞I1となり従来の回路で
あると、前記電流IPは、IP＝I1であることを考慮
するとチヤージ・アツプ電流IPは大巾に増加して
おり、前記チヤージ・アツプ時間tpは大巾に短縮
されることになる。又、容量C1のチヤージ・ア
ツプが終了した場合メモリ・セルQN4がOFF状態
であればQN2のゲート電位は下がりQN1が、OFF
し、出力端子Ｃは、電源電圧まで上がり“Ｈ”レ
ベルとなりQP3は完全にOFFとなる。このとき、
メモリ・セルQN4がON状態であれば、センス・
アンプの出力レベルが“Ｌ”レベルとなること
は、いうまでもない。 The current I P that charges up the capacitance of the digit line is I P =I 1 +I 2 , and the current I 1 ,
Due to I2 , the capacitor C1 is charged up. Q The potential variation of the output terminal C is sufficiently large with respect to the potential variation of the gate voltage of N2 .
Since Q P3 is sufficiently deeply biased compared to Q N2 , the relationship between I 1 and I 2 is I 2 > I 1 , and in the conventional circuit, the current I P is I P = I 1 Taking this into account, the charge-up current I P has increased significantly, and the charge-up time t P has been significantly shortened. Also, when the charge up of capacitor C1 is completed and memory cell Q N4 is in the OFF state, the gate potential of Q N2 decreases and Q N1 becomes OFF.
However, the output terminal C rises to the power supply voltage and becomes "H" level, and Q P3 is completely turned off. At this time,
If memory cell Q N4 is in the ON state, the sense
Needless to say, the output level of the amplifier becomes "L" level.
以上説明した様に本発明によれば、Ｐ一型トラ
ンジスタQP3を電源、入力端子間に挿入し、前記
Ｐ一型トランジスタのゲートをセンス・アンプ回
路の出力端子に接続することにより、デイジツ
ト・ラインの容量を、チヤージ・アツプする時間
tpが短く、動作スピードの速いセンス・アンプ回
路を提供することが出来る。 As explained above, according to the present invention, the P1 type transistor Q P3 is inserted between the power supply and the input terminal, and the gate of the P1 type transistor is connected to the output terminal of the sense amplifier circuit. Time to charge up line capacity
It is possible to provide a sense amplifier circuit with short tp and high operating speed.
第１図は、従来のセンス・アンプ回路の一例を
示す回路図、第２図は、本発明のセンス・アンプ
回路の実施例を示す回路図であり、QN1，QN2，
QN4……Ｎ一型トランジスタ、QP1，QP2，QP3…
…Ｐ一型トランジスタ、C1……デイジツト・ラ
インの容量を示しており、第３図は、従来のセン
ス・アンプ回路の端子電圧及び電流波形の一例を
示す回路図、第４図は、本発明のセンス・アンプ
回路の端子電圧及び電流波形の一例を示す図であ
る。
FIG. 1 is a circuit diagram showing an example of a conventional sense amplifier circuit, and FIG . 2 is a circuit diagram showing an embodiment of the sense amplifier circuit of the present invention.
Q N4 ... N1 type transistor, Q P1 , Q P2 , Q P3 ...
...P type transistor, C 1 ... shows the capacitance of the digit line, Figure 3 is a circuit diagram showing an example of the terminal voltage and current waveforms of a conventional sense amplifier circuit, and Figure 4 is the one shown in this book. FIG. 3 is a diagram showing an example of terminal voltage and current waveforms of the sense amplifier circuit of the invention.
Claims (1)
とし、逆導電型の第２のトランジスタのゲートを
入力端子とし、それらの中間接続点を出力節点と
するインバータと、一導電型の第３のトランジス
タを定電流負荷とし、前記出力節点がゲートに、
前記入力端子がソースにそれぞれ接続された逆導
電型の第４のトランジスタと、前記第４のトラン
ジスタのドレインに接続されたセンス出力端子を
有するセンス・アンプ回路において、ドレイン、
ゲートおよびソースをそれぞれ前記入力端子、前
記センス出力端子および電源に接続した該一導電
型の第５のトランジスタを設けたことを特徴とす
るセンス・アンプ回路。1 An inverter in which a first transistor of one conductivity type is used as a constant current load, a gate of a second transistor of opposite conductivity type is used as an input terminal, and a connection point between them is an output node; The transistor is a constant current load, the output node is the gate,
A sense amplifier circuit having a fourth transistor of opposite conductivity type, the input terminal of which is connected to the source, and a sense output terminal connected to the drain of the fourth transistor, the drain;
A sense amplifier circuit comprising a fifth transistor of one conductivity type whose gate and source are respectively connected to the input terminal, the sense output terminal and the power supply.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133223A JPS5924493A (en) | 1982-07-30 | 1982-07-30 | Sense amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133223A JPS5924493A (en) | 1982-07-30 | 1982-07-30 | Sense amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5924493A JPS5924493A (en) | 1984-02-08 |
| JPH0410159B2 true JPH0410159B2 (en) | 1992-02-24 |
Family
ID=15099608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133223A Granted JPS5924493A (en) | 1982-07-30 | 1982-07-30 | Sense amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924493A (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740435B2 (en) * | 1984-08-31 | 1995-05-01 | 株式会社日立製作所 | Memory read circuit |
| JPS62285297A (en) * | 1986-06-02 | 1987-12-11 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS63142596A (en) * | 1986-12-04 | 1988-06-14 | Mitsubishi Electric Corp | Mos semiconductor integrated circuit device |
| JP2549686B2 (en) * | 1988-02-08 | 1996-10-30 | 三菱電機株式会社 | Semiconductor integrated circuit device |
| US5204838A (en) * | 1988-10-28 | 1993-04-20 | Fuji Xerox Co., Ltd. | High speed readout circuit |
-
1982
- 1982-07-30 JP JP57133223A patent/JPS5924493A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5924493A (en) | 1984-02-08 |
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