【０００１】
【発明の属する技術分野】
本発明は、半導体装置の出力回路に関するもので、特に入出力用の外部端子と接続される、ＤＲＡＭ等の半導体装置の出力回路に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ等の半導体メモリーで用いる出力回路の最終段としては、ＮＭＯＳ型のデータ出力バッファを使用する場合と、ＣＭＯＳ型のデータ出力バッファを使用する場合とがあった。
【０００３】
まず、従来のＮＭＯＳ型データ出力バッファについて説明する。図３に従来のＮＭＯＳ型データ出力バッファの例を示す。ＤＲＡＭ等のＮＭＯＳ型データ出力バッファとしては電源ＶＤＤ（例えば３．３Ｖ）とＤＱ端子との間に接続されたＮチャネルＭＯＳトランジスタ１０２と、ＤＱ端子と接地ＶＳＳ（０Ｖ）との間に接続されたＮチャネルＭＯＳトランジスタ１０３とからなるトライステート出力回路が通常用いられる。”Ｈ”データ出力の場合にはＮチャネルＭＯＳトランジスタ１０２がオンし、ＮチャネルＭＯＳトランジスタ１０３がカットオフする。”Ｌ”データ出力の場合にはＮチャネルＭＯＳトランジスタ１０３がオンし、ＮチャネルＭＯＳトランジスタ１０２がカットオフする。データを出力しない場合にはＮチャネルＭＯＳトランジスタ１０２もＮチャネルＭＯＳトランジスタ１０３も共にカットオフし、ＤＱ端子に対してデータ出力バッファがハイインピーダンス状態になる。
【０００４】
ところで、ＮＭＯＳ型データ出力バッファにおいて、ＮチャネルＭＯＳトランジスタ１０２のゲート電極に接続された制御線の論理振幅がＶＤＤであるとすると、外部端子に現れる電位はＶＤＤよりも、ＮチャネルＭＯＳトランジスタ１０２のしきい値電圧Ｖｔｈだけ低い、ＶＤＤ−Ｖｔｈになってしまう。そのため、出力バッファ回路内に電位変換回路１０４を設けて、ＮチャネルＭＯＳトランジスタ１０２のゲート電圧をＶＤＤ＋Ｖｔｈ以上の高電圧に昇圧することにより、出力データが”Ｈ”の時、外部端子の電位がＶＤＤになるようにしている。
【０００５】
次に、従来のＣＭＯＳ型出力バッファについて説明する。図４に従来のＣＭＯＳ型データ出力バッファの例を示す。ＣＭＯＳ型データ出力バッファでは、電源ＶＤＤ（例えば３．３Ｖ）とＤＱ端子との間に接続されたＰチャネルＭＯＳトランジスタ１と、ＤＱ端子と接地ＶＳＳ（０Ｖ）との間に接続されたＮチャネルＭＯＳトランジスタ３とを有するトライステート出力回路が採用される。”Ｈ”データ出力時にはＰチャネルＭＯＳトランジスタ１がオンし、ＮチャネルＭＯＳトランジスタ３がカットオフする。”Ｌ”データ出力時にはＮチャネルＭＯＳトランジスタ３がオンし、ＰチャネルＭＯＳトランジスタ１がカットオフする。非出力動作時には両出力トランジスタがカットオフするように、ＰチャネルＭＯＳトランジスタ１のゲート電極に”Ｈ”レベルの電圧、すなわち電源電圧ＶＤＤが、ＮチャネルＭＯＳトランジスタ３のゲート電極に”Ｌ”レベルの電圧、すなわち０Ｖが各々供給される。データ非出力時には両出力トランジスタがいずれもカットオフする結果、ＤＱ端子に対してデータ出力バッファがハイインピーダンス状態になる。
【０００６】
ＣＭＯＳ型データ出力バッファでは、”Ｈ”データ出力時、ＰチャネルＭＯＳトランジスタ１のゲート電圧を０Ｖにすれば、そのドレイン電圧がＶＤＤになる。したがってそのドレイン電極を直接ＤＱ端子に接続すれば、ＮＭＯＳ型データ出力バッファのような電位変換回路を用いなくてもＤＱ端子の電位がＶＤＤまで上がるようになる。
【０００７】
しかし、そのようにＰチャネルＭＯＳトランジスタ１のドレイン電極を直接ＤＱ端子に接続すると、データ出力バッファがハイインピーダンス状態のとき、すなわち、ＰチャネルＭＯＳトランジスタ１のゲート電極に”Ｈ”レベルの電位ＶＤＤが、ＮチャネルＭＯＳトランジスタ３のゲート電極に”Ｌ”レベルの電位０Ｖが供給されているとき、外部端子ＤＱから電源電圧ＶＤＤを上回る正の電圧が印加されると、種々の不具合が引き起こされる。ＰチャネルＭＯＳトランジスタ１はＰ型シリコン基板中のＮウェル領域内に形成され、そのソースおよびドレインはＮウェル領域内のＰ型拡散領域である。したがって、高いドレイン電圧に起因してＰ型拡散領域とＮ型ウェル領域との間のＰＮ接合に順方向の大電流が流れ、ラッチアップ等を引き起こすことになる。
【０００８】
そのため、ＰチャネルＭＯＳトランジスタ１とＤＱ端子との間にさらに出力制御トランジスタ２（ＮチャネルＭＯＳトランジスタ）を直列に設け、非出力時、すなわちデータ出力バッファがハイインピーダンス状態のときには、出力制御トランジスタ２のゲート電圧を０Ｖにし、データ出力時には、ＰチャネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジスタ３のいずれか一方がオンする直前に出力制御トランジスタ２のゲート電圧をＶＤＤ＋Ｖｔｈ以上に昇圧する方式が提案されている（特開平５−３６２７８号）。
【０００９】
【発明が解決しようとする課題】
上述したように、従来のＮＭＯＳ型データ出力バッファでは、”Ｈ”データ出力時、外部端子の電位をＶＤＤにするため、電源側のＮチャネルＭＯＳトランジスタのゲート電位を電位変換回路を用いてＶＤＤ＋Ｖｔｈ以上に昇圧する必要があり、そのために要する時間がデータの出力を遅延させる。
【００１０】
また、このＮチャネルＭＯＳトランジスタのみによって”Ｈ”データを出力するため、これをある程度大きなトランジスタとしなければならないが、この大きなトランジスタのゲート電極を０ＶとＶＤＤ＋Ｖｔｈ以上の電位との間で充放電させる必要があるため、消費電流が大きくなる。特にオンチップの昇圧電源を用いる半導体装置では、昇圧電源の供給しなければならない電流が大きくなり、その結果、昇圧電源の占める面積の増大、ひいてはチップ全体の面積の増大を招くことにもなる。電源側のＮチャネルＭＯＳトランジスタの大きさを小さくすれば消費電流の増大を抑えることができるが、これは、出力データがハイインピーダンスから”Ｈ”へ、あるいは”Ｌ”から”Ｈ”へ遷移する速度を低下させることになる。
【００１１】
一方、電源側のＰチャネルＭＯＳトランジスタと外部端子との間にＮチャネルの出力制御トランジスタを直列に接続したＣＭＯＳ型データ出力バッファでは、”Ｈ”データ出力時よりも前に出力制御トランジスタのゲートが昇圧されるので、昇圧に要する時間によるデータ出力の遅延はないが、ハイインピーダンス状態からデータ出力状態に変化する際には出力制御トランジスタのゲートを昇圧しなければならないので、ハイインピーダンス状態とデータ出力状態を交互に頻繁に繰り返すような動作、例えばＤＲＡＭのファーストページモードのような動作では、ＮＭＯＳ型データ出力バッファの場合と同様に、昇圧電源の供給すべき電流が増大するという問題を生じる。
【００１２】
本発明の目的は、回路を構成する素子の異常動作を防ぎつつ、データ出力の高速化、低消費電力化を図った半導体装置の出力回路を提供することである。
【００１３】
【課題を解決するための手段】
この課題を解決するために、本発明の半導体装置の出力回路は、電源と外部端子との間の電流経路において、外部端子に第１のＮチャネルＭＯＳトランジスタを接続し、第１のＮチャネルＭＯＳトランジスタと並列に第２のＮチャネルＭＯＳトランジスタを接続し、電位変換回路を用いて、データ出力時に第１のＮチャネルＭＯＳトランジスタのゲート電極に電源電圧を上回る正の電圧を印加するとともに、第２のＮチャネルＭＯＳトランジスタのゲートに電源電圧を印加するようにしたものである。
【００１６】
【発明の実施の形態】
本発明の請求項１に記載の発明の半導体装置の出力回路は、電源と内部ノードとの間に接続されたＰチャネルＭＯＳトランジスタと、内部ノードと外部端子との間に並列に接続された第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタと、外部端子と接地との間に接続された第３のＮチャネルＭＯＳトランジスタと、電源電圧に等しい電圧を入力し、電源電圧よりも高く昇圧した電圧を出力する電位変換回路とを備え、データ出力時に、電位変換回路の出力を第１のＮチャネルＭＯＳトランジスタのゲートに供給し、電源電圧を第２のＮチャネルＭＯＳトランジスタのゲートに供給するようにしたものであり、”Ｈ”データ出力時、外部端子がＶDD−Ｖthに達するまでは第１および第２のＮチャネルＭＯＳトランジスタがともにオンした状態になり、外部端子の電位上昇に寄与するため、ゲート電極を電源電圧を上回る正の電圧へ昇圧する必要がある第１のＮチャネルＭＯＳトランジスタが小さくても高速にデータを”Ｈ”に遷移させることができる。その結果、電源電圧を上回る正の電圧に昇圧すべき負荷容量が小さくなり、本発明の出力回路を搭載した半導体装置の消費電力を小さくすることができる。
【００１７】
本発明の請求項２に記載の発明の半導体装置の出力回路は、請求項１に記載の半導体装置の出力回路において、データ非出力時には、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとがともにカットオフし、データ出力時には、ＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタとのうちのいずれか一方がオンする前に、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとがオンするようにしたものであり、データ非出力時、外部端子から電源電圧を上回る正の電圧が印加されても、ＰチャネルＭＯＳトランジスタのドレイン電極にこの電圧が印加されることはなく、ラッチアップ等の不具合を生じることがない。また、データ出力時には、”Ｈ”レベル、”Ｌ”レベルに確定したデータが出力される前に、第１および第２のＮチャネルＭＯＳトランジスタがオンし、第１のＮチャネルＭＯＳトランジスタのゲート電極が電源電圧を上回る正の電圧に昇圧されるので、昇圧に要する時間がデータの出力を遅延させることはなく、高速な半導体装置の出力回路が実現される。
【００１８】
本発明の請求項３に記載の発明の半導体装置の出力回路は、請求項１または２に記載の半導体装置の出力回路において、電位変換回路が内部昇圧電源を用いて電源電圧よりも高く昇圧した電圧を出力するようにしたものであり、昇圧電源の供給すべき電流が小さくて済み、昇圧電源の占める面積、ひいてはチップ全体の面積を小さく抑えることができる。
【００１９】
以下、本発明の実施の形態を図面を参照しながら説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態における半導体装置の出力回路の構成を示す回路図である。図１において、１はＰチャネルＭＯＳトランジスタ、２は第１の出力制御ＮチャネルＭＯＳトランジスタ、１０は第２の出力制御ＮチャネルＭＯＳトランジスタ、３はＮチャネルＭＯＳトランジスタ、４は電位変換回路である。５は第１の入力端子で出力データ信号Ｄが、６は第２の入力端子で出力制御信号ＯＥがそれぞれ供給される。ＰチャネルＭＯＳトランジスタ１は電源ＶＤＤと内部ノードＮＤとの間に挿入され、第１および第２の出力制御ＮチャネルＭＯＳトランジスタ２、１０は、内部ノードＮＤと外部端子７との間に並列に挿入されている。出力制御信号ＯＥは電位変換回路４の入力端子と第２の出力制御ＮチャネルＭＯＳトランジスタ１０のゲート電極に供給され、電位変換回路４の出力Ｖｏｕｔ が第１の出力制御ＮチャネルＭＯＳトランジスタ２のゲート電極に供給される。
【００２０】
なお、本実施の形態では、電位変換回路４は、外部から印加された電源ＶＤＤをもとに内部で発生された昇圧電源を用い、ＶＤＤレベルの入力信号を昇圧電源のレベルの出力信号にレベル変換する回路であるが、電位変換回路は他の構成であってもよい。例えば、昇圧コンデンサと遅延回路を用いて信号レベルを昇圧するような構成であってもよい。
【００２１】
図１に示した出力回路は、出力制御信号ＯＥが”Ｈ”レベルであるときに、出力データＤの論理レベルに応じたデータ信号ＤＱを外部端子７へ出力するものである。
【００２２】
まず、非出力動作時における図１の出力回路の動作について説明する。非出力動作時には、出力制御信号ＯＥが”Ｌ”レベルになる。出力制御信号ＯＥが”Ｌ”レベルの時、ＰチャネルＭＯＳトランジスタ１のゲート電極に供給される信号Ｓｈは”Ｈ”に、ＮチャネルＭＯＳトランジスタ３のゲート電極に供給される信号Ｓｌは”Ｌ”になる。また、第１の出力制御ＮチャネルＭＯＳトランジスタ２、および、第２の出力制御ＮチャネルＭＯＳトランジスタ１０のゲート電圧がともに”Ｌ”レベルとなる。したがって、ＰチャネルＭＯＳトランジスタ１、第１および第２の出力制御ＮチャネルＭＯＳトランジスタ２、１０、ＮチャネルＭＯＳトランジスタ３は、いずれもカットオフする。この結果、外部端子７はハイインピーダンス状態となる。
【００２３】
この状態で、外部端子７に外部から電源電圧ＶＤＤを上回る正の電圧ＶＤＱが印加されても、第１および第２の出力制御ＮチャネルＭＯＳトランジスタ２、１０はカットオフしたままであるので、電源電圧ＶＤＤを上回る正の電圧ＶＤＱが印加されるのは第１および第２の出力制御ＮチャネルＭＯＳトランジスタ２、１０のドレイン電極にとどまり、ＰチャネルＭＯＳトランジスタ１のドレイン電極にはこの電圧は印加されない。ＮチャネルＭＯＳトランジスタのドレイン電極は、接地ないしは負の電圧にバイアスされたＰ型基板ないしはＰ型ウェル中のＮ型拡散領域で形成されるので、これに正の電圧が印加されてもＰＮ接合が順バイアスされることはなく、ラッチアップ等の不具合を生じることはない。
【００２４】
また、この状態で、外部端子７に外部から負の電圧−ＶＤＱが印加され、この印加電圧の絶対値ＶＤＱが第１および第２の出力制御ＮチャネルＭＯＳトランジスタ２、１０のしきい値電圧Ｖｔｈを上回った場合、これらのＮチャネルＭＯＳトランジスタ２、１０はオンする。しかし、Ｐチャネルトランジスタ１はカットオフ状態を保持するので、これらのＮチャネルＭＯＳトランジスタ２、１０に電源ＶＤＤからドレイン電流が供給されることはない。そのため、ＮチャネルＭＯＳトランジスタ２、１０のターンオンに起因した基板電流は発生しない。したがって、ＤＲＡＭのメモリセルデータの破壊等の不具合を生じることもない。
【００２５】
次に、データ出力時の動作について説明する。データ出力時は出力制御信号ＯＥが”Ｈ”レベルになる。出力制御信号ＯＥが”Ｌ”から”Ｈ”に遷移すると、直ちに第２の出力制御ＮチャネルＭＯＳトランジスタ１０がオンする。同時に、電位変換回路４が動作し、昇圧された出力制御信号Ｖｏｕｔ が第１の出力制御ＮチャネルＭＯＳトランジスタ２のゲート電極に供給される。それから、”Ｈ”レベルあるいは”Ｌ”レベルに確定したデータが出力される。出力データ信号Ｄが”Ｈ”レベルになった場合には、信号ＳｈおよびＳｌがともに”Ｌ”レベルとなり、ＰチャネルＭＯＳトランジスタ１がオン、ＮチャネルＭＯＳトランジスタ３がカットオフする。その結果、電源と外部端子の間に挿入されたＰチャネルＭＯＳトランジスタ１と出力制御ＮチャネルＭＯＳトランジスタ２、１０が全て導通し、外部端子から”Ｈ”レベルのデータが出力される。出力データ信号Ｄが”Ｌ”レベルになった場合には、信号ＳｈおよびＳｌがともに”Ｈ”レベルとなり、ＰチャネルＭＯＳトランジスタ１がカットオフ、ＮチャネルＭＯＳトランジスタ３がオンする。その結果、接地と外部端子の間に挿入されたＮチャネルＭＯＳトランジスタ３が導通し、外部端子から”Ｌ”レベルのデータが出力される。データ出力時には、”Ｈ”レベル、”Ｌ”レベルに確定したデータが出力される前に、第１および第２の出力制御ＮチャネルＭＯＳトランジスタがオンし、第１の出力制御ＮチャネルＭＯＳトランジスタのゲート電極が電源電圧を上回る正の電圧に昇圧されるので、昇圧に要する時間がデータの出力を遅延させることはなく、高速な半導体装置の出力回路が実現できる。
【００２６】
データ出力時、第１の出力制御ＮチャネルＭＯＳトランジスタ２のゲート電極にはＶＤＤ＋Ｖｔｈ以上に昇圧された出力制御信号Ｖｏｕｔ が印加されているので、”Ｈ”データ出力の場合、ＮチャネルＭＯＳトランジスタのゲートしきい値電圧による電圧ロスがなく、外部端子７は電源電圧ＶＤＤに等しい電位まで上昇する。外部端子７の電位が接地ないしは中間レベルから電源電圧ＶＤＤへと上昇する際、外部端子７の電位がＶＤＤ−Ｖｔｈに達するまでは、第１の出力制御ＮチャネルＭＯＳトランジスタ２のみでなく、第２の出力制御ＮチャネルＭＯＳトランジスタ１０も導通状態になり、外部端子７の電位の上昇に寄与する。したがって、第１の出力制御ＮチャネルＭＯＳトランジスタ２としては、それ程大きなトランジスタを用いなくても、十分高速にデータを”Ｈ”に遷移させることができる。本実施の形態では、ゲート電極を電源電圧を上回る正の電圧へ昇圧する必要がある第１の出力制御ＮチャネルＭＯＳトランジスタ２が小さく、したがって、昇圧電源の負荷が小さく、供給すべき電流が小さくて済むので、低消費電力の半導体装置が実現できる。また、昇圧電源の占める面積、ひいてはチップ全体の面積を小さく抑えることもできる。
【００２７】
（第２の実施の形態）
図２は、本発明の第２の実施の形態における半導体装置の出力回路の構成を示す回路図である。図２において、２、１０、３はいずれもＮチャネルＭＯＳトランジスタ、４は電位変換回路である。５は第１の入力端子で出力データ信号Ｄが、６は第２の入力端子で出力制御信号ＯＥがそれぞれ供給される。ＮチャネルＭＯＳトランジスタ２、１０は、電源と外部端子７との間に並列に挿入されている。ＡＮＤゲート８には出力制御信号ＯＥと出力データ信号Ｄとが入力され、その出力Ｓｈが電位変換回路４の入力端子とＮチャネルＭＯＳトランジスタ１０のゲート電極に供給され、電位変換回路４の出力Ｖｏｕｔ がＮチャネルＭＯＳトランジスタ１のゲート電極に供給される。
【００２８】
なお、本実施の形態では、電位変換回路４は、外部から印加された電源ＶＤＤをもとに内部で発生された昇圧電源を用い、ＶＤＤレベルの入力信号を昇圧電源のレベルの出力信号にレベル変換する回路であるが、電位変換回路は他の構成であってもよい。例えば、昇圧コンデンサと遅延回路を用いて信号レベルを昇圧するような構成であってもよい。
【００２９】
図２に示した出力回路は、出力制御信号ＯＥが”Ｈ”レベルであるときに、出力データＤの論理レベルに応じたデータ信号ＤＱを外部端子７へ出力するものである。
【００３０】
まず、非出力動作時における図２の出力回路の動作について説明する。非出力動作時には、出力制御信号ＯＥが”Ｌ”レベルになる。出力制御信号ＯＥが”Ｌ”レベルの時、ＮチャネルＭＯＳトランジスタ１０に供給される信号Ｓｈ、およびＮチャネルＭＯＳトランジスタ１０に供給される電位変換回路４を経た信号Ｖｏｕｔ はともに”Ｌ”になり、また、第３のＮチャネルＭＯＳトランジスタ３のゲート電極に供給される信号Ｓｌも”Ｌ”になる。したがって、ＮチャネルＭＯＳトランジスタ２、１０、および３は、いずれもカットオフする。この結果、外部端子７はハイインピーダンス状態となる。
【００３１】
本実施の形態の出力回路では、最終段はＮチャネルＭＯＳトランジスタのみで構成されており、外部端子に印加された電圧がＰチャネルトランジスタのドレイン電極に印加されることがなく、電源電圧ＶＤＤを上回る正の電圧ＶＤＱが印加されてもラッチアップ等の不具合を生じることはない。
【００３２】
次に、データ出力時の動作について説明する。データ出力時は出力制御信号ＯＥが”Ｈ”レベルになる。出力データ信号Ｄが”Ｈ”レベルになった場合には、信号Ｓｈ、Ｖｏｕｔ が”Ｈ”レベル、信号Ｓｌが”Ｌ”レベルとなり、ＮチャネルＭＯＳトランジスタ２、１０がオン、ＮチャネルＭＯＳトランジスタ３がカットオフする。その結果、外部端子から”Ｈ”レベルのデータが出力される。出力データ信号Ｄが”Ｌ”レベルになった場合には、信号Ｓｈ、Ｖｏｕｔ が”Ｌ”レベル、信号Ｓｌが”Ｈ”レベルとなり、ＮチャネルＭＯＳトランジスタ２、１０がカットオフ、ＮチャネルＭＯＳトランジスタ３がオンする。その結果、外部端子から”Ｌ”レベルのデータが出力される。
【００３３】
”Ｈ”データ出力時、ＮチャネルＭＯＳトランジスタ２のゲート電極にはＶＤＤ＋Ｖｔｈ以上に昇圧された出力制御信号Ｖｏｕｔ が印加されているので、ＮチャネルＭＯＳトランジスタのゲートしきい値電圧による電圧ロスがなく、外部端子７は電源電圧ＶＤＤに等しい電位まで上昇する。外部端子７の電位が接地ないしは中間レベルから電源電圧ＶＤＤへと上昇する際、外部端子７の電位がＶＤＤ−Ｖｔｈに達するまでは、ＮチャネルＭＯＳトランジスタ２のみでなく、ＮチャネルＭＯＳトランジスタ１０も導通状態になり、外部端子７の電位の上昇に寄与する。したがって、ＮチャネルＭＯＳトランジスタ２がそれ程大きなトランジスタでなくても、十分高速にデータを”Ｈ”に遷移させることができる。本実施の形態では、ゲート電極を電源電圧を上回る正の電圧へ昇圧する必要があるＮチャネルＭＯＳトランジスタ２が小さく、したがって、昇圧電源の負荷が小さく、供給すべき電流が小さくて済むので、低消費電力の半導体装置が実現できる。また、昇圧電源の占める面積、ひいてはチップ全体の面積を小さく抑えることもできる。
【００３４】
【発明の効果】
以上のように、本発明に係る半導体装置の出力回路によれば、データ非出力時、外部端子から電源電圧を上回る正の電圧が印加されても、ＰチャネルＭＯＳトランジスタのドレイン電極にこの電圧が印加されることはなく、ラッチアップ等の不具合を生じることがない。さらに、データ出力時、第１のＮチャネルＭＯＳトランジスタのゲート電極に電源電圧を上回る正の電圧が印加され、第２のＮチャネルＭＯＳトランジスタのゲート電極に電源電圧が印加されるが、”Ｈ”データ出力時、外部端子がＶＤＤ−Ｖｔｈに達するまでは、第１および第２のＮチャネルトランジスタがともにオンした状態になり外部端子の電位上昇に寄与するため、ゲート電極を電源電圧を上回る正の電圧へ昇圧する必要がある第１のＮチャネルＭＯＳトランジスタ２が小さくても高速にデータを”Ｈ”に遷移させることができる。その結果、電源電圧を上回る正の電圧に昇圧すべき負荷容量が小さくなり、消費電力が小さくなる。したがって、回路を構成する素子の異常動作を防ぎつつ、データ出力の高速化、低消費電力化を実現することができる。
【００３５】
また、請求項２記載の発明のようにＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタとのうちのいずれか一方がオンする前に、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとがオンするようにすれば、データ出力時には、”Ｈ”レベル、”Ｌ”レベルに確定したデータが出力される前に、第１および第２のＮチャネルＭＯＳトランジスタがオンし、第１のＮチャネルＭＯＳトランジスタのゲート電極が電源電圧を上回る正の電圧に昇圧されるので、昇圧に要する時間がデータの出力を遅延させることはなく、データ出力を高速化することができる。
【００３６】
さらに、請求項３記載の発明のように電位変換回路が内部昇圧電源を用いて電源電圧よりも高く昇圧した電圧を出力する場合には、昇圧電源の供給すべき電流が小さくて済むので、昇圧電源の占める面積、ひいてはチップ全体の面積を小さく抑えることができ、低コストの半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の出力回路の構成を示す回路図
【図２】本発明の第２の実施の形態に係る半導体装置の出力回路の構成を示す回路図
【図３】従来の半導体装置のＮＭＯＳ型出力回路の構成を示す回路図
【図４】従来の半導体装置のＣＭＯＳ型出力回路の構成を示す回路図
【符号の説明】
１ ＰチャネルＭＯＳトランジスタ
２ 第１の出力制御ＮチャネルＭＯＳトランジスタ
３ ＮチャネルＭＯＳトランジスタ
４ 電位変換回路
５ 第１の入力端子
６ 第２の入力端子
１０ 第２の出力制御ＮチャネルＭＯＳトランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an output circuit of a semiconductor device, and more particularly to an output circuit of a semiconductor device such as a DRAM connected to an external terminal for input / output.
[0002]
[Prior art]
Conventionally, as a final stage of an output circuit used in a semiconductor memory such as a DRAM, there have been cases where an NMOS type data output buffer is used and cases where a CMOS type data output buffer is used.
[0003]
First, a conventional NMOS data output buffer will be described. FIG. 3 shows an example of a conventional NMOS data output buffer. As an NMOS type data output buffer such as a DRAM, an N-channel MOS transistor 102 connected between a power supply V DD (for example, 3.3 V) and a DQ terminal, and a connection between a DQ terminal and a ground V SS (0 V) A tri-state output circuit including an N-channel MOS transistor 103 is generally used. In the case of "H" data output, the N-channel MOS transistor 102 turns on and the N-channel MOS transistor 103 cuts off. In the case of "L" data output, the N-channel MOS transistor 103 turns on and the N-channel MOS transistor 102 cuts off. When data is not output, both the N-channel MOS transistor 102 and the N-channel MOS transistor 103 are cut off, and the data output buffer enters a high impedance state with respect to the DQ terminal.
[0004]
By the way, in the NMOS data output buffer, assuming that the logic amplitude of the control line connected to the gate electrode of the N-channel MOS transistor 102 is V DD , the potential appearing at the external terminal is higher than that of V DD. V DD −V th , which is lower by the threshold voltage V th . Therefore, the potential conversion circuit 104 is provided in the output buffer circuit, and the gate voltage of the N-channel MOS transistor 102 is boosted to a high voltage of V DD + Vth or more. The potential is set to VDD .
[0005]
Next, a conventional CMOS output buffer will be described. FIG. 4 shows an example of a conventional CMOS data output buffer. In the CMOS data output buffer, a P-channel MOS transistor 1 connected between a power supply V DD (for example, 3.3 V) and a DQ terminal, and an N-channel transistor connected between a DQ terminal and a ground V SS (0 V). A tri-state output circuit having a channel MOS transistor 3 is employed. At the time of "H" data output, the P-channel MOS transistor 1 is turned on and the N-channel MOS transistor 3 is cut off. When "L" data is output, the N-channel MOS transistor 3 is turned on, and the P-channel MOS transistor 1 is cut off. At the time of non-output operation, an "H" level voltage at the gate electrode of the P-channel MOS transistor 1, that is, the power supply voltage VDD is applied to the gate electrode of the N-channel MOS transistor 3 so that both output transistors are cut off. , That is, 0 V is supplied. When data is not output, both output transistors are cut off, so that the data output buffer is in a high impedance state with respect to the DQ terminal.
[0006]
In the CMOS type data output buffer, when "H" data is output, if the gate voltage of the P-channel MOS transistor 1 is set to 0 V, the drain voltage becomes VDD . Therefore, if the drain electrode is directly connected to the DQ terminal, the potential of the DQ terminal can be raised to VDD without using a potential conversion circuit such as an NMOS data output buffer.
[0007]
However, if the drain electrode of P-channel MOS transistor 1 is directly connected to the DQ terminal in such a manner, when the data output buffer is in a high impedance state, that is, the potential V DD of “H” level is applied to the gate electrode of P-channel MOS transistor 1. However, when a positive voltage higher than the power supply voltage V DD is applied from the external terminal DQ when the potential 0 V at the “L” level is supplied to the gate electrode of the N-channel MOS transistor 3, various problems occur. . P channel MOS transistor 1 is formed in an N well region in a P type silicon substrate, and its source and drain are P type diffusion regions in the N well region. Therefore, a large forward current flows through the PN junction between the P-type diffusion region and the N-type well region due to the high drain voltage, causing latch-up and the like.
[0008]
Therefore, an output control transistor 2 (N-channel MOS transistor) is further provided in series between the P-channel MOS transistor 1 and the DQ terminal, and when no data is output, that is, when the data output buffer is in a high impedance state, the output control transistor 2 is turned off. A method has been proposed in which the gate voltage is set to 0 V, and at the time of data output, the gate voltage of the output control transistor 2 is boosted to V DD + V th or more immediately before one of the P-channel MOS transistor 1 and the N-channel MOS transistor 3 is turned on. (JP-A-5-36278).
[0009]
[Problems to be solved by the invention]
As described above, in the conventional NMOS type data output buffer, "H" when data output, to the potential of the external terminal to V DD, the gate potential of the N-channel MOS transistor of the power supply side with a potential conversion circuit V It is necessary to boost the voltage to DD + Vth or more, and the time required for the boosting delays the data output.
[0010]
Further, since "H" data is output only by this N-channel MOS transistor, it must be a large transistor to some extent. However, the gate electrode of this large transistor is charged between 0 V and a potential equal to or higher than VDD + Vth. Since it is necessary to discharge, current consumption increases. In particular, in a semiconductor device using an on-chip boosted power supply, the current that must be supplied by the boosted power supply increases, resulting in an increase in the area occupied by the boosted power supply and, consequently, an increase in the area of the entire chip. Increasing the current consumption can be suppressed by reducing the size of the N-channel MOS transistor on the power supply side. This is because the output data changes from high impedance to "H" or from "L" to "H". The speed will be reduced.
[0011]
On the other hand, in a CMOS data output buffer in which an N-channel output control transistor is connected in series between a P-channel MOS transistor on the power supply side and an external terminal, the gate of the output control transistor is turned on before the "H" data is output. Since the voltage is boosted, there is no delay in data output due to the time required for boosting, but when changing from the high impedance state to the data output state, the gate of the output control transistor must be boosted. In an operation in which the state is alternately and frequently repeated, for example, in an operation such as a first page mode of the DRAM, there is a problem that the current to be supplied from the boosted power source increases as in the case of the NMOS data output buffer.
[0012]
SUMMARY OF THE INVENTION It is an object of the present invention to provide an output circuit of a semiconductor device that achieves high-speed data output and low power consumption while preventing abnormal operation of elements constituting a circuit.
[0013]
[Means for Solving the Problems]
In order to solve this problem, an output circuit of a semiconductor device according to the present invention includes a first N-channel MOS transistor connected to an external terminal in a current path between a power supply and an external terminal. A second N-channel MOS transistor is connected in parallel with the transistor, and a positive voltage higher than the power supply voltage is applied to the gate electrode of the first N-channel MOS transistor at the time of data output using a potential conversion circuit. The power supply voltage is applied to the gate of the N-channel MOS transistor.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
An output circuit of a semiconductor device according to a first aspect of the present invention includes a P-channel MOS transistor connected between a power supply and an internal node, and a P-channel MOS transistor connected in parallel between the internal node and an external terminal. A first N-channel MOS transistor, a second N-channel MOS transistor, a third N-channel MOS transistor connected between an external terminal and the ground, and a voltage equal to the power supply voltage, and a voltage higher than the power supply voltage. A potential conversion circuit for outputting a boosted voltage, wherein at the time of data output, the output of the potential conversion circuit is supplied to the gate of the first N-channel MOS transistor, and the power supply voltage is supplied to the gate of the second N-channel MOS transistor When "H" data is output, the first and second N-channel MOS transistors are not connected until the external terminal reaches VDD-Vth. Since both the transistors are turned on and contribute to the increase in the potential of the external terminal, it is necessary to boost the gate electrode to a positive voltage higher than the power supply voltage. The transition can be made to “H”. As a result, the load capacity to be boosted to a positive voltage higher than the power supply voltage is reduced, and the power consumption of the semiconductor device equipped with the output circuit of the present invention can be reduced.
[0017]
The output circuit of the semiconductor device of the invention described in claim 2 of the present invention, the output circuit of the semiconductor device according to claim 1, when data is not output, the first N-channel MOS transistor and a second N-channel MOS The transistors are both cut off, and at the time of data output, the first N-channel MOS transistor and the second N-channel MOS transistor are turned on before one of the P-channel MOS transistor and the third N-channel MOS transistor is turned on. The MOS transistor is turned on. Even when a positive voltage exceeding the power supply voltage is applied from the external terminal when data is not output, this voltage is not applied to the drain electrode of the P-channel MOS transistor. No problem such as latch-up occurs. At the time of data output, the first and second N-channel MOS transistors are turned on and the gate electrode of the first N-channel MOS transistor is turned on before the data determined to be at “H” level and “L” level is output. Is boosted to a positive voltage higher than the power supply voltage, so that the time required for boosting does not delay data output, and a high-speed output circuit of a semiconductor device is realized.
[0018]
An output circuit of a semiconductor device according to a third aspect of the present invention is the output circuit of the semiconductor device according to the first or second aspect , wherein the potential conversion circuit boosts the voltage higher than the power supply voltage by using the internal boost power supply. Since a voltage is output, the current to be supplied by the boosted power supply can be small, and the area occupied by the boosted power supply and, consequently, the area of the entire chip can be reduced.
[0019]
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First Embodiment)
FIG. 1 is a circuit diagram showing a configuration of an output circuit of the semiconductor device according to the first embodiment of the present invention. In FIG. 1, 1 is a P-channel MOS transistor, 2 is a first output control N-channel MOS transistor, 10 is a second output control N-channel MOS transistor, 3 is an N-channel MOS transistor, and 4 is a potential conversion circuit. Reference numeral 5 denotes a first input terminal to which an output data signal D is supplied, and reference numeral 6 denotes a second input terminal to which an output control signal OE is supplied. P channel MOS transistor 1 is inserted between power supply VDD and internal node ND, and first and second output control N channel MOS transistors 2 and 10 are connected in parallel between internal node ND and external terminal 7. Has been inserted. The output control signal OE is supplied to the input terminal of the potential conversion circuit 4 and the gate electrode of the second output control N-channel MOS transistor 10, and the output V out of the potential conversion circuit 4 is supplied to the first output control N-channel MOS transistor 2. It is supplied to the gate electrode.
[0020]
In the present embodiment, the potential conversion circuit 4 uses a boosted power supply generated internally based on a power supply VDD applied from the outside, and converts an input signal at the VDD level to an output signal at the level of the boosted power supply. However, the potential conversion circuit may have another configuration. For example, a configuration may be used in which the signal level is boosted using a boost capacitor and a delay circuit.
[0021]
The output circuit shown in FIG. 1 outputs a data signal DQ corresponding to the logic level of the output data D to the external terminal 7 when the output control signal OE is at "H" level.
[0022]
First, the operation of the output circuit of FIG. 1 during the non-output operation will be described. During the non-output operation, the output control signal OE goes to the “L” level. When the output control signal OE is at the “L” level, the signal Sh supplied to the gate electrode of the P-channel MOS transistor 1 is “H”, and the signal Sl supplied to the gate electrode of the N-channel MOS transistor 3 is “L”. become. In addition, the gate voltages of first output control N-channel MOS transistor 2 and second output control N-channel MOS transistor 10 both attain an "L" level. Therefore, P-channel MOS transistor 1, first and second output control N-channel MOS transistors 2, 10, and N-channel MOS transistor 3 are all cut off. As a result, the external terminal 7 enters a high impedance state.
[0023]
In this state, be a positive voltage VDQ is applied above the power supply voltage V DD from the outside to the external terminal 7, the first and second output control N-channel MOS transistor 2 and 10 remain cut off, the positive voltage VDQ above the power supply voltage V DD is applied to remain in the drain electrodes of the first and second output control N-channel MOS transistor 2 and 10, the drain electrode of the P-channel MOS transistor 1 this voltage Not applied. Since the drain electrode of an N-channel MOS transistor is formed of an N-type diffusion region in a P-type substrate or a P-type well biased to ground or a negative voltage, a PN junction is formed even when a positive voltage is applied thereto. There is no forward bias, and no problem such as latch-up occurs.
[0024]
In this state, a negative voltage -VDQ is applied to the external terminal 7 from outside, and the absolute value VDQ of the applied voltage is equal to the threshold voltage V of the first and second output control N-channel MOS transistors 2 and 10. When the value exceeds th , these N-channel MOS transistors 2 and 10 are turned on. However, since the P-channel transistor 1 holds the cut-off state, no drain current is supplied from the power supply VDD to these N-channel MOS transistors 2 and 10. Therefore, no substrate current is generated due to turn-on of N-channel MOS transistors 2 and 10. Therefore, there is no problem such as destruction of the memory cell data of the DRAM.
[0025]
Next, the operation at the time of data output will be described. At the time of data output, the output control signal OE goes to "H" level. As soon as the output control signal OE changes from “L” to “H”, the second output control N-channel MOS transistor 10 is turned on. At the same time, the potential conversion circuit 4 operates, and the boosted output control signal Vout is supplied to the gate electrode of the first output control N-channel MOS transistor 2. Then, the data fixed to the “H” level or the “L” level is output. When output data signal D attains "H" level, signals Sh and Sl both attain "L" level, and P-channel MOS transistor 1 is turned on and N-channel MOS transistor 3 is cut off. As a result, the P-channel MOS transistor 1 and the output control N-channel MOS transistors 2 and 10 inserted between the power supply and the external terminal are all turned on, and "H" level data is output from the external terminal. When output data signal D attains an "L" level, signals Sh and Sl both attain an "H" level, so that P-channel MOS transistor 1 is cut off and N-channel MOS transistor 3 is turned on. As a result, the N-channel MOS transistor 3 inserted between the ground and the external terminal conducts, and "L" level data is output from the external terminal. At the time of data output, the first and second output control N-channel MOS transistors are turned on and the first output control N-channel MOS transistor is turned on before the data fixed to the “H” level and the “L” level is output. Since the gate electrode is boosted to a positive voltage higher than the power supply voltage, the time required for boosting does not delay data output, and a high-speed output circuit of a semiconductor device can be realized.
[0026]
At the time of data output, the output control signal V out which has been boosted to VDD + Vth or more is applied to the gate electrode of the first output control N-channel MOS transistor 2. There is no voltage loss due to the gate threshold voltage of the MOS transistor, and the external terminal 7 rises to a potential equal to the power supply voltage VDD . When the potential of the external terminal 7 rises from the ground or intermediate level to the power supply voltage V DD , not only the first output control N-channel MOS transistor 2 but also the potential of the external terminal 7 reaches V DD −V th. , The second output control N-channel MOS transistor 10 is also turned on, which contributes to an increase in the potential of the external terminal 7. Therefore, data can be transitioned to "H" at a sufficiently high speed without using a very large transistor as the first output control N-channel MOS transistor 2. In the present embodiment, the first output control N-channel MOS transistor 2 which needs to boost the gate electrode to a positive voltage higher than the power supply voltage is small, so that the load of the boosted power supply is small and the current to be supplied is small. Thus, a semiconductor device with low power consumption can be realized. Further, the area occupied by the boosted power supply, and thus the area of the entire chip, can be reduced.
[0027]
(Second embodiment)
FIG. 2 is a circuit diagram showing a configuration of an output circuit of a semiconductor device according to a second embodiment of the present invention. In FIG. 2, reference numerals 2, 10, and 3 denote N-channel MOS transistors, and reference numeral 4 denotes a potential conversion circuit. Reference numeral 5 denotes a first input terminal to which an output data signal D is supplied, and reference numeral 6 denotes a second input terminal to which an output control signal OE is supplied. N channel MOS transistors 2 and 10 are inserted in parallel between the power supply and external terminal 7. The output control signal OE and the output data signal D are input to the AND gate 8, and the output Sh is supplied to the input terminal of the potential conversion circuit 4 and the gate electrode of the N-channel MOS transistor 10, and the output V of the potential conversion circuit 4 out is supplied to the gate electrode of the N-channel MOS transistor 1.
[0028]
In the present embodiment, the potential conversion circuit 4 uses a boosted power supply generated internally based on a power supply VDD applied from the outside, and converts an input signal at the VDD level to an output signal at the level of the boosted power supply. However, the potential conversion circuit may have another configuration. For example, a configuration may be used in which the signal level is boosted using a boost capacitor and a delay circuit.
[0029]
The output circuit shown in FIG. 2 outputs the data signal DQ corresponding to the logic level of the output data D to the external terminal 7 when the output control signal OE is at "H" level.
[0030]
First, the operation of the output circuit of FIG. 2 during the non-output operation will be described. During the non-output operation, the output control signal OE goes to the “L” level. When the output control signal OE is at “L” level, both the signal Sh supplied to the N-channel MOS transistor 10 and the signal V out supplied to the N-channel MOS transistor 10 via the potential conversion circuit 4 become “L”. Further, the signal Sl supplied to the gate electrode of the third N-channel MOS transistor 3 also becomes "L". Therefore, N-channel MOS transistors 2, 10, and 3 are all cut off. As a result, the external terminal 7 enters a high impedance state.
[0031]
In the output circuit of this embodiment, the final stage is composed of all N-channel MOS transistors, without voltage applied to the external terminal is applied to the drain electrode of the P-channel transistor, the supply voltage V DD Even if a higher positive voltage VDQ is applied, problems such as latch-up do not occur.
[0032]
Next, the operation at the time of data output will be described. At the time of data output, the output control signal OE goes to "H" level. When the output data signal D becomes "H" level, the signals Sh and Vout become "H" level, the signal Sl becomes "L" level, the N-channel MOS transistors 2 and 10 are turned on, and the N-channel MOS transistor 3 cuts off. As a result, "H" level data is output from the external terminal. When the output data signal D goes to "L" level, the signals Sh and Vout go to "L" level, the signal Sl goes to "H" level, the N-channel MOS transistors 2 and 10 are cut off, and the N-channel MOS The transistor 3 turns on. As a result, "L" level data is output from the external terminal.
[0033]
At the time of “H” data output, the output control signal V out boosted to VDD + Vth or more is applied to the gate electrode of the N-channel MOS transistor 2, so that the voltage due to the gate threshold voltage of the N-channel MOS transistor is applied. There is no loss, and the external terminal 7 rises to a potential equal to the power supply voltage VDD . When the potential of the external terminal 7 rises from the ground or the intermediate level to the power supply voltage V DD , not only the N-channel MOS transistor 2 but also the N-channel MOS transistor until the potential of the external terminal 7 reaches V DD −V th. 10 also becomes conductive and contributes to an increase in the potential of the external terminal 7. Therefore, even if the N-channel MOS transistor 2 is not a very large transistor, data can be transitioned to "H" sufficiently fast. In the present embodiment, the N-channel MOS transistor 2, which needs to boost the gate electrode to a positive voltage higher than the power supply voltage, is small. Therefore, the load of the boosted power supply is small, and the current to be supplied is small. A semiconductor device with low power consumption can be realized. Further, the area occupied by the boosted power supply, and thus the area of the entire chip, can be reduced.
[0034]
【The invention's effect】
As described above, according to the output circuit of the semiconductor device of the present invention, when data is not output, even if a positive voltage exceeding the power supply voltage is applied from the external terminal, this voltage is applied to the drain electrode of the P-channel MOS transistor. No voltage is applied, and no problem such as latch-up occurs. Further, at the time of data output, a positive voltage exceeding the power supply voltage is applied to the gate electrode of the first N-channel MOS transistor, and the power supply voltage is applied to the gate electrode of the second N-channel MOS transistor. At the time of data output, until the external terminal reaches VDD - Vth , the first and second N-channel transistors are both turned on and contribute to the potential rise of the external terminal, so that the gate electrode exceeds the power supply voltage. Even if the first N-channel MOS transistor 2 that needs to be boosted to a positive voltage is small, data can be quickly transitioned to "H". As a result, the load capacity to be boosted to a positive voltage higher than the power supply voltage decreases, and the power consumption decreases. Therefore, high-speed data output and low power consumption can be realized while preventing abnormal operation of elements constituting the circuit.
[0035]
Also, before turning on either one of the P-channel MOS transistor and a third N-channel MOS transistor as in the invention of claim 2, wherein, the first N-channel MOS transistor and a second N-channel MOS When the transistors are turned on, the first and second N-channel MOS transistors are turned on before outputting the data determined to be “H” level and “L” level at the time of data output, and the first and second N-channel MOS transistors are turned on. The gate electrode of the N-channel MOS transistor is boosted to a positive voltage higher than the power supply voltage, so that the time required for boosting does not delay the data output and speeds up the data output.
[0036]
Further, when the potential conversion circuit outputs a voltage boosted higher than the power supply voltage by using the internal boosted power supply as in the third aspect of the invention, the current to be supplied by the boosted power supply can be small. The area occupied by the power supply, and thus the area of the entire chip, can be reduced, and a low-cost semiconductor device can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of an output circuit of a semiconductor device according to a first embodiment of the present invention. FIG. 2 shows a configuration of an output circuit of a semiconductor device according to a second embodiment of the present invention. FIG. 3 is a circuit diagram showing a configuration of an NMOS output circuit of a conventional semiconductor device. FIG. 4 is a circuit diagram showing a configuration of a CMOS output circuit of a conventional semiconductor device.
Reference Signs List 1 P-channel MOS transistor 2 First output control N-channel MOS transistor 3 N-channel MOS transistor 4 Potential conversion circuit 5 First input terminal 6 Second input terminal 10 Second output control N-channel MOS transistor
