KR0140125B1 - Level shiftercircuit in semiconduct integrated circuit - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술분야 :1. TECHNICAL FIELD OF THE INVENTION
본 발명은 반도체 집적회로의 레벨변환회로에 관한 것이다.The present invention relates to a level conversion circuit of a semiconductor integrated circuit.
2. 발명이 해결하려고 하는 기술적 과제 :2. The technical problem to be solved by the invention:
제1전원전압의 전압레벨이 특정상황에 따라 강하하게 되는 경우 출력라인으로 논리상태가 확실하지 않은 출력신호가 출력된다. 이와 같은 불확실한 논리레벨을 츨력하고 상기 출력라인에 접속된 인터페이스회로가 많은 경우 제2전원전압의 단락전류소모가 커지게 된다.When the voltage level of the first power supply voltage drops in accordance with a specific situation, an output signal having an undetermined logic state is output to the output line. In the case of outputting such an uncertain logic level and having many interface circuits connected to the output line, the short-circuit current consumption of the second power supply voltage becomes large.
3. 발명의 해결방법의 요지 :3. Summary of the solution of the invention:
제2전원전압과 접지전압사이에 접속되고 상기 제1전원전압이 저전원전압레벨일때 이를 감지하여 상기 제1전원전압을 보상하는 보상수단과; 상기 제2전원전압과 소정의 제1감지노드사이에 채널이 접속되고 소정의 제2감지노드에 제어전극이 접속된 제1트랜지스터와, 상기 제2전원전압과 제2감지노드사이에 채널이 접속되고 상기 제1감지노드에 제어전극이 접속된 제2트랜지스터와, 상기 제1감지노드와 접지전압사이에 채널이 접속되고 제1전원전압의 출력에 응답하여 도통유무가 결정되는 제3트랜지스터와, 상기 제2감지노드와 접지전압사이에 접속되고 입력신호에 응답하여 도통유무가 결정되는 제4트랜지스터와, 상기 제1감지노드와 상기 제3트랜지스터사이에 채널이 접속되고 상기 보상수단의 출력에 응답하여 도통유무가 결정되는 제5트랜지스터와, 상기 제2감지노드와 상기 제4트랜지스터사이에 채널이 접속되고 상기 보상수단의 출력에 응답하여 도통유무가 결정되는 제6트랜지스터와, 상기 제1감지노드와 접지전압사이에 채널이 접속되고 상기 제2감지노드에 제어전극이 접속되며 상기 제3 및 제5트랜지스터와 병렬접속된 제7트랜지스터와, 상기 제2감지노드와 접지전압사이에 채널이 접속되고 상기 제1감지노드에 제어전극이 접속되며 상기 제4 및 제6트랜지스터와 병렬접속된 제8트랜지스터로 구성된 레벨변환수단을 구비하여 상기 제1전원전압이 소정전압레벨이하일때 상기 제3트랜지스터의 방전채널을 차단하고 제7트랜지스터를 통하여 방전동작을 수행함을 특징으로 하는 레벨변환회로를 발명하므로써 단락전류소비를 줄이게 된다.Compensation means connected between a second power supply voltage and a ground voltage and detecting when the first power supply voltage is at a low power supply voltage level to compensate for the first power supply voltage; A channel is connected between the second power supply voltage and a predetermined first sensing node, and a first transistor having a control electrode connected to the predetermined second sensing node, and a channel is connected between the second power supply voltage and the second sensing node. A second transistor having a control electrode connected to the first sensing node, a third transistor connected to a channel between the first sensing node and a ground voltage, and having a conduction determined in response to an output of the first power supply voltage; A fourth transistor connected between the second sensing node and the ground voltage and having conduction determined in response to an input signal, and a channel connected between the first sensing node and the third transistor and responding to an output of the compensation means; A fifth transistor for which conduction is determined, a sixth transistor for connecting a channel between the second sensing node and the fourth transistor, and determining the conduction in response to an output of the compensation means; A seventh transistor connected between the first sensing node and the ground voltage, a control electrode connected to the second sensing node, and connected in parallel with the third and fifth transistors, and between the second sensing node and the ground voltage. A level converting means comprising an eighth transistor connected to a channel, a control electrode connected to the first sensing node, and connected in parallel with the fourth and sixth transistors so that the first power supply voltage is below a predetermined voltage level. Short circuit current consumption can be reduced by inventing a level conversion circuit which cuts the discharge channel of the third transistor and performs the discharge operation through the seventh transistor.
4. 발명의 중요한 용도 :4. Important uses of the invention:
전력소비가 줄어든 반도체 집적회로Semiconductor Integrated Circuits Reduce Power Consumption
Description
제1도는 종래의 일실시예에 따른 레벨변환회로의 회로도1 is a circuit diagram of a level conversion circuit according to a conventional embodiment.
제2도는 종래의 다른 실시예에 따른 레벨변환회로의 회로도2 is a circuit diagram of a level conversion circuit according to another conventional embodiment.
제3도는 제2도에 따른 전압파형도3 is a voltage waveform diagram according to FIG.
제4도는 본 발명의 실시예에 따른 레벨변환회로의 회로도4 is a circuit diagram of a level conversion circuit according to an embodiment of the present invention.
제5도는 제4도에 따른 전압파형도5 is a voltage waveform diagram according to FIG.
본 발명은 반도체 집적회로의 레벨변환회로에 관한 것으로, 특히 한전원전압의 전압레벨이 떨어질 때 발생되는 전력소비를 줄이기 위한 반도체 집적회로의 레벨변환회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level converting circuit of a semiconductor integrated circuit, and more particularly, to a level converting circuit of a semiconductor integrated circuit for reducing power consumption generated when a voltage level of a power supply voltage drops.
반도체 집적회로에 있어서, 집적도가 증가함에 따라 동작전원전압은 낮아지고 있다. 그런데, 반도체 집적회로의 내부동작 전원전압과 외부동작 전원전압이 다를 경우, 양쪽의 전원전압에 맞게 논리레벨을 변환해줄 필요성이 있다. 따라서 반도체 집적회로내부에 승압(boosting) 회로나 레벨변환회로(level shifter)회로와 같은 회로들이 개발되고 있다.레벨변환회로는 소정의 제1전압레벨을 신호를 입력하여 동위상을 지닌 소정의 제2전압레벨의 신호로 변환하는 회로로써, 전원전압레벨이 다른 회로에 유용하게 사용되고 있다.In semiconductor integrated circuits, as the degree of integration increases, the operating power supply voltage decreases. However, when the internal operating power supply voltage and the external operating power supply voltage of the semiconductor integrated circuit are different, there is a need to convert the logic level according to both power supply voltages. Accordingly, circuits such as boosting circuits and level shifter circuits have been developed in the semiconductor integrated circuit. [0005] The level converting circuit is provided with a predetermined first voltage level by inputting a signal. As a circuit for converting into a signal of two voltage levels, it is useful for circuits with different power supply voltage levels.
제1도는 종래기술에 따른 레벨변환회로의 회로도이다.1 is a circuit diagram of a level conversion circuit according to the prior art.
제1도를 참조하면, 입력신호 IN은 인버터(10)의 입력단과 접속된다. 상기 인버터(10)는 제1전원전압 VCC1과 접지전압 VSS사이에 접속된 피모오스 트랜지스터와 엔모오스 트랜지스터가 직렬접속된 전형적인 씨모오스 인버터회로이다. 상기 인버터(10)의 출력단은 엔모오스 트랜지스터(16)의 게이트와 접속되고, 상기 입력신호 IN은 분기되어 엔모오스 트랜지스터(18)의 게이트와도 접속된다. 상기 엔모오스 트랜지스터들(16, 18)의 소오스들은 서로 접속되어 접지전압 VSS와 공통으로 접속된다. 피모오스 트랜지스터들(12, 14)의 소오스들은 서로 접속되어 제2전원전압 VCC2와 공통으로 접속된다. 상기 피모오스 트랜지스터들(12, 14)의 드레인들은 엔모오스 트랜지스터들(16, 18)의 드레인들과 각각 접속된다. 상기 피모오스 트랜지스터(12)의 게이트는 상기 피모오스 트랜지스터(14)와 상기 엔모오스 트랜지스터(18)사이의 노드 N2와 접속되고, 상기 피모오스 트랜지스터(14)의 게이트는, 상기 피모오스 트랜지스터(12)와 상기 엔모오스 트랜지스터(16)사이의 노드 N1에 접속된다. 상기 노드 N1에는 출력라인 L1을 통해 출력신호 OUT가 출력된다.Referring to FIG. 1, the input signal IN is connected to an input terminal of the inverter 10. The inverter 10 is a typical CMOS inverter circuit in which a PMOS transistor and an NMOS transistor connected between a first power supply voltage VCC1 and a ground voltage VSS are connected in series. The output terminal of the inverter 10 is connected to the gate of the NMOS transistor 16, and the input signal IN is branched to connect to the gate of the NMOS transistor 18. The sources of the NMOS transistors 16 and 18 are connected to each other in common with the ground voltage VSS. Sources of the PMOS transistors 12 and 14 are connected to each other and commonly connected to the second power supply voltage VCC2. The drains of the PMOS transistors 12 and 14 are connected to the drains of the NMOS transistors 16 and 18, respectively. A gate of the PMOS transistor 12 is connected to a node N2 between the PMOS transistor 14 and the NMOS transistor 18, and a gate of the PMOS transistor 14 is connected to the PMOS transistor 12. ) And the NMOS transistor 16 are connected to the node N1. The output signal OUT is output to the node N1 through the output line L1.
입력신호 IN이 '하이'일때 인버터(10)의 출력은 '로우'이다. 이에 따라 엔모오스 트랜지스터(18)는 턴온되고, 엔모오스 트랜지스터(16)는 턴오프된다. 이렇게 되면 노드 N1의 전압은 상승하게 되고, 노드 N2의 전압은 강하하게 된다. 따라서 상기 노드 N1의 전압을 게이트로 전달받는 피모오스 트랜지스터(14)는 턴오프되고, 노드 N2의전압을 전달받는 피모오스 트랜지스터(12)는 턴온된다. 이러한 과정을 통해 노드 N1의 전압상승과 노드 N2의 전압강하는 심화되어, 노드 N1은 제2전원전압레벨 VCC2레벨로 충전되고 노드 N2는 접지전압 VSS레벨이 된다. 이에 따라 출력라인 L1으로 제2전원전압 VCC가 출력된다.When the input signal IN is 'high', the output of the inverter 10 is 'low'. As a result, the NMOS transistor 18 is turned on and the NMOS transistor 16 is turned off. In this case, the voltage of the node N1 rises, and the voltage of the node N2 falls. Accordingly, the PMOS transistor 14 receiving the voltage of the node N1 to the gate is turned off, and the PMOS transistor 12 receiving the voltage of the node N2 is turned on. Through this process, the voltage rise of the node N1 and the voltage drop of the node N2 are intensified, so that the node N1 is charged to the second power supply voltage level VCC2 level, and the node N2 becomes the ground voltage VSS level. Accordingly, the second power supply voltage VCC is output to the output line L1.
입력신호 IN이 '로우'일때 인버터(10)의 출력은 '하이'이다. 이에 따라 엔모오스 트랜지스터(18)는 턴오프되고, 엔모오스 트랜지스터(16)는 턴온된다. 이렇게 되면 노드 N1의 전압은 강하하게 되고, 노드 N2의 전압은 상승하게 된다. 따라서 상기 노드 N1의 전압을 게이트로 전달받는 피모오스 트랜지스터(14)는 턴온되고, 노드 N2의 전압을 전달받는 피모오스 트랜지스터(12)는 턴오프된다. 이러한 과정을 통해 노드 N1의 전압상승과 노드 N2의 전압강하는 심화되어, 노드 N2는 제2전원전압레벨 VCC2레벨로 충전되고 노드 N1은 접지전압 VSS레벨이 된다. 이에 따라 출력라인 L1으로 접지전압 VSS가 출력된다.When the input signal IN is 'low', the output of the inverter 10 is 'high'. As a result, the NMOS transistor 18 is turned off, and the NMOS transistor 16 is turned on. In this case, the voltage of the node N1 drops, and the voltage of the node N2 rises. Accordingly, the PMOS transistor 14 receiving the voltage of the node N1 to the gate is turned on, and the PMOS transistor 12 receiving the voltage of the node N2 is turned off. Through this process, the voltage increase of the node N1 and the voltage drop of the node N2 are intensified, so that the node N2 is charged to the second power supply voltage level VCC2 level, and the node N1 becomes the ground voltage VSS level. Accordingly, the ground voltage VSS is output to the output line L1.
이상에서와 같이 상기 제1도로 도시한 종래의 레벨변환회로는 제1전원전압 VCC1레벨의 입력신호 IN에 응답하여, 동위상의 제2전원전압 VCC2를 출력하게 된다. 결국 입력신호가 지닌 전압과는 다른 레벨을 지니는 동위상의 출력신호를 발생하게 된다.As described above, the conventional level conversion circuit shown in the first diagram outputs the second power supply voltage VCC2 in phase in response to the input signal IN of the first power supply voltage VCC1 level. As a result, an in-phase output signal having a level different from that of the input signal is generated.
상기와 같은 레벨변환회로에서 입력 신호 IN이 '로우'인 경우, 상기 인버터(10)의 출력은 '하이'가 된다. 이때 제1전원전압 VCC1의 전압레벨이 특정상황에 따라 강하하게 되는 경우 상기 인버터(10)의 출력단으로 출력되는 전압레벨은 제1전원전압 VCC1보다 낮아지게 된다. 이에 따라 엔모오스 트랜지스터(16)의 턴온되는 정도가 미약하여 노드 N1의 전류방전량이 줄어들게 된다. 따라서 출력라인 L1으로 논리상태가 확실하지 않은 출력신호 OUT가 출력되게 된다. 이와 같은 불확실한 논리레벨을 출력하고 상기 출력라인 L1에 접속된 인터페이스회로가 많은 경우 제2전원전압 VCC2의 단락전류소모가 커지게 된다.When the input signal IN is 'low' in the level conversion circuit as described above, the output of the inverter 10 becomes 'high'. At this time, when the voltage level of the first power supply voltage VCC1 drops in accordance with a specific situation, the voltage level output to the output terminal of the inverter 10 becomes lower than the first power supply voltage VCC1. As a result, the degree of turn-on of the NMOS transistor 16 is weak, thereby reducing the amount of current discharge at the node N1. Therefore, the output signal OUT whose logic state is not sure is output to the output line L1. In the case of outputting such an uncertain logic level and having many interface circuits connected to the output line L1, the short-circuit current consumption of the second power supply voltage VCC2 becomes large.
제2도는 상기 문제점을 개선하고자 개발된 회로로써 종래의 다른 실시예를 보여주는 도면이다.2 is a view showing another conventional embodiment as a circuit developed to improve the above problem.
노드 N2에 게이트가 접속되고 드레인인 노드 N1에 접속되며 소오스가 접지전압단자 GND에 접속된 엔모오스 트랜지스터(20)와, 노드 N1에 게이트가 접속되고 드레인이 노드 N2에 접속된며 소오스가 접지전압단자 GND에 접속된 엔모오스 트랜지스터(22)가 구비된 점을 제외하면 제2도는 제1도의 구성과 동일하다.NMOS transistor 20 having a gate connected to node N1 and a drain connected to node N1, a source connected to ground voltage terminal GND, a gate connected to node N1, a drain connected to node N2, and a source connected to a ground voltage. FIG. 2 is the same as that of FIG. 1 except that the enMOS transistor 22 connected to the terminal GND is provided.
제3도는 제2도에 따른 전압파형도이다. 제2도 및 제3도를 참조하여 제2도의 동작특성이 설명된다. 제1도 및 제2도로 도시한 레벨변환회로에서 문제가 되는 경우가, 입력신호 IN이 '로우'일 때 및 전원전압 VCC1이 저전원전압상태일때이므로, 입력신호 IN이 '하이'인 경우는 염두에 두지 않기로 하겠다.3 is a voltage waveform diagram according to FIG. The operating characteristics of FIG. 2 will be described with reference to FIGS. 2 and 3. The problem occurs in the level conversion circuit shown in FIGS. 1 and 2, when the input signal IN is 'low' and when the power supply voltage VCC1 is in the low power supply state. I will not keep in mind.
입력신호 IN이 '로우'일 때 인버터(10)의 출력은 '하이'이다. 제2도에 나타나 있듯이, 상기 노드 N1의 전압을 게이트로 전달받는 엔모오스 트랜지스터(22)는 상기 엔모오스 트랜지스터(18)와 병렬접속되고, 상기 노드 N2의 전압을 게이트로 전달받는 엔모오스 트랜지스터(20)이 상기 엔모오스 트랜지스터(16)와 병렬접속되어 있다. 즉, 제1도와 비교하여 노드 N1과 접지전압사이와, 노드 N2와 접지전압사이에 전류패스(current path)가 하나 더 형성되어 있는 구성이다. 따라서, 엔모오스 트랜지스터들(16, 20)은 턴오프되고 엔모오스 트랜지스터들(18, 22)는 턴온된다. 이때 미약한 인버터(10)의 출력을 받는 엔모오스 트랜지스터(16)보다 노드 N2의 전압을 전달받는 엔모오스 트랜지스터(20)을 통하여 노드 N1의 충전정도가 결정된다. 그러므로, 인버터(10)의 출력이 '하이'일 때 노드 N1의 전압강하와 노드 N2의 전압상승은 확연하게 또, 고속으로 결정된다. 이에 따라 출력라인 L1으로 VSS레벨의 '로우'신호가 출력된다.When the input signal IN is 'low', the output of the inverter 10 is 'high'. As shown in FIG. 2, the NMOS transistor 22 that receives the voltage of the node N1 to the gate is connected in parallel with the NMOS transistor 18, and the NMOS transistor 22 that receives the voltage of the node N2 to the gate ( 20 is connected in parallel with the NMOS transistor 16. In other words, a current path is further formed between the node N1 and the ground voltage and between the node N2 and the ground voltage as compared with FIG. Thus, the enmos transistors 16 and 20 are turned off and the enmos transistors 18 and 22 are turned on. At this time, the degree of charge of the node N1 is determined through the NMOS transistor 20 receiving the voltage of the node N2 rather than the NMOS transistor 16 receiving the output of the weak inverter 10. Therefore, when the output of the inverter 10 is 'high', the voltage drop of the node N1 and the voltage rise of the node N2 are determined notably and at high speed. Accordingly, the low signal of the VSS level is output to the output line L1.
이에 따라 제2도로 도시한 회로의 경우, 제1전원전압이 저전원전압레벨로 강하될 때 제1도로 도시한 회로에 비해 '로우'레벨로 결정되는 동작속도가 빠르게 된다. 제1전원전압 VCC1이 빠르게 강하하는 경우는 괜찮지만 느리게 강하하는 경우 상기 제2도의 회로에서도 단락전류소비로 인한 전력소비를 방지하지 못하게 된다.Accordingly, in the case of the circuit shown in FIG. 2, when the first power supply voltage drops to the low power supply voltage level, the operation speed determined as the 'low' level is faster than that of the circuit shown in FIG. 1. If the first power supply voltage VCC1 falls quickly, it is fine. However, if the first power supply voltage VCC1 falls slowly, power consumption due to short-circuit current consumption cannot be prevented even in the circuit of FIG.
따라서 본 발명의 목적은 저전원전압레벨에서 단락전류를 방지하여 전력소비를 줄이는 레벨변환회로를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a level conversion circuit which reduces power consumption by preventing short circuit current at a low power supply voltage level.
상기 본 발명의 목적을 달성하기 위하여 소정의 제1전원전압을 소정의 제2전원전압레벨로 변환하기 위한 본 발명에 따른 레벨변환회로는, 상기 제2전원전압과 접지전압사이에 접속되고 상기 제1전원전압이 저전원전압레벨일때 이를 감지하여 상기 제1전원전압을 보상하는 보상수단과, 상기 제2전원전압과 소정의 제1감지노드사이에 채널이 접속되고 소정의 제2감지노드에 제어전극이 접속된 제1트랜지스터와, 상기 제2전원전압과 제2감지노드사이에 채널이 접속되고 상기 제1감지노드에 제어전극이 접속된 제2트랜지스터와, 상기 제1감지노드와 접지전압사이에 채널이 접속되고 제1전원전압의 출력에 응답하여 도통유무가 결정되는 제3트랜지스터와, 상기 제2감지노드와 접지전압사이에 접속되고 입력신호에 응답하여 도통유무가 결정되는 제4트랜지스터와, 상기 제1감지노드와 상기 제3트랜지스터사이에 채널이 접속되고 상기 보상수단의 출력에 응답하여 도통유무가 결정되는 제5트랜지스터와, 상기 제2감지노드와 상기 제4트랜지스터사이에 채널이 접속되고 상기 보상수단의 출력에 응답하여 도통유무가 결정되는 제6트랜지스터와, 상기 제1감지노드와 접지전압사이에 채널이 접속되고 상기 제2감지노드에 제어전극이 접속되며 상기 제3 및 제5트랜지스터와 병렬접속된 제7트랜지스터와, 상기 제2감지노드와 접지전압사이에 채널이 접속되고 상기 제1감지노드에 제어전극이 접속되며 상기 제4 및 제6트랜지스터와 병렬접속된 제8트랜지스터로 구성된 레벨변환수단을 구비하여 상기 제1전원전압이 소정전압레벨이하일 때 상기 제3트랜지스터의 방전채널을 차단하고 제7트랜지스터를 통하여 방전동작을 수행함을 특징으로 한다.In order to achieve the object of the present invention, a level converting circuit according to the present invention for converting a predetermined first power supply voltage to a predetermined second power supply voltage level is connected between the second power supply voltage and the ground voltage, Compensation means for detecting when the first power supply voltage is at the low power supply voltage level and compensating for the first power supply voltage, and a channel is connected between the second power supply voltage and the predetermined first sensing node to control the predetermined second sensing node. A first transistor having an electrode connected thereto, a second transistor having a channel connected between the second power supply voltage and a second sensing node and a control electrode connected to the first sensing node, and between the first sensing node and a ground voltage. A third transistor connected to the channel and connected to the ground in response to the output of the first power supply voltage, and a fourth transistor connected between the second sensing node and the ground voltage and determined to conduct in response to an input signal. And a fifth transistor having a channel connected between the first sensing node and the third transistor and having a conduction determined in response to an output of the compensation means, a channel between the second sensing node and the fourth transistor. A sixth transistor connected to the second transistor and having a conduction determined in response to an output of the compensation means, a channel connected between the first sensing node and a ground voltage, and a control electrode connected to the second sensing node; An eighth transistor connected in parallel with a fifth transistor, a channel connected between the second sensing node and a ground voltage, a control electrode connected to the first sensing node, and connected in parallel with the fourth and sixth transistors; A level converting means composed of a transistor to block the discharge channel of the third transistor when the first power supply voltage is below a predetermined voltage level and to discharge through the seventh transistor It characterized in that to perform.
이하 첨부된 도면을 참조하여 본 발명에 따른 레벨변환회로의 바람직한 실시예를 설명하겠다. 도면들 중 종래와 동일한 구성을 하거나 종래와 동일한 동작특성을 지닌 회로들 및 소자들에 대해서는 동일 참조번호 및 동일참조부호를 사용하겠다.Hereinafter, exemplary embodiments of a level converting circuit according to the present invention will be described with reference to the accompanying drawings. In the drawings, the same reference numerals and the same reference numerals will be used for the circuits and the elements having the same configuration as those of the conventional art or having the same operating characteristics as the conventional art.
제4도는 본 발명의 실시예에 따른 레벨변환회로의 회로도이다.4 is a circuit diagram of a level converting circuit according to an embodiment of the present invention.
제1감지노드 예를 들면, 노드 N1과 엔모오스 트랜지스터(16)사이에 접속된 엔모오스 트랜지스터(24)와, 제2감지노드 예를 들면, N2와 엔모오스 트랜지스터(18)사이에 접속된 엔모오스 트랜지스터(26)와, 소정의 제1전원전압 VCC1과 상기 엔모오스 트랜지스터들(24, 26)사이에 접속된 보상수단을 제외하면 제4도는 상기 제2도와 동일한 구성적 특징을 지니게 된다.The first sensing node, for example, the NMOS transistor 24 connected between the node N1 and the NMOS transistor 16, and the second sensing node, for example, the yen connected between the NMOS transistor and the NMOS transistor 18. Except for the MOS transistor 26 and the compensation means connected between the predetermined first power supply voltage VCC1 and the NMOS transistors 24 and 26, FIG. 4 has the same structural features as those of FIG.
상기 보상수단 A를 참조하면, 소정의 제2전원전압 VCC2와 접지전압 GND사이에 제1다이오드(28)와 제1인버터(32)와 제2다이오드와 직렬로 접속된다. 상기 제1인버터(32)의 입력단은 제1전원전압 VCC1과 접속된다. 상기 제2전원전압 VCC2와 접지전압사이에 제2인버터(34)가 접속된다. 상기 제1인버터(32)의 출력단은 제2인버터(34)의 입력단과 접속되고 상기 제2인버터(34)의 출력단은 엔모오스 트랜지스터들(24,26)의 게이트들과 접속된다.Referring to the compensation means A, the first diode 28, the first inverter 32 and the second diode are connected in series between the predetermined second power supply voltage VCC2 and the ground voltage GND. The input terminal of the first inverter 32 is connected to the first power supply voltage VCC1. The second inverter 34 is connected between the second power supply voltage VCC2 and the ground voltage. The output terminal of the first inverter 32 is connected to the input terminal of the second inverter 34 and the output terminal of the second inverter 34 is connected to the gates of the NMOS transistors 24 and 26.
제5도는 상기 제4도의 전압파형도이다. 제4도와 제5도를 참조하여 본 발명의 실시예에 따른 레벨변환회로의 동작이 설명된다.5 is a voltage waveform diagram of FIG. 4 and 5, the operation of the level converting circuit according to the embodiment of the present invention will be described.
종래의 레벨변환회로에서 문제가 되는 경우가, 입력신호가 '로우'일 때 및 전원전압 VCC1이 저전원전압상태일때이므로 입력신호 IN이 '로우'인 경우에 한정하여 설명하기로 하겠다.The problem in the conventional level conversion circuit is described only when the input signal IN is 'low' because the input signal is 'low' and when the power supply voltage VCC1 is in the low power supply state.
입력신호 IN이 '로우'일때 인버터(10)의 출력은 '하이'이다. 상기 제1전원전압 VCC1이 저전원전압일때 보상수단 A는 이를 감지하여 소정전압레벨로 증폭하여 준다. 제1전원전압 VCC1이 소정전압레벨이하로 낮아지게 되는 경우, 인버터(32)는 입력되는 제1전원전압 VCC1을 '로우'로 인식하고 이에 따라 출력단에서는 '하이'레벨의 신호가 출력된다. 이에 따라 인버터(34)의 출력단에서는 '로우'레벨의 신호가 출력되고, 엔모오스 트랜지스터들(24, 26)은 턴오프된다. 결국 인버터(10)의 출력에 의한 레벨변환동작을 차단하게 된다. 따라서 상기 노드 N1의 전압방전은 엔모오스 트랜지스터(20)의 채널을 통해서 결정된다.When the input signal IN is 'low', the output of the inverter 10 is 'high'. When the first power supply voltage VCC1 is a low power supply voltage, the compensation means A detects this and amplifies it to a predetermined voltage level. When the first power supply voltage VCC1 is lowered below a predetermined voltage level, the inverter 32 recognizes the input first power supply voltage VCC1 as 'low' and thus a signal having a 'high' level is output from the output terminal. Accordingly, a signal having a 'low' level is output from the output terminal of the inverter 34, and the NMOS transistors 24 and 26 are turned off. As a result, the level conversion operation by the output of the inverter 10 is blocked. Therefore, the voltage discharge of the node N1 is determined through the channel of the enMOS transistor 20.
이상에서와 같이 본 발명의 실시예에 따른 레벨변환회로가 제공되므로써 제5도에 나타난 것처럼 불확실한 논리레벨을 출력하지 않으므로 제2전원전압의 단락전류소비가 최소화된다.As described above, since the level conversion circuit according to the embodiment of the present invention is provided, the uncertain logic level is not output as shown in FIG. 5, thereby minimizing the short circuit current consumption of the second power supply voltage.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950024305A KR0140125B1 (en) | 1995-08-07 | 1995-08-07 | Level shiftercircuit in semiconduct integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950024305A KR0140125B1 (en) | 1995-08-07 | 1995-08-07 | Level shiftercircuit in semiconduct integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970013726A KR970013726A (en) | 1997-03-29 |
| KR0140125B1 true KR0140125B1 (en) | 1998-07-15 |
Family
ID=19423015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950024305A KR0140125B1 (en) | 1995-08-07 | 1995-08-07 | Level shiftercircuit in semiconduct integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0140125B1 (en) |
-
1995
- 1995-08-07 KR KR1019950024305A patent/KR0140125B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970013726A (en) | 1997-03-29 |
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