JP2675638B2 - Semiconductor integrated circuit - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、基板バイアス発生回路および定電位発生回
路をチップ上に具備した半導体集積回路に係り、大容量
のCMOS構成のDRAM（相補性絶縁ゲート型ダイナミック・
ランダム・アクセス・メモリ）などに使用される。DETAILED DESCRIPTION OF THE INVENTION (Industrial field of application) The present invention relates to a semiconductor integrated circuit having a substrate bias generating circuit and a constant potential generating circuit on a chip, and having a large-capacity CMOS structure. DRAM (Complementary insulated gate dynamic
Used for random access memory, etc.
（従来の技術） 半導体集積回路において、基板バイアス発生回路は一
般に広く用いられており、特にDRAMでは、入力アンダー
シュートからメモリセルを保護したり、基板のPN接合の
容量を減少させたりする上で重要な役割を果たしてい
る。この基板バイアス発生回路は、集積回路チップに与
えられる電源電圧を受けて基板バイアス電圧を発生し、
その出力電圧を半導体基板またはウェル領域に印加する
ものである。(Prior Art) In a semiconductor integrated circuit, a substrate bias generation circuit is generally widely used. Particularly in a DRAM, in order to protect a memory cell from an input undershoot or to reduce a capacitance of a PN junction of a substrate. Plays an important role. The substrate bias generation circuit generates a substrate bias voltage by receiving a power supply voltage applied to the integrated circuit chip,
The output voltage is applied to a semiconductor substrate or a well region.
この場合、基板バイアス発生回路が発生する基板バイ
アス電圧のレベルを制限する基板バイアスレベル制限回
路を有さない場合には、基板バイアス発生回路の能力に
よって基板バイアス電圧が決まる。In this case, when there is no substrate bias level limiting circuit for limiting the level of the substrate bias voltage generated by the substrate bias generating circuit, the substrate bias voltage is determined by the capability of the substrate bias generating circuit.
これに対して、基板バイアスレベル制御の容易さと消
費電力の削減を目的として、基板バイアスレベル制限回
路を設ける場合には、基板バイアスレベル制限回路の基
板バイアス電圧制限（設定）レベルによって基板バイア
ス電圧が決まる。On the other hand, when a substrate bias level limiting circuit is provided for the purpose of easy control of the substrate bias level and reduction of power consumption, the substrate bias voltage is limited by the substrate bias voltage limiting (setting) level of the substrate bias level limiting circuit. Decided.
また、基板バイアス電圧の絶対値は、RAMにおけるホ
ットエレクトロンによるメモリセルデータの破壊や、MO
Sトランジスタのバックゲートバイアス特性や、基板のP
N接合のブレークダウン特性や、その他の回路特性によ
って最適化され、電源電圧に依存するある１つのレベル
に設定される。In addition, the absolute value of the substrate bias voltage is determined by destruction of memory cell data due to hot electrons in RAM, MO
Back gate bias characteristics of S transistor and P of substrate
It is optimized by the breakdown characteristics of the N-junction and other circuit characteristics, and is set to a certain level depending on the power supply voltage.
ところで、DRAMでは、電源導入時のラッチアップ現象
を防ぐために、基板電位が所定のリミット電位まで一旦
低下したことを検知してからメモリセルアレイのキャパ
シタプレート電極やビット線群に定電位を供給するため
の定電位発生回路が動作する、いわゆるパワーオンリセ
ット制御が行われる。即ち、第５図に示すように、電源
の投入により基板バイアス回路の動作が開始して基板電
位が徐々に低下し、所定のリミット電位まで低下した時
点で基板電位の検知が行われ、この検知出力によりプレ
ート電位発生回路とビット線電位発生回路が動作し、こ
れによりメモリセルアレイのキャパシタプレート電極や
ビット線群に対する初期のプリチャージが行われる。By the way, in DRAM, in order to prevent the latch-up phenomenon at the time of power supply introduction, a constant potential is supplied to the capacitor plate electrode or bit line group of the memory cell array after detecting that the substrate potential has once dropped to a predetermined limit potential. The so-called power-on reset control is performed in which the constant potential generation circuit is operated. That is, as shown in FIG. 5, when the power is turned on, the operation of the substrate bias circuit starts and the substrate potential gradually decreases. When the substrate potential drops to a predetermined limit potential, the substrate potential is detected. The output activates the plate potential generation circuit and the bit line potential generation circuit, thereby performing an initial precharge on the capacitor plate electrode and the bit line group of the memory cell array.
この初期のプリチャージ時、第６図に示すように、キ
ャパシタプレート電極と基板との間に存在する寄生容量
Cpおよびビット線群と基板との間に存在する寄生容量Cb
およびキャパシタプレート電極とビット線群との間に存
在する寄生容量Cdにそれぞれ充電が行われ、容量結合に
より基板電位がある電位差だけ浮き上がる。この場合、
本来の動作としては、基板バイアス回路の動作が再び開
始し、基板電位が再び徐々に低下し、所定の最適化され
た基板電位に回復しなければならない。At the time of this initial precharge, as shown in FIG. 6, the parasitic capacitance existing between the capacitor plate electrode and the substrate
Cp and the parasitic capacitance Cb existing between the bit line group and the substrate
In addition, the parasitic capacitance Cd existing between the capacitor plate electrode and the bit line group is charged, and the substrate potential rises by a certain potential difference due to the capacitive coupling. in this case,
The original operation is that the operation of the substrate bias circuit starts again, the substrate potential gradually decreases again, and must be restored to a predetermined optimized substrate potential.
しかし、寄生容量Cp、Cbが大きい場合、容量結合後の
基板電位は、基板バイアス発生回路の能力（汲み出し電
流）を上回る基板電流が流れる領域までにより浮き上が
る。この場合、Ｐ型基板（またはＰウェル）とこれに形
成されているＮ＋拡散層とのPN接合が順バイアスされ、
第５図中に点線で示すように、基板電位が接地電位Vss
（0V）近傍の正電位にクランプされてしまう。このよう
に基板電位が所定の最適化された値に回復することがで
きないと、チップ動作の信頼性が損なわれ、集積回路と
しての機能を果たせなくなる。However, when the parasitic capacitances Cp and Cb are large, the substrate potential after capacitive coupling rises up to a region where a substrate current that exceeds the capability (pumping current) of the substrate bias generation circuit flows. In this case, the PN junction between the P type substrate (or P well) and the N + diffusion layer formed therein is forward biased,
As indicated by the dotted line in FIG. 5, the substrate potential is the ground potential Vss.
It will be clamped to the positive potential near (0V). If the substrate potential cannot be restored to a predetermined optimized value in this way, the reliability of chip operation is impaired, and the function as an integrated circuit cannot be performed.
（発明が解決しようとする課題） 上記したように従来のDRAMは、電源投入により基板バ
イアス回路の動作が開始した後にプレート電位発生回路
とビット線電位発生回路が動作してメモリセルアレイの
キャパシタプレート電極やビット線群に対する初期のプ
リチャージが行われた時に、容量結合により基板電位が
浮き上がって基板電位が所定の最適化された値に回復す
ることができなくなる場合がある。チップ動作の信頼性
が損なわれ、集積回路としての機能を果たせなくなると
いう問題がある。(Problems to be Solved by the Invention) As described above, in the conventional DRAM, the plate potential generation circuit and the bit line potential generation circuit operate after the substrate bias circuit starts to operate when power is turned on, and the capacitor plate electrode of the memory cell array is operated. When the initial precharge is performed on the bit line group and the bit line group, the substrate potential may rise due to capacitive coupling, and the substrate potential may not be restored to a predetermined optimized value. There is a problem that the reliability of the chip operation is impaired and the function as an integrated circuit cannot be achieved.
本発明は、上記問題点を解決すべくなされたもので、
その目的は、電源投入後に定電位発生回路が動作して出
力する定電位を集積回路内の所要部分に供給した時の容
量結合による基板電位の変動を抑制でき、基板（または
ウェル）電位を所定の最適化された値に回復させること
が可能になり、チップ動作の信頼性を損なうような不良
の発生を防止し得る半導体集積回路を提供することにあ
る。The present invention has been made to solve the above problems,
The purpose is to suppress fluctuations in the substrate potential due to capacitive coupling when the constant potential generated by the constant potential generation circuit after power is turned on and supplied to the required part in the integrated circuit is suppressed, and the substrate (or well) potential is set to a predetermined value. It is possible to provide a semiconductor integrated circuit capable of recovering the optimized value of, and preventing the occurrence of defects that impair the reliability of chip operation.
［発明の構成］ （課題を解決するための手段） 本発明は、集積回路チップに与えられる電源電圧とは
別の基板バイアス電圧を発生する基板バイアス発生回路
と、電源投入により上記基板バイアス発生回路が発生す
る基板バイアス電圧が所定のレベルに達した時に、また
は、電源投入と同時に、定電位発生動作を開始し、電流
出力レベルを段階的に立ち上げて集積回路内の所要部分
に供給する定電位発生回路とを具備することを特徴とす
る。[Configuration of the Invention] (Means for Solving the Problems) The present invention relates to a substrate bias generation circuit that generates a substrate bias voltage different from a power supply voltage applied to an integrated circuit chip, and the substrate bias generation circuit when the power is turned on. The constant potential generation operation is started when the substrate bias voltage generated by the voltage reaches a predetermined level or at the same time when the power is turned on, and the current output level is gradually raised to supply it to a required portion in the integrated circuit. And a potential generation circuit.
（作用） 定電位発生回路の定電位発生動作が開始すると、電流
出力レベルを段階的に立ち上げて集積回路内の所要部分
（例えばメモリセルアレイのキャパシタプレート電極や
ビット線群）に供給する。このような段階的に立ち上が
る定電位発生出力により集積回路内の所要部分に対する
初期のプリチャージが行われる時、定電位発生回路の電
流出力レベルが段階的に立ち上がる毎に、容量結合によ
り基板電位が少し変動しても、基板バイアス発生回路に
よって基板（またはウェル）電位が所定の最適化された
値に回復されるので、容量結合による基板電位の変動が
抑制される。そして、定電位発生回路から最終的な定電
位出力が発生する状態になった後は、基板バイアス発生
回路の能力によって基板（またはウェル）電位が所定の
最適化された値に設定される。(Operation) When the constant-potential generating operation of the constant-potential generating circuit starts, the current output level is raised stepwise and supplied to a required portion in the integrated circuit (for example, a capacitor plate electrode of the memory cell array or a bit line group). When an initial precharge is performed to a required portion in the integrated circuit by such a constant potential generation output that rises in stages, the substrate potential is increased by capacitive coupling every time the current output level of the constant potential generation circuit rises in stages. Even with a slight change, the substrate bias generation circuit restores the substrate (or well) potential to a predetermined optimized value, so that the substrate potential change due to capacitive coupling is suppressed. After the final constant potential output is generated from the constant potential generating circuit, the substrate (or well) potential is set to a predetermined optimized value by the capacity of the substrate bias generating circuit.
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
第１図は、CMOS構成のDRAMの一部を示しており、この
RAMチップには、基板バイアス発生回路11、基板電位検
知回路12、定電位発生回路13、メモリセルアレイ14など
が形成されており、15はキャパシタプレート電極と基板
との間に存在する寄生容量およびビット線群と基板との
間に存在する寄生容量である。FIG. 1 shows a part of a DRAM having a CMOS configuration.
A substrate bias generation circuit 11, a substrate potential detection circuit 12, a constant potential generation circuit 13, a memory cell array 14, etc. are formed on the RAM chip, and 15 is a parasitic capacitance and bit existing between the capacitor plate electrode and the substrate. It is a parasitic capacitance existing between the line group and the substrate.
基板バイアス発生回路11は、チップに与えられる電源
電圧Vccとは別の基板バイアス電圧を発生するものであ
り、この基板バイアス発生回路11の出力電圧（接地電位
Vssよりも低い負電位）はＮ型半導体基板内のＰ型基板
層（Ｐウェル）に印加される。The substrate bias generating circuit 11 generates a substrate bias voltage different from the power supply voltage Vcc applied to the chip. The output voltage of the substrate bias generating circuit 11 (ground potential)
A negative potential lower than Vss) is applied to the P type substrate layer (P well) in the N type semiconductor substrate.
基板電位検知回路12は、電源投入後に基板バイアス電
圧が所定のレベルに達した時点を検知して例えば“L"レ
ベルの検知信号Ｐを出力する。The substrate potential detection circuit 12 detects the time when the substrate bias voltage reaches a predetermined level after the power is turned on and outputs a detection signal P of "L" level, for example.
定電位発生回路13（プレート電位発生回路、ビット線
電位発生回路など）は、電源投入後に、基板電位検知回
路12から“L"レベルの検知信号Ｐを受けて定電位発生動
作を開始し、電流出力レベルを段階的に立ち上げて集積
回路内の所要部分（メモリセルアレイ14のキャパシタプ
レート電極やビット線群など）に供給する。The constant potential generation circuit 13 (plate potential generation circuit, bit line potential generation circuit, etc.) receives the “L” level detection signal P from the substrate potential detection circuit 12 and starts the constant potential generation operation after the power is turned on. The output level is raised stepwise and supplied to a required portion (such as a capacitor plate electrode of the memory cell array 14 and a bit line group) in the integrated circuit.
第２図（ａ）は、定電位発生回路13の一具体例を示し
ており、それぞれの電流出力ノードが共通接続された複
数個に分割された定電位発生回路13a〜13nを有し、この
複数個の定電位発生回路13a〜13nに基板電位検知回路12
からの検知信号Ｐが直接に、あるいは遅延回路21b〜21n
を経て入力することによって複数個の定電位発生回路13
a〜13nが順次活性化し、上記共通接続された電流出力ノ
ード20の電流出力を前記キャパシタプレート電極やビッ
ト線群に供給するように構成されている。ここで、15
は、上記電流出力ノード20と基板との間に存在する寄生
容量である。FIG. 2 (a) shows a specific example of the constant potential generation circuit 13, which has a plurality of divided constant potential generation circuits 13a to 13n in which respective current output nodes are commonly connected. The substrate potential detection circuit 12 is connected to the plurality of constant potential generation circuits 13a to 13n.
From the detection signal P directly from the delay circuit 21b to 21n
Input via a plurality of constant potential generation circuits 13
a to 13n are sequentially activated, and the current output of the commonly connected current output node 20 is supplied to the capacitor plate electrode and the bit line group. Where 15
Is a parasitic capacitance existing between the current output node 20 and the substrate.
上記DRAMにおいて、電源投入時には、第２図（ｂ）に
示すような動作が行われる。即ち、電源投入により、基
板バイアス回路11の動作が開始する。また、電源投入に
より、基板電位検知回路12が初期化されてその出力Ｐが
“H"レベルになっている。基板バイアス発生回路11の動
作が開始すると、基板電位が徐々に低下し、所定のレベ
ル（最適化された値）まで低下した時点で基板電位検知
回路12により検知が行われて“L"レベルの検知信号Ｐが
出力する。この“L"レベルの検知信号を受けて、定電位
発生回路13が定電位発生動作を開始し、電流出旅レベル
を段階的に立ち上げてメモリセルアレイ14のキャパシタ
プレート電極やビット線群に対する初期のプリチャージ
を行う。この時、キャパシタプレート電極と基板との間
およびビット線群と基板との間にそれぞれ存在する寄生
容量15に充電が行われるので、容量結合により基板電位
が浮き上がろうとする。In the DRAM, when the power is turned on, the operation as shown in FIG. 2 (b) is performed. That is, when the power is turned on, the operation of the substrate bias circuit 11 starts. When the power is turned on, the substrate potential detection circuit 12 is initialized and its output P is at "H" level. When the operation of the substrate bias generation circuit 11 is started, the substrate potential gradually decreases, and when the substrate potential decreases to a predetermined level (optimized value), the substrate potential detection circuit 12 detects the "L" level. The detection signal P is output. In response to this "L" level detection signal, the constant potential generation circuit 13 starts the constant potential generation operation, and gradually raises the current trip level to initialize the capacitor plate electrode of the memory cell array 14 and the bit line group. Precharge. At this time, the parasitic capacitance 15 existing between the capacitor plate electrode and the substrate and between the bit line group and the substrate is charged, so that the substrate potential tends to rise due to capacitive coupling.
しかし、本実施例によれば、定電位発生回路13の定電
位発生動作が開始してから電流出力レベルが段階的に立
ち上がる毎に、容量結合により基板電位が少し浮き上が
っても、基板バイアス発生回路11によって基板（または
ウェル）電位が所定の最適化された値に回復させるの
で、容量結合による基板電位の変動が抑制される。そし
て、定電位発生回路13から最終的な定電位出力が発生す
る状態になった後は、基板バイアス発生回路11の能力に
よって基板（またはウェル）電位が所定の最適化された
値に設定される。However, according to the present embodiment, each time the current output level rises stepwise after the constant potential generation operation of the constant potential generation circuit 13 starts, even if the substrate potential slightly rises due to capacitive coupling, the substrate bias generation circuit Since the substrate (or well) potential is restored to a predetermined optimized value by 11, the fluctuation of the substrate potential due to capacitive coupling is suppressed. Then, after the final constant potential output is generated from the constant potential generation circuit 13, the substrate (or well) potential is set to a predetermined optimized value by the ability of the substrate bias generation circuit 11. .
なお、チップ動作の正常時には、Ｐウェルに基板バイ
アス発生回路11から接地電位Vssよりも低い最適化され
た負の基板電位が印加され、通常の動作時には、メモリ
セルアレイ14のキャパシタプレート電極やビット線には
正電位または接地電位が印加されるので、Ｐウェルとこ
れに形成されているＮチャネルMOSトランジスタのドレ
イン・ソース用のN+拡散層とのPN接合には逆バイアスが
印加される。When the chip operation is normal, an optimized negative substrate potential lower than the ground potential Vss is applied to the P well from the substrate bias generation circuit 11, and during normal operation, the capacitor plate electrode of the memory cell array 14 and the bit line Since a positive potential or a ground potential is applied to the P well, a reverse bias is applied to the PN junction between the P well and the N + diffusion layer for drain / source of the N channel MOS transistor formed therein.
第３図（ａ）は、定電位発生回路13の他の具体例を示
しており、カスケード接続された複数個の定電位発生回
路31a〜31nを有し、第１の定電位発生回路31aは、基板
電位検知回路12からの検知信号Ｐが入力することにより
活性化して定電位発生動作を開始し、第２の定電位発生
回路31bは、第１の定電位発生回路31aの出力が所定の設
定レベルになったことを検知することにより活性化して
定電位発生動作を開始し、以下同様に、３段目以降の各
段の定電位発生回路31c〜31nは、それぞれ対応して前段
の定電位発生回路31b〜31n−１の出力が所定の設定レベ
ルになったことを検知することにより活性化して順次に
定電位発生動作を開始し、各段の定電位発生回路31a〜3
1nの各出力を前記キャパシタプレート電極やビット線群
に対して独立に供給するように構成されている。ここ
で、15a〜15nは、定電位発生回路31a〜31nの出力ノード
と基板との間にそれぞれ存在する寄生容量である。FIG. 3A shows another specific example of the constant potential generating circuit 13, which has a plurality of constant potential generating circuits 31a to 31n connected in cascade, and the first constant potential generating circuit 31a is The detection signal P from the substrate potential detection circuit 12 is activated to start the constant potential generation operation, and the second constant potential generation circuit 31b outputs the first constant potential generation circuit 31a with a predetermined output. When the set level is detected, it is activated to start the constant potential generation operation, and similarly, the constant potential generation circuits 31c to 31n of the third and subsequent stages respectively correspond to the constants of the previous stage. By detecting that the output of the potential generating circuits 31b to 31n- 1 has reached a predetermined set level, the potential generating circuits 31b to 31n- 1 are activated and the constant potential generating operation is sequentially started, and the constant potential generating circuits 31a to 3 of each stage are started.
Each 1n output is independently supplied to the capacitor plate electrode and the bit line group. Here, 15a to 15n are parasitic capacitances existing between the output nodes of the constant potential generation circuits 31a to 31n and the substrate, respectively.
第３図（ａ）の定電位発生回路13′を用いたDRAMにお
いては、電源投入時に、第３図（ｂ）に示すような動作
が行われる。即ち、第２図（ｂ）を参照して前述した動
作と同様に、電源投入により、基板バイアス回路11の動
作が開始すると、基板電位が徐々に低下し、所定のレベ
ル（最適化された値）まで低下した時点で基板電位検知
回路12により検知が行われて発生する検知信号Ｐを受け
て、定電位発生回路13′が定電位発生動作を開始し、電
流出力レベルを段階的に立ち上げてメモリセルアレイ14
のキャパシタプレート電極やビット線群に対する初期の
プリチャージを行う。この場合、定電位発生回路13′の
定電位発生動作が開始してから電流出力レベルが段階的
に立ち上がる毎に、容量結合により基板電位が少し浮き
上がっても、基板バイアス発生回路11によって基板（ま
たはウェル）電位が所定の最適化された値に回復させる
ので、容量結合による基板電位の変動が抑制される。In the DRAM using the constant potential generating circuit 13 'of FIG. 3 (a), the operation as shown in FIG. 3 (b) is performed when the power is turned on. That is, similar to the operation described above with reference to FIG. 2B, when the operation of the substrate bias circuit 11 is started by turning on the power, the substrate potential is gradually lowered to a predetermined level (optimized value). ), The constant potential generating circuit 13 'starts the constant potential generating operation upon receiving the detection signal P generated by the detection by the substrate potential detecting circuit 12, and raises the current output level stepwise. Memory cell array 14
Initially precharge the capacitor plate electrode and the bit line group. In this case, each time the current output level rises stepwise after the constant potential generating circuit 13 'starts the constant potential generating operation, even if the substrate potential slightly rises due to capacitive coupling, the substrate bias generating circuit 11 causes the substrate (or Since the (well) potential is restored to a predetermined optimized value, fluctuations in the substrate potential due to capacitive coupling are suppressed.
第４図（ａ）は、定電位発生回路13のさらに他の具体
例を示しており、それぞれの活性化制御信号（検知信号
Ｐ）入力ノードが共通接続された複数個に分割された定
電位発生回路41a〜41nを有し、この複数個の定電位発生
回路41a〜41nに基板電位検知回路12からの検知信号Ｐが
入力し、複数個の定電位発生回路41a〜41nが任意の時間
差をもって順次活性化し、各出力を前記キャパシタプレ
ート電極やビット線群に対して独立に供給するように構
成されている。ここで、15a〜15nは、定電位発生回路41
a〜41nの出力ノードと基板との間にそれぞれ存在する寄
生容量である。FIG. 4 (a) shows still another specific example of the constant potential generation circuit 13, which is divided into a plurality of constant potentials in which respective activation control signal (detection signal P) input nodes are commonly connected. Generating circuits 41a to 41n are provided, and the detection signal P from the substrate potential detecting circuit 12 is input to the plurality of constant potential generating circuits 41a to 41n, and the plurality of constant potential generating circuits 41a to 41n have an arbitrary time difference. It is configured to be sequentially activated and to supply each output independently to the capacitor plate electrode and the bit line group. Here, 15a to 15n are constant potential generation circuits 41
These are parasitic capacitances existing between the output nodes a to 41n and the substrate.
第４図（ａ）の定電位発生回路13″を用いたDRAMにお
いては、電源投入時に、第４図（ｂ）に示すような動作
が行われる。即ち、第２図（ｂ）を参照して前述した動
作と同様に、電源投入により、基板バイアス回路11の動
作が開始すると、基板電位が徐々に低下し、所定のレベ
ル（最適化された値）まで低下した時点で基板電位検知
回路12により検知が行われて発生する検知信号Ｐを受け
て、定電位発生回路13″が定電位発生動作を開始し、電
流出力レベルを段階的に立ち上げてメモリセルアレイ14
のキャパシタプレート電極やビット線群に対する初期の
プリチャージを行う。この場合、定電位発生回路13″の
定電位発生動作が開始してから電流出力レベルが段階的
に立ち上がる毎に、容量結合により基板電位が少し浮き
上がっても、基板バイアス発生回路11によって基板（ま
たはウェル）電位が所定の最適化された値に回復される
ので、容量結合による基板電位の変動が抑制される。In the DRAM using the constant potential generating circuit 13 ″ of FIG. 4 (a), the operation as shown in FIG. 4 (b) is performed when the power is turned on. That is, refer to FIG. 2 (b). Similarly to the above-described operation, when the operation of the substrate bias circuit 11 is started by turning on the power, the substrate potential gradually decreases, and when the substrate potential decreases to a predetermined level (optimized value), the substrate potential detection circuit 12 The constant potential generating circuit 13 ″ starts the constant potential generating operation in response to the detection signal P generated by the detection by the memory cell array 14 by gradually raising the current output level.
Initially precharge the capacitor plate electrode and the bit line group. In this case, each time the current output level rises stepwise after the constant potential generating circuit 13 ″ starts the constant potential generating operation, even if the substrate potential slightly rises due to capacitive coupling, the substrate bias generating circuit 11 causes the substrate (or Since the (well) potential is restored to a predetermined optimized value, fluctuations in the substrate potential due to capacitive coupling are suppressed.
なお、定電位発生回路13の具体例は上記第２図（ａ）
の回路、第３図（ａ）の回路、第４図（ａ）の回路に限
定されるものではない。A concrete example of the constant potential generating circuit 13 is shown in FIG.
The circuit of FIG. 3, the circuit of FIG. 3 (a), and the circuit of FIG. 4 (a) are not limited.
また、上記各実施例では、電源投入により基板バイア
ス発生回路11が発生する基板バイアス電圧が所定のレベ
ルに達した時点で定電位発生回路13、13′、13″の定電
位発生動作を開始させたが、電源投入と同時に定電位発
生回路13、13′、13″の定電位発生動作を開始させるよ
うにしてもよい。In each of the above embodiments, the constant potential generating circuits 13, 13 ', 13 "are caused to start the constant potential generating operation when the substrate bias voltage generated by the substrate bias generating circuit 11 reaches a predetermined level when the power is turned on. However, the constant potential generation operation of the constant potential generation circuits 13, 13 ', 13 "may be started at the same time when the power is turned on.
また、本発明の目的を達成するためには、上記したよ
うな定電位発生回路13、13′、13″の電流出力レベルを
段階的に立ち上げる構成に限定されるものではない。即
ち、電源投入時から一定時間だけ基板バイアス発生回路
11の能力を増大させるように構成してもよく、さらに、
定電位発生回路13、13′、13″の電流出力レベルを段階
的に立ち上げる構成と基板バイアス発生回路11の能力を
増大させる構成とを組み合わせるようにしてもよい。Further, in order to achieve the object of the present invention, the present invention is not limited to the configuration in which the current output levels of the constant potential generating circuits 13, 13 ', 13 "are raised stepwise as described above. Substrate bias generation circuit for a fixed time after turning on
11 may be configured to increase power, and
The configuration in which the current output levels of the constant potential generation circuits 13, 13 ', 13 "are raised stepwise and the configuration in which the capacity of the substrate bias generation circuit 11 is increased may be combined.
また、上記実施例では、基板バイアス発生回路11の出
力電圧がＰウェルに印加される場合を示したが、Ｎチャ
ネルMOSトランジスタが形成されたＰ型基板に上記基板
バイアス発生回路11の出力電圧が印加される場合にも上
記実施例と同様に実施することが可能であることは言う
までもない。Further, in the above embodiment, the case where the output voltage of the substrate bias generation circuit 11 is applied to the P well, but the output voltage of the substrate bias generation circuit 11 is applied to the P-type substrate on which the N-channel MOS transistor is formed. Needless to say, it can be carried out in the same manner as in the above embodiment when the voltage is applied.
さらには、電源電圧よりも高い正電位を発生する基板
バイアス発生回路の出力電圧が印加されるＮ型基板上ま
たはＮウェル内にＰチャネルMOSトランジスタを形成し
た半導体集積回路においても、上記実施例に準じて実施
することにより上記実施例と同様な効果が得られる。Further, in the above-described embodiment, a semiconductor integrated circuit in which a P-channel MOS transistor is formed on an N-type substrate or in an N well to which an output voltage of a substrate bias generation circuit that generates a positive potential higher than a power supply voltage is applied. The effect similar to that of the above-described embodiment can be obtained by carrying out according to the above.
［発明の効果］ 上述したように本発生の半導体集積回路によれば、電
源投入後に定電位発生回路が動作して出力する定電位を
集積回路内の所要部分に供給した時の容量結合による基
板電位の変動を抑制でき、基板（またはウェル）電位を
所定の最適化された値に回復させることが可能になり、
チップ動作の信頼性を損なうような不良の発生を防止で
き、チップ動作の信頼性を向上させることができる。[Effects of the Invention] As described above, according to the semiconductor integrated circuit of the present invention, the substrate by the capacitive coupling when the constant potential generated by the constant potential generating circuit operating after the power is turned on is supplied to a required portion in the integrated circuit. Potential fluctuations can be suppressed, and the substrate (or well) potential can be restored to a predetermined optimized value.
It is possible to prevent the occurrence of defects that impair the reliability of chip operation, and improve the reliability of chip operation.
第１図は本発明の一実施例に係るDRAMの一部を示すブロ
ック図、第２図（ａ）は第１図中の定電位発生回路の一
具体例を示すブロック図、第２図（ｂ）は第２図（ａ）
の定電位発生回路を用いたDRAMの電源投入時の各部の動
作波形を示す図、第３図（ａ）および第４図（ａ）はそ
れぞれ第１図中の定電位発生回路の他の具体例を示すブ
ロック図、第３図（ｂ）および第４図（ｂ）はそれぞれ
第３図（ａ）および第４図（ａ）の定電位発生回路を用
いたDRAMの電源投入時の各部の動作波形を示す図、第５
図は従来のDRAMにおけるパワーオンリセット制御の動作
を示す波形図、第６図はDRAMにおける寄生容量を示す等
価回路図である。 11……基板バイアス発生回路、12……基板電位検知回
路、13,13′,13″,31a〜31n,41a〜41n……定電位発生回
路、14……メモリセルアレイ、15……キャパシタプレー
ト電極と基板との間およびビット線群と基板との間に存
在する寄生容量、15a〜15n……定電位発生回路31a〜31n
または41a〜41nの出力ノードの基板との間にそれぞれ存
在する寄生容量、20……定電位発生回路13の電流出力ノ
ード。FIG. 1 is a block diagram showing a part of a DRAM according to an embodiment of the present invention, FIG. 2 (a) is a block diagram showing a specific example of the constant potential generating circuit in FIG. 1, and FIG. b) is Fig. 2 (a)
Showing the operation waveforms of the respective parts when the power of the DRAM using the constant potential generating circuit is turned on, FIGS. 3 (a) and 4 (a) are other specific examples of the constant potential generating circuit in FIG. An example block diagram, FIG. 3 (b) and FIG. 4 (b) are diagrams of respective parts at the time of power-on of the DRAM using the constant potential generating circuit of FIG. 3 (a) and FIG. 4 (a), respectively. The figure which shows the operating waveform, 5th
FIG. 6 is a waveform diagram showing the operation of the power-on reset control in the conventional DRAM, and FIG. 6 is an equivalent circuit diagram showing the parasitic capacitance in the DRAM. 11 ... Substrate bias generation circuit, 12 ... Substrate potential detection circuit, 13, 13 ', 13 ", 31a to 31n, 41a to 41n ... Constant potential generation circuit, 14 ... Memory cell array, 15 ... Capacitor plate electrode Capacitances existing between the substrate and the substrate and between the bit line group and the substrate, 15a to 15n ... Constant potential generation circuits 31a to 31n
Alternatively, the parasitic capacitances existing between the output nodes 41a to 41n and the substrate, 20 ... Current output nodes of the constant potential generation circuit 13.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−117655（ＪＰ，Ａ) 特開 昭60−193309（ＪＰ，Ａ) 特開 昭61−260669（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-60-117655 (JP, A) JP-A-60-193309 (JP, A) JP-A-61-260669 (JP, A)
Claims (5)
別の基板バイアス電圧を発生する基板バイアス発生回路
と、 電源投入により前記基板バイアス発生回路が発生する基
板バイアス電圧が所定のレベルに達した時に、または、
電源投入と同時に、定電位発生動作を開始し、電流出力
レベルを段階的に立ち上げて集積回路内の所要部分に供
給する定電位発生回路と を具備することを特徴とする半導体集積回路。1. A substrate bias generation circuit for generating a substrate bias voltage different from a power supply voltage applied to an integrated circuit chip, and a substrate bias voltage generated by the substrate bias generation circuit when a power supply is turned on reaches a predetermined level. Sometimes, or
A constant potential generation circuit which starts a constant potential generation operation at the same time when power is turned on, raises a current output level stepwise, and supplies the current output level to a required portion in the integrated circuit.
力ノードが共通接続された複数個に分割された定電位発
生回路を有し、この複数個の定電位発生回路が順次活性
化し、前記共通接続された電流出力ノードの電流出力を
集積回路内の所要部分に供給することを特徴とする請求
項１記載の半導体集積回路。2. The constant potential generating circuit has a plurality of constant potential generating circuits, which are commonly connected to respective current output nodes, and the plurality of constant potential generating circuits are sequentially activated, 2. The semiconductor integrated circuit according to claim 1, wherein the current output of the commonly connected current output nodes is supplied to a required portion in the integrated circuit.
生回路を有し、この複数個の定電位発生回路が順次活性
化し、それぞれの出力を集積回路内の所要部分に対して
独立に供給することを特徴とする請求項１記載の半導体
集積回路。3. The constant potential generating circuit includes a plurality of constant potential generating circuits, the plurality of constant potential generating circuits are sequentially activated, and respective outputs are independent of a required portion in the integrated circuit. 2. The semiconductor integrated circuit according to claim 1, further comprising:
別の基板バイアス電圧を発生する基板バイアス発生回路
と、電源投入により前記基板バイアス発生回路が発生す
る基板バイアス電圧が所定のレベルに達した時に、また
は、電源投入と同時に、定電位発生動作を開始して集積
回路内の所要部分に供給する定電位発生回路とを具備
し、 基板バイアス発生回路は、電源投入時から一定時間だけ
能力が増大することを特徴とする半導体集積回路。4. A substrate bias generating circuit for generating a substrate bias voltage different from a power source voltage applied to an integrated circuit chip, and the substrate bias voltage generated by the substrate bias generating circuit when a power source is turned on reaches a predetermined level. At the same time or at the same time when the power is turned on, a constant potential generation circuit that starts a constant potential generation operation and supplies it to a required portion in the integrated circuit is provided. A semiconductor integrated circuit characterized by increasing in number.
一定時間だけ能力が増大することを特徴とする請求項１
乃至３のいずれかに記載の半導体集積回路。5. The substrate bias generating circuit has a capability that increases for a certain period of time after the power is turned on.
4. The semiconductor integrated circuit according to any one of 3 to 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249078A JP2675638B2 (en) | 1989-09-27 | 1989-09-27 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP1249078A JP2675638B2 (en) | 1989-09-27 | 1989-09-27 | Semiconductor integrated circuit |
Publications (2)
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|---|---|
| JPH03112157A JPH03112157A (en) | 1991-05-13 |
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| KR100578648B1 (en) * | 2004-12-30 | 2006-05-11 | 매그나칩 반도체 유한회사 | Circuit for preventing latch-up in dc-dc converter |
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- 1989-09-27 JP JP1249078A patent/JP2675638B2/en not_active Expired - Fee Related
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| JPH03112157A (en) | 1991-05-13 |
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