JP3022690B2 - I / O protection circuit - Google Patents
I / O protection circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に用い
られる入出力保護回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output protection circuit used for a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来の入出力保護回路は、図３に示すよ
うに、過大サージ電圧を緩和するソースが接地端子ＶSS
に接続されゲートおよびドレインが入力端子Ａに接続さ
れたアルミゲートトランジスタ１と、一方が入力端子Ａ
に接続され他方が接点Ｂに接続された電流制限用の抵抗
２と、ソースが接点Ｂに接続されゲートが接地電位
ＶSS、に接続されドレインが電源端子ＶCCに接続された
ＢＶDSトランジスタ３と、ドレインが接点Ｂに接続され
ゲートおよびソースが接地端子ＶSSに接続されたＢＶDS
トランジスタ４とを有している。Conventional input protection circuit, as shown in FIG. 3, the source is grounded terminal V SS to alleviate an excessive surge voltage
And an aluminum gate transistor 1 having a gate and a drain connected to an input terminal A, one of which is connected to an input terminal A.
And a BV DS transistor 3 having a source connected to the contact B, a gate connected to the ground potential V SS , and a drain connected to the power supply terminal V CC. BV DS having a drain connected to the contact B and a gate and a source connected to the ground terminal V SS
And a transistor 4.
【０００３】次に従来の入出力保護回路の動作について
図３を参照して説明する。入力端子Ａに過大サージ電圧
が入力されると、アルミゲートトランジスタ１により電
荷が逃がされる。アルミゲートトランジスタ１は、通常
ＢＶDSトランジスタ３および４より電圧耐量が大きい
が、電流能力は小さい。逆に、ＢＶDSトランジスタ３お
よび４は電流能力は大きいが、電圧耐量が小さい。その
ため、ＢＶDSトランジスタ３および４に入力端子Ａから
入力された過大サージ電圧が達する前に、抵抗２による
時定数にてピーク電圧を緩和し、ＢＶDSトランジスタ３
および４から電荷を逃がす。このようにして、入力端子
Ａから入力された過大サージ電圧は、内部回路を破壊し
ない電圧に緩和される。Next, the operation of the conventional input / output protection circuit will be described with reference to FIG. When an excessive surge voltage is input to the input terminal A, the charge is released by the aluminum gate transistor 1. Aluminum gate transistor 1 generally has a higher voltage capability than BV DS transistors 3 and 4, but has a lower current capability. Conversely, the BV DS transistors 3 and 4 have a large current capability, but a small withstand voltage. Therefore, before the excessive surge voltage input from the input terminal A reaches the BV DS transistors 3 and 4, the peak voltage is reduced by the time constant of the resistor 2, and the BV DS transistor 3
And 4 to release charge. In this way, the excessive surge voltage input from the input terminal A is reduced to a voltage that does not destroy the internal circuit.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、この従
来の入出力保護回路では、図４に示すように、半導体集
積回路のもつ電源端子ＶCCと接地端子ＶSSとの間の容量
値に依存があり、容量値が小さい場合は極端に入出力保
護回路の能力が低下するという問題があった。However, in this conventional input / output protection circuit, as shown in FIG. 4, there is no dependence on the capacitance between the power supply terminal V CC and the ground terminal V SS of the semiconductor integrated circuit. There is a problem that when the capacitance value is small, the capability of the input / output protection circuit is extremely reduced.
【０００５】この問題は、電源端子ＶCCと接地端子ＶSS
との間のインピーダンスにより入出力保護回路の能力に
依存が出ることによる。又、レイアウトにより電源端子
ＶCCと接地端子ＶSSとの間に大規模な容量を設けること
は、チップサイズの増大につながり実現不可能であると
いう問題があった。The problem is that the power supply terminal V CC and the ground terminal V SS
This depends on the capability of the input / output protection circuit depending on the impedance between them. In addition, providing a large-scale capacitor between the power supply terminal V CC and the ground terminal V SS depending on the layout leads to an increase in chip size, which is not feasible.
【０００６】そこで、本発明の技術的課題は、過大なサ
ージ電圧の入力に対して、電源端子ＶCCと接地端子ＶSS
との間のインピーダンスを減少させる入出力保護回路を
提供することである。Therefore, a technical problem of the present invention is to provide a power supply terminal V CC and a ground terminal V SS for an excessive surge voltage input.
And an input / output protection circuit for reducing the impedance between the input and output.
【０００７】[0007]
【課題を解決するための手段】本願発明では、一方の電
流端子が第１の電源に接続され他方の電流端子が第２の
電源に接続されそのゲート端子が入力端子に接続され、
前記入力端子に入力される過大サージ電圧に応じて前記
電源と接地との間に電流パスを生成する第１の保護トラ
ンジスタを備えている。また、請求項１に記載の入力保
護回路において、前記第１の保護トランジスタの前段に
は、更に、ゲートおよびドレインが前記入力端子に接続
されソースが前記接地に接続された第２の保護トランジ
スタが設けられている。また、前記第１の保護トランジ
スタ、前記第２の保護トランジスタはアルミゲートトラ
ンジスタであることが望ましい。 According to the present invention, one of the two
Current terminal is connected to the first power supply and the other current terminal is connected to the second power supply.
Connected to the power supply and its gate terminal is connected to the input terminal,
According to the excessive surge voltage input to the input terminal,
A first protection transformer that creates a current path between the power supply and ground.
It has a transistor. In addition, the input security described in claim 1
In the protection circuit, before the first protection transistor.
Has a gate and a drain connected to the input terminal.
And a second protection transistor having a source connected to the ground.
A star is provided. Also, the first protection transistor
The second protection transistor is an aluminum gate transistor.
It is desirable to be a transistor.
【０００８】即ち、本発明は、入出力端子に過大サージ
電圧が入力された場合に電源端子ＶCCと接地端子ＶSS間
のインピーダンスを減少させる素子を備えている。That is, the present invention includes an element for reducing the impedance between the power supply terminal V CC and the ground terminal V SS when an excessive surge voltage is input to the input / output terminal.
【０００９】[0009]
【実施例】次に、本発明の実施例について、図面を参照
して説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【００１０】図１は、本発明の第１の実施例の等価回路
図である。入力端子Ａに正の過大サージ電圧が入力され
ると、ゲート、ドレインが入力端子Ａに接続されソース
が接地端子に接続されたアルミゲートトランジスタ１に
より、電荷が逃がされ、次いで一方が入力端子Ａに接続
され他方が接点Ｂに接続された抵抗２による時定数にて
ピーク電圧が緩和され、次いでソースが接点Ｂに接続さ
れゲートが接地端子ＶSSに接続されドレインが電源端子
ＶCCに接続されたＢＶDSトランジスタ３及びドレインが
接点Ｂに接続されゲート・ソースが接地端子に接続され
たＢＶDSトランジスタ４により、電荷が逃がされる。入
力端子Ａに正の過大サージ電圧が入力されるとゲートが
入力端子Ａに接続されソースが接地端子に接続されドレ
インが電源端子に接続されたＮchのアルミゲートトラン
ジスタ５がターンオンすることにより、電源端子ＶCCと
接地端子ＶSSとの間のインピーダンスが減少する。この
ときに必要なＮchアルミゲートトランジスタのインピー
ダンスＲN は、所望の電源端子ＶCCと接地端子ＶSSとの
間の容量値Ｃ1 および、実際の半導体集積回路のもつ容
量値Ｃ2 および入力サージ電圧の波形から得られる周波
数ｆからＲN ＝１／Ｊ２πｆ（Ｃ1 −Ｃ2 ）として求め
ることができる。FIG. 1 is an equivalent circuit diagram of a first embodiment of the present invention. When a positive excessive surge voltage is input to the input terminal A, the charge is released by the aluminum gate transistor 1 whose gate and drain are connected to the input terminal A and whose source is connected to the ground terminal. The peak voltage is alleviated by the time constant of the resistor 2 connected to A and the other connected to the contact B, then the source is connected to the contact B, the gate is connected to the ground terminal V SS , and the drain is connected to the power supply terminal V CC been BV DS transistor 3 and the gate-source drain is connected to the contact B is the BV DS transistors 4 connected to the ground terminal, the charge is released. When a positive excessive surge voltage is input to the input terminal A, the N- channel aluminum gate transistor 5 whose gate is connected to the input terminal A, whose source is connected to the ground terminal, and whose drain is connected to the power supply terminal is turned on. The impedance between the power supply terminal V CC and the ground terminal V SS decreases. Impedance R N of N ch aluminum gate transistors required for this case, a desired power source capacity value between the terminal V CC and the ground terminal V SS C 1 and the capacitance value C 2 and the input with the actual semiconductor integrated circuit From the frequency f obtained from the surge voltage waveform, it can be obtained as R N = 1 / J2πf (C 1 −C 2 ).
【００１１】ここで、アルミゲートトランジスタ５のス
レッショルド電圧ＶT2は、通常１０Ｖ以上であり、半導
体集積回路の通常動作時にはターンオンすることなく、
消費電流の増加することはない。Here, the threshold voltage V T2 of the aluminum gate transistor 5 is usually 10 V or more, and does not turn on during normal operation of the semiconductor integrated circuit.
The current consumption does not increase.
【００１２】図２は本発明の第２の実施例を示す卯等価
回路図である。入力端子Ａに負の過大サージ電圧が入力
された場合、ゲート及びドレインが入力端子Ａに接続さ
れソースが接地端子に接続されたアルミゲートトランジ
スタ１の寄性ダイオードＣにより、電荷が逃がされ、次
いで、一方が入力端子Ａに接続され他方が接点Ｂに接続
された抵抗２による時定数にてピーク電圧が緩和され、
次いで、ソースが接点Ｂに接続されゲートが接地端子Ｖ
SSに接続されドレインが電源端子ＶCCに接続されたＢＶ
DSトランジスタ３及びドレインが接点Ｂに接続されゲー
ト及びソースが接地端子ＶSSに接続されたＢＶDSトラン
ジスタ４により、電荷が逃がされる。FIG. 2 is an equivalent circuit diagram showing a second embodiment of the present invention. When a negative excessive surge voltage is input to the input terminal A, the charge is released by the parasitic diode C of the aluminum gate transistor 1 whose gate and drain are connected to the input terminal A and whose source is connected to the ground terminal, Next, the peak voltage is reduced by the time constant of the resistor 2 having one connected to the input terminal A and the other connected to the contact B,
Next, the source is connected to the contact B, and the gate is connected to the ground terminal V.
BV connected to SS and drain connected to power supply terminal V CC
The charge is released by the DS transistor 3 and the BV DS transistor 4 whose drain is connected to the contact B and whose gate and source are connected to the ground terminal V SS .
【００１３】一方、入力端子Ａに負の過大サージ電圧が
入力されると、ソースが電源端子ＶCCドレインが接地端
子に接続されゲートが入力端子Ａに接続されたＰchのア
ルミゲートトランジスタ６がターンオンすることによ
り、電源端子ＶCCと接地端子ＶSSとの間のインピーダン
スが減少される。このとき、必要なＰchアルミゲートト
ランジスタ６のインピーダンスＲP は、所望の電源端子
ＶCCと接地端子ＶSS間の容量値Ｃ1 および実際の半導体
集積回路のもつ容量値Ｃ2 および入力サージ電圧の波形
から得られる周波数ｆからＲP ＝１／Ｊ２πｆ（Ｃ1 −
Ｃ2 ）として求めることができる。On the other hand, when a negative excessive surge voltage is input to the input terminal A, the P- ch aluminum gate transistor 6 whose source is connected to the power supply terminal V cc, whose drain is connected to the ground terminal, and whose gate is connected to the input terminal A is provided. By turning on, the impedance between the power supply terminal V CC and the ground terminal V SS is reduced. At this time, the impedance R P of P ch aluminum gate transistor 6 necessary, the capacitance value C 2 and the input surge voltage having a capacitance value C 1 and the actual semiconductor integrated circuit between the ground terminal V SS and the desired power supply terminal V CC from the frequency f derived from the waveform R P = 1 / J2πf (C 1 -
C 2 ).
【００１４】ここで、アルミゲートトランジスタ６のス
レッショルド電圧ＶT2は通常−１０Ｖ以上であり、半導
体集積回路の通常動作時にはターンオンすることなく、
消費電流の増加することはない。Here, the threshold voltage V T2 of the aluminum gate transistor 6 is usually -10 V or more, and does not turn on during normal operation of the semiconductor integrated circuit.
The current consumption does not increase.
【００１５】[0015]
【発明の効果】以上説明したように、本発明は、入出力
端子に過大なサージ電圧が入力された場合に、電源端子
ＶCCと接地端子ＶSSとの間のインピーダンスを減少させ
る素子を備えることにより、チップサイズが小さく、電
源端子ＶCCと接地端子ＶSS間の容量が少ない場合でも、
入出力保護回路の能力が減少することがない。As described above, the present invention includes an element for reducing the impedance between the power supply terminal V CC and the ground terminal V SS when an excessive surge voltage is input to the input / output terminal. Therefore, even when the chip size is small and the capacitance between the power supply terminal V CC and the ground terminal V SS is small,
The capacity of the input / output protection circuit does not decrease.
【図１】本発明の第１の実施例を示す等価回路図であ
る。FIG. 1 is an equivalent circuit diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例の等価回路図である。FIG. 2 is an equivalent circuit diagram of a second embodiment of the present invention.
【図３】従来の入出力保護回路の等価回路図である。FIG. 3 is an equivalent circuit diagram of a conventional input / output protection circuit.
【図４】従来の入出力保護回路のＶCC−ＶSS間容量と耐
圧の関係を示す図である。FIG. 4 is a diagram showing the relationship between the capacitance between V CC and V SS and the withstand voltage of the conventional input / output protection circuit.
１ アルミゲートトランジスタ ２ 抵抗 ３，４，５ Ｎ型ＢＶDSトランジスタ ６ Ｐ型ＢＶDSトランジスタ Ａ 入力端子 Ｂ 入力端子Ａから抵抗２を通った接点 Ｃ アルミゲートトランジスタ１の寄性ダイオードDESCRIPTION OF SYMBOLS 1 Aluminum gate transistor 2 Resistance 3,4,5 N-type BV DS transistor 6 P-type BV DS transistor A Input terminal B Contact which passed resistance 2 from input terminal A C Parasitic diode of aluminum gate transistor 1
Claims (3)
他方の電流端子が第２の電源に接続されそのゲート端子
が入力端子に接続され、前記入力端子に入力される過大
サージ電圧に応じて前記電源と接地との間に電流パスを
生成する第１の保護トランジスタを備えていることを特
徴とする入力保護回路。1. One of the current terminals is connected to a first power supply.
The other current terminal is connected to the second power source and its gate terminal
Is connected to the input terminal and excessive input to the input terminal
A current path is provided between the power supply and ground according to the surge voltage.
An input protection circuit, comprising: a first protection transistor that generates a signal.
て、前記第１の保護トランジスタの前段には、更に、ゲ
ートおよびドレインが前記入力端子に接続されソースが
前記接地に接続された第２の保護トランジスタが設けら
れていることを特徴とする入力保護回路。2. The input protection circuit according to claim 1, wherein the input protection circuit further includes a gate before the first protection transistor.
Source and drain are connected to the input terminal and the source is
A second protection transistor connected to the ground is provided;
Input protection circuit characterized in that it is.
において、前記第１の保護トランジスタ、前記第２の保
護トランジスタはアルミゲートトランジスタであること
を特徴とする入力保護回路。3. The input protection circuit according to claim 1, wherein:
The first protection transistor and the second protection transistor.
The input protection circuit is characterized in that the protection transistor is an aluminum gate transistor .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258574A JP3022690B2 (en) | 1992-09-28 | 1992-09-28 | I / O protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258574A JP3022690B2 (en) | 1992-09-28 | 1992-09-28 | I / O protection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112788A JPH06112788A (en) | 1994-04-22 |
| JP3022690B2 true JP3022690B2 (en) | 2000-03-21 |
Family
ID=17322143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258574A Expired - Lifetime JP3022690B2 (en) | 1992-09-28 | 1992-09-28 | I / O protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022690B2 (en) |
-
1992
- 1992-09-28 JP JP4258574A patent/JP3022690B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112788A (en) | 1994-04-22 |
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