KR20000002924A - Esd protecting circuit for semiconductor device - Google Patents
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Abstract
Description
본 발명은 정전방전(Elecrtro-Static Discharge, 이하 ESD라 한다) 보호회로에 관한 것으로, 특히 주 방전용 MOS 트랜지스터의 게이트 전압을 상승시켜 ESD 보호 효율을 향상시킨 ESD 보호회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge (ESD) protection circuit, and more particularly, to an ESD protection circuit that improves ESD protection efficiency by increasing a gate voltage of a main discharge MOS transistor.
ESD란 정전기에 의한 방전현상을 일컬으며, ESD가 반도체 칩에서 발생되는 경우 소자의 파괴를 유발할 수 있다. 입력 또는 출력회로와 연결되어 있는 외부 패드에 순간적으로 발생된 고전압의 정전기는 반도체 소자, 특히 모스(MOS) 소자의 게이트 절연막 파괴를 유발할 수 있으며, 정전기에 의한 과도전류는 입력 또는 출력회로 일부분의 파괴를 유발할 수 있다. 따라서, 대부분의 반도체 칩은 이러한 ESD에 의한 손상으로부터 보호되기 위한 ESD 보호회로를 그 입력 및 출력단에 구비하고 있다.ESD is a discharge phenomenon caused by static electricity, and when ESD is generated in a semiconductor chip, it may cause device destruction. High voltage static electricity generated momentarily on an external pad connected to an input or output circuit may cause a breakdown of a gate insulating film of a semiconductor device, particularly a MOS device, and a transient current caused by static electricity may destroy part of an input or output circuit. May cause. Therefore, most semiconductor chips have ESD protection circuits at their input and output terminals for protection from such ESD damage.
일반적으로 ESD 보호회로는, ESD에 의해 발생된 과전류를 신속하게 우회시킴으로써 칩을 보호하는 역할을 하며 이는, 상기 보호 소자의 드레인에 인가되는 높은 전압에 의해 유도되는 보호 소자의 기생 바이폴라 트랜지스터 동작을 통해 이루어진다.In general, the ESD protection circuit serves to protect the chip by quickly bypassing the overcurrent generated by the ESD, through the parasitic bipolar transistor operation of the protection device induced by the high voltage applied to the drain of the protection device. Is done.
도 1은 일반적인 ESD 보호회로에 사용되는 보호 소자의 일 예를 도시한 단면도이다.1 is a cross-sectional view showing an example of a protection device used in a general ESD protection circuit.
도 1을 참조하면, 참조부호 1은 실리콘 기판을, 3은 소오스를, 5는 드레인을, 7은 게이트를 각각 나타낸다.Referring to FIG. 1, reference numeral 1 denotes a silicon substrate, 3 denotes a source, 5 denotes a drain, and 7 denotes a gate.
도 1에 도시된 바와 같이, 일반적인 보호 소자는 그 소오스(3)가 에미터로, 실리콘 기판(1)이 베이스로, 드레인(5)이 콜렉터로 제공되는 기생 바이폴라 트랜지스터가 동작하는 것에 의해 보호소자로서의 역할을 하게 된다. 즉, 보호소자로 사용되는 MOS 트랜지스터의 실리콘 기판(1) 내에는, 드레인(5)에서 소오스(3)로 전류가 흐를수 있는 채널이외의 전류경로(current path)가 상기 기생 바이폴라 트랜지스터에 의해 형성된다.As shown in Fig. 1, a general protection element is a protection element by operating a parasitic bipolar transistor whose source 3 is an emitter, the silicon substrate 1 is a base, and the drain 5 is provided as a collector. It will serve as. That is, in the silicon substrate 1 of the MOS transistor used as the protection element, a current path other than a channel through which current can flow from the drain 5 to the source 3 is formed by the parasitic bipolar transistor. do.
이러한 전류경로는 상기 기생 바이폴라 트랜지스터가 턴 온 되어야 형성되며, 기생 바이폴라 트랜지스터가 턴 온 되기 위해서는 에미터-베이스 접합, 즉 소오스(3)-실리콘 기판(1) 접합이 순방향 바이어스(forward bias)가 되어야 한다. 예를 들어, 기생 바이폴라 트랜지스터의 베이스 전류에 해당되는 기판 전류(Isub)가 빠른 시간 내에 증가하여 상기 기생 바이폴라 트랜지스터의 턴-온시간이 빨라지면 ESD 보호회로의 효율이 향상된다.The current path is formed when the parasitic bipolar transistor is turned on, and in order for the parasitic bipolar transistor to be turned on, the emitter-base junction, that is, the source (3) -silicon substrate (1) junction, must be forward biased. do. For example, when the substrate current Isub corresponding to the base current of the parasitic bipolar transistor increases quickly and the turn-on time of the parasitic bipolar transistor is increased, the efficiency of the ESD protection circuit is improved.
최근, 도 1에 도시된 보호 트랜지스터의 게이트(7) 전위를 소오스 전위로 고정시키지 않고 외부 패드 전압의 일부가 게이트 전압에 더해지도록하여 기판 전류를 증가시킴으로써 ESD 보호회로의 효율을 증가시키는 방법이 제안되었다. 이를 도 2를 참조하여 설명한다.Recently, a method of increasing the efficiency of an ESD protection circuit by increasing the substrate current by adding a portion of the external pad voltage to the gate voltage without fixing the gate 7 potential of the protection transistor shown in FIG. 1 to the source potential has been proposed. It became. This will be described with reference to FIG. 2.
도 2는 커플링 커패시터를 보호소자의 게이트와 드레인 사이에 채용하여 ESD 효율 향상을 도모한 종래 ESD 보호회로의 개략도이다.2 is a schematic diagram of a conventional ESD protection circuit employing a coupling capacitor between the gate and the drain of the protection device to improve the ESD efficiency.
종래 ESD 보호회로는, 도 2에 도시된 바와 같이, 보호 트랜지스터(13)의 드레인과 전기적으로 연결된 패드(11)와, 보호 트랜지스터(13)의 게이트 사이에 커플링 커패시터(15)를 삽입하고, ESD 가 발생되면 이를 이용하여 게이트 전압을 상승시킨다.In the conventional ESD protection circuit, as shown in FIG. 2, the coupling capacitor 15 is inserted between the pad 11 electrically connected to the drain of the protection transistor 13 and the gate of the protection transistor 13. When an ESD occurs, it is used to raise the gate voltage.
그러나, 상기와 같은 종래 보호 회로의 경우, 첫째, 패드에 인가되는 전압의 증감분에 대해 일정한 비율로 게이트에 전압이 인가되기 때문에, 정상동작영역에서 보호 트랜지스터(13)를 통해 원하지 않는 누설전류가 발생될 수 있다. 둘째, ESD 효율을 높일 수 있는 최적의 조건으로 알려진 비율, 즉 '게이트 전압 증감분/패드 전압 증감분 ≒0.5' 을 맞추기 위해서는 보호 트랜지스터의 게이트 커패시턴스와 동일한 커패시턴스를 갖는 커패시터를 커플링 커패시터(15)로 삽입하여야 하므로, 입력 패드(11)에서 바라본 총 커패시턴스가 증가될 수 있다.However, in the conventional protection circuit as described above, first, since the voltage is applied to the gate at a constant rate with respect to the increase and decrease of the voltage applied to the pad, unwanted leakage current is generated through the protection transistor 13 in the normal operation region. Can be. Second, in order to meet the ratio known as the optimum condition for increasing the ESD efficiency, that is, the gate voltage increment / pad voltage increment ≒ 0.5, a capacitor having the same capacitance as the gate capacitance of the protection transistor is inserted into the coupling capacitor 15. As a result, the total capacitance seen from the input pad 11 can be increased.
본 발명이 이루고자 하는 기술적 과제는, 정상 동작시 누설전류 발생을 억제하면서도 ESD가 발생되면 게이트 전압을 상승시켜 ESD 보호 회로의 효율을 향상시킬 수 있는 ESD 보호회로를 제공하는 것이다.An object of the present invention is to provide an ESD protection circuit capable of improving the efficiency of an ESD protection circuit by raising a gate voltage when ESD is generated while suppressing leakage current during normal operation.
도 1은 일반적인 ESD 보호회로에 사용되는 보호 트랜지스터의 일 예를 도시한 단면도이다.1 is a cross-sectional view illustrating an example of a protection transistor used in a general ESD protection circuit.
도 2는 커플링 커패시터를 보호소자의 게이트와 드레인 사이에 채용하여 ESD 효율 향상을 도모한 종래 ESD 보호회로의 개략도이다.2 is a schematic diagram of a conventional ESD protection circuit employing a coupling capacitor between the gate and the drain of the protection device to improve the ESD efficiency.
도 3은 본 발명의 일 실시예에 따른 ESD 보호회로도이다.3 is an ESD protection circuit diagram according to an embodiment of the present invention.
도 4a 및 도 4b는 도 2에 도시된 종래의 ESD 보호회로에 ESD 전압이 인가된 경우와 정상 전압이 인가된 경우, 패드 전압과 주 방전용 MOS 트랜지스터의 게이트 전압을 시뮬레이션한 결과를 비교하여 도시한 그래프들이다.4A and 4B illustrate the pad voltage and the gate voltage of the main discharge MOS transistor when the ESD voltage is applied to the conventional ESD protection circuit shown in FIG. 2 and when the normal voltage is applied. One graph.
도 5a 및 도 5b는 도 3에 도시된 본 발명의 ESD 보호회로에 ESD 전압이 인가된 경우와 정상 전압이 인가된 경우, 패드 전압과 주 방전용 MOS 트랜지스터의 게이트 전압을 시뮬레이션한 결과를 비교하여 도시한 그래프들이다.5A and 5B compare the results of simulating the pad voltage and the gate voltage of the main discharge MOS transistor when the ESD voltage is applied to the ESD protection circuit of FIG. 3 and when the normal voltage is applied. The graphs shown.
상기 과제를 달성하기 위한 본 발명에 따른 ESD 보호회로는, 외부로부터 신호가 인가되는 패드와 그 드레인/소오스가 연결되고, 그 소오스/드레인은 접지되며, 그 게이트는 저항을 통해 접지된 주 방전용 MOS 트랜지스터와, 상기 패드와 상기 주 방전용 MOS 트랜지스터의 게이트 사이에 삽입되고, 직렬로 연결된 i(i는 2 이상의 정수)개의 능동 소자들(active devices)로 구성된 게이트 바이어스 회로를 구비한다.The ESD protection circuit according to the present invention for achieving the above object is connected to a pad to which a signal is applied from the outside and its drain / source, the source / drain is grounded, the gate is for the main discharge grounded through a resistor And a gate bias circuit composed of i (i is an integer of 2 or more) active devices inserted between the pad and the gate of the main discharge MOS transistor and connected in series.
상기 능동 소자들의 개수는, ESD 전압이 인가되지 않는 정상 동작시 상기 주 방전용 MOS 트랜지스터를 턴-오프 시킬 수 있도록, 상기 게이트 바이어스 회로의 양단간의 전압이 상기 패드에 인가된 전압보다 크거나 같게 되도록 조절한다. i 개의 상기 능동소자들은 또한, 전기적으로 동일한 특성을 갖는 것이 바람직하다.The number of the active elements is such that the voltage between both ends of the gate bias circuit is greater than or equal to the voltage applied to the pad so that the main discharge MOS transistor can be turned off during normal operation without an ESD voltage applied. Adjust It is preferred that the i active elements also have electrically identical characteristics.
상기 주 방전용 MOS 트랜지스터는 N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터로 구성될 수 있으며, 상기 능동 소자들 각각은 그 게이트와 드레인이 전기적으로 연결된 N-채널 MOS 트랜지스터나, P-채널 MOS 트랜지스터, P-N 다이오드 또는 이들이 결합되어 구성될 수 있다.The main discharge MOS transistor may be composed of an N-channel MOS transistor and a P-channel MOS transistor, and each of the active elements may be an N-channel MOS transistor or a P-channel MOS transistor electrically connected to a gate and a drain thereof. , PN diode or a combination thereof may be configured.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3은 본 발명의 일 실시예에 따른 ESD 보호회로도이다.3 is an ESD protection circuit diagram according to an embodiment of the present invention.
본 발명에 따른 ESD 보호회로는, 도 3에 도시된 바와 같이, 외부로부터 신호가 인가되는 패드(50)와 그 드레인/소오스가 연결되고, 그 소오스/드레인은 접지된 주 방전용 MOS 트랜지스터(60)와, 상기 패드(50)와 상기 주 방전용 MOS 트랜지스터(60)의 게이트 사이에 삽입된 게이트 바이어스 회로(70)를 구비한다.In the ESD protection circuit according to the present invention, as shown in FIG. 3, the pad 50 to which a signal is applied from the outside and its drain / source are connected, and the source / drain is grounded. And a gate bias circuit 70 inserted between the pad 50 and the gate of the main discharge MOS transistor 60.
본 발명의 바람직한 실시예에 따른 상기 게이트 바이어스 회로(70)는, 직렬로 연결된 i 개(i는 2 이상의 정수)의 능동 소자들(active devices)로 구성되며, 상기 주 방전용 MOS 트랜지스터(60)의 게이트는 저항(R)을 통해 접지된다.The gate bias circuit 70 according to a preferred embodiment of the present invention is composed of i active devices (i is an integer of 2 or more) connected in series, and the MOS transistor 60 for main discharge. The gate of is grounded through a resistor (R).
상기 능동 소자들로는 N-채널 MOS 트랜지스터나, P-채널 트랜지스터, P-N 다이오드 또는 이들의 조합이 사용될 수 있으며, 본 실시예에서는 N-채널 MOS 트랜지스터의 경우를 예로 들었다.As the active devices, an N-channel MOS transistor, a P-channel transistor, a P-N diode, or a combination thereof may be used. In this embodiment, an N-channel MOS transistor is used as an example.
게이트 바이어스 회로(70)를 구성하는 상기 능동 소자들(N1∼Ni)의 각 게이트와 드레인은 이웃한 능동소자의 소오스와 연결되는데, 도 2에 도시된 바와 같이 i 개의 능동소자들로 구성된 경우를 예로 들면, 첫 번째 능동소자(N1)의 게이트와 드레인은 패드와 연결되고, 그 소오스는 두 번째 능동소자(N2)의 게이트 및 드레인과 연결된다. 마찬가지로, i 번째 능동소자(Ni)의 게이트와 드레인은 (i-1)번째 능동소자의 소오스와 연결되고, 그 소오스는 주 방전용 MOS 트랜지스터(60)의 게이트와 연결된다.Each gate and drain of the active elements N1 to Ni constituting the gate bias circuit 70 is connected to a source of a neighboring active element, as shown in FIG. 2. For example, the gate and the drain of the first active element N1 are connected to the pad, and the source thereof is connected to the gate and the drain of the second active element N2. Similarly, the gate and the drain of the i-th active element Ni are connected to the source of the (i-1) th active element, and the source is connected to the gate of the main discharge MOS transistor 60.
상기와 같은 구성을 갖는 ESD 보호회로는 외부로부터 ESD 전압이 인가되지 않는 정상동작시에는 동작하지 않고, ESD 전압이 인가되는 경우에만 전류를 우회시키는 경로로서 작용하도록 구성되는 것이 바람직하다. 즉, 상기 주 방전용 MOS 트랜지스터는 정상동작시에는 턴-오프되고, ESD 전압이 인가되는 경우에 있어서만 턴-온되어, 정상동작시 필요치 않은 누설전류가 발생되지 않도록 하는 것이 바람직하다.The ESD protection circuit having the above-described configuration is preferably configured to operate as a path for bypassing current only when the ESD voltage is applied without operating during normal operation in which the ESD voltage is not applied from the outside. That is, it is preferable that the main discharge MOS transistor is turned off in the normal operation and turned on only when the ESD voltage is applied, so that unnecessary leakage current is not generated in the normal operation.
이를 위해 본 발명의 ESD 보호회로는, 정상동작시 패드(50)에 인가되는 전압(Vpad)보다 상기 게이트 바이어스 회로(70) 양단간의 전압(VTH)이 크거나 같게 되도록 상기 능동소자의 개수를 결정함으로써, 정상동작시 상기 주 방전용 MOS 트랜지스터(60)가 턴-오프 되도록 제어한다.To this end, the ESD protection circuit of the present invention may increase the number of the active devices such that the voltage V TH between the gate bias circuit 70 is greater than or equal to the voltage Vpad applied to the pad 50 during normal operation. By the determination, the main discharge MOS transistor 60 is controlled to be turned off in normal operation.
상기 게이트 바이어스 회로(70)의 양단간 전압은, 상기 패드(50)에 전압이 인가되어 시스템이 동작하는 경우 상기 능동소자들을 구성하는 N-채널 MOS 트랜지스터들의 문턱전압의 합(VTH)으로 표현될 수 있다. 즉, 첫 번째 능동소자(N1)의 문턱전압을 Vth1, 두 번째 능동소자(N2)의 문턱전압을 Vth2, …, i 번째 능동소자(Ni)의 문턱전압을 Vthi라 하고, 상기 패드(50)로부터 일정한 동작전압이 인가되는 경우, 입력 패드(50)와 주 방전용 MOS 트랜지스터(60)의 게이트 사이에는 Vth1+Vth2+ … +Vthi 의 전압 강하가 발생된다.The voltage between both ends of the gate bias circuit 70 may be expressed as the sum (V TH ) of the threshold voltages of the N-channel MOS transistors constituting the active elements when a voltage is applied to the pad 50 to operate the system. Can be. That is, the threshold voltage of the first active element N1 is Vth1, the threshold voltage of the second active element N2 is Vth2,... When the threshold voltage of the i-th active element Ni is referred to as Vthi, and a constant operating voltage is applied from the pad 50, Vth1 + is applied between the input pad 50 and the gate of the main discharge MOS transistor 60. Vth2 +... A voltage drop of + Vthi occurs.
따라서, 주 방전용 MOS 트랜지스터(60)의 게이트 전압 즉, 저항(R) 양단의 전압(VR)은 패드에 인가되는 전압(Vpad) - 문턱전압의 합(VTH)으로 나타날 수 있다(VR= Vpad - VTH). 예를 들어, i 개의 상기 N-채널 MOS 트랜지스터들의 문턱전압을 포함한 전기적특성이 동일한 경우, 상기 문턱전압의 합(VTH)은 i×Vth1(=Vth2=…=Vthi)에 해당된다.Accordingly, the gate voltage of the main discharge MOS transistor 60, that is, the voltage V R across the resistor R may be represented by the voltage Vpad applied to the pad-the sum of the threshold voltage V TH (V TH ). R = Vpad-V TH ). For example, when the electrical characteristics including threshold voltages of i-N-channel MOS transistors are the same, the sum of the threshold voltages V TH corresponds to i × Vth1 (= Vth2 =… = Vthi).
즉, N-채널 MOS 트랜지스터의 개수에 따라 게이트 바이어스 회로(70)의 양단간 전압이 결정된다. 이와 같이, N-채널 MOS 트랜지스터의 개수를 조절하여, 상기 문턱전압의 합(VTH)이 상기 패드에 인가되는 전압(Vpad) 보다 크거나 같게 되도록 유지함으로써, 정상동작시, N-채널 MOS 트랜지스터로 구성된 주 방전용 MOS 트랜지스터(60)는 턴-오프되고, 결과적으로 상기 ESD 보호회로는 동작하지 않는다.That is, the voltage between both ends of the gate bias circuit 70 is determined according to the number of N-channel MOS transistors. As such, by controlling the number of N-channel MOS transistors, the sum of the threshold voltages V TH is maintained to be greater than or equal to the voltage Vpad applied to the pad, so that the N-channel MOS transistors are operated in normal operation. The main discharge MOS transistor 60 is turned off, and as a result, the ESD protection circuit does not operate.
한편, 상기 패드(50)에 과도한 ESD 전압이 인가되는 경우, 상기 게이트 바이어스 회로(70)를 구성하는 능동소자들(N1∼Ni) 모두가 턴-온 되므로 게이트 바이어스 회로(70) 양단간의 전압은 상기와 마찬가지로 문턱전압의 합(VTH)으로 고정된다. 따라서, 상기 주 방전용 MOS 트랜지스터(60)의 게이트 전압(VR)은 언급된 바와 마찬가지로, VR= Vpad - VTH로 표현될 수 있다.On the other hand, when an excessive ESD voltage is applied to the pad 50, all of the active elements N1 to Ni constituting the gate bias circuit 70 are turned on, so that the voltage across the gate bias circuit 70 is reduced. As above, the sum of the threshold voltages V TH is fixed. Therefore, the gate voltage V R of the main discharge MOS transistor 60 may be expressed as V R = Vpad − V TH as mentioned.
결국, 패드(50)에 ESD 전압이 인가되면 본 발명의 ESD 보호회로에서는 상기 패드(50)와, 게이트 바이어스 회로(70) 및 저항(R)을 통해 흐르는 전류가 증가되고, 주 방전용 MOS 트랜지스터(60)의 게이트 전압(VR)은 패드(50)에 인가되는 전압(Vpad)의 증가분만큼 증가하게 된다.As a result, when an ESD voltage is applied to the pad 50, the current flowing through the pad 50, the gate bias circuit 70, and the resistor R increases in the ESD protection circuit of the present invention, and the main discharge MOS transistor is used. The gate voltage V R of 60 is increased by an increase of the voltage Vpad applied to the pad 50.
도 4a, 도 4b, 도 5a 및 도 5b는 종래와 본 발명에 따른 ESD 보호회로의 특성을, ESD 특성 평가 툴(tool)의 하나로 알려진 CDM(Charged Device Model)을 이용하여 시뮬레이션한 결과를 도시한 그래프들이다.4A, 4B, 5A, and 5B illustrate simulation results of the ESD protection circuit according to the related art and the present invention using a charged device model (CDM) known as one of ESD characteristic evaluation tools. Graphs.
도 4a 및 도 4b는 도 2에 도시된 종래의 ESD 보호회로에 ESD 전압이 인가된 경우와 정상 동작전압이 인가된 경우, 패드(11) 전압과 주 방전용 MOS 트랜지스터(13)의 게이트 전압을 시뮬레이션한 결과를 비교하여 도시하였다. 상기 시뮬레이션에서는, 400MHz로 동작하는 2.5V 스윙 전압을 패드(11)의 입력으로, 커플링 커패시터(15)는 0.3pF으로, 저항(17)은 500Ω으로, 보호 트랜지스터(13)의 사이즈는 200/0.52(Width/Length)로 설정하였다.4A and 4B illustrate the pad 11 voltage and the gate voltage of the main discharge MOS transistor 13 when the ESD voltage is applied to the conventional ESD protection circuit shown in FIG. 2 and when the normal operating voltage is applied. The simulation results are compared and shown. In the simulation, a 2.5 V swing voltage operating at 400 MHz is input to the pad 11, the coupling capacitor 15 is 0.3 pF, the resistor 17 is 500 Ω, and the size of the protection transistor 13 is 200 /. 0.52 (Width / Length) was set.
도 4a를 참조하면, (a) 파형은 ESD 전압이 발생되었을 때 패드(11)에 인가되는 전압을, (b) 파형은 ESD 전압이 발생되었을 때 주 방전용 MOS 트랜지스터(13)의 게이트에 커플링되어 인가되는 전압을 각각 보여준다. 도시된 바와 같이, 약 9V의 피크치를 갖는 ESD 전압(a)에 대해 게이트 전압(b)은 약 2V까지 상승됨을 볼 수 있다.Referring to FIG. 4A, the waveform (a) is a voltage applied to the pad 11 when the ESD voltage is generated, and (b) the waveform is coupled to the gate of the main discharge MOS transistor 13 when the ESD voltage is generated. It shows the voltage applied to each ring. As shown, it can be seen that the gate voltage b rises to about 2V for an ESD voltage a having a peak value of about 9V.
도 4b를 참조하면, (c) 파형은 정상동작시 패드(11)에 인가되는 동작전압을, (d) 파형은 정상동작시 보호 트랜지스터(13)의 게이트에 커플링되어 인가되는 전압을 각각 보여준다. 도시된 바와 같이, 약 2.5V의 피크치를 갖는 동작전압(c)에 대해 게이트 전압(d)은 약 0.8V까지 상승됨을 볼 수 있다.Referring to FIG. 4B, the waveform (c) shows an operating voltage applied to the pad 11 in normal operation, and the waveform (d) shows a voltage coupled and applied to the gate of the protection transistor 13 in normal operation. . As shown, it can be seen that the gate voltage d rises to about 0.8V for an operating voltage c having a peak value of about 2.5V.
종래의 경우 도 4b에서 보여진 바와 같이, 정상동작시 0.8V 정도의 전압이 N-채널 주 방전용 MOS 트랜지스터(13)의 게이트에 인가되므로, 이로 인한 누설전류가 발생될 수 있다. 이러한 누설전류를 방지하기 위해 커플링 커패시터(15)의 커패시턴스 값을 줄이거나 저항(17)을 줄이게 되면, 보호 트랜지스터(13)의 게이트 전압이 낮아져 정상동작시 발생되는 누설전류를 감소시킬 수 있다. 그러나, ESD 전압이 인가된 상황하에서, ESD 전압에 의해 커플링되는 게이트 전압 또한 낮아지게 되므로 ESD 보호효율이 감소하게 된다.In the conventional case, as shown in FIG. 4B, a voltage of about 0.8 V is applied to the gate of the N-channel main discharge MOS transistor 13 in a normal operation, and thus a leakage current may be generated. When the capacitance value of the coupling capacitor 15 is reduced or the resistance 17 is reduced to prevent the leakage current, the gate voltage of the protection transistor 13 is lowered to reduce the leakage current generated during normal operation. However, under the condition that the ESD voltage is applied, the gate voltage coupled by the ESD voltage is also lowered, thereby reducing the ESD protection efficiency.
도 5a 및 도 5b는 도 3에 도시된 본 발명의 ESD 보호회로에, ESD 전압이 인가된 경우와 정상 동작전압이 인가된 경우, 패드(50) 전압과 주 방전용 MOS 트랜지스터(60)의 게이트 전압을 시뮬레이션한 결과를 비교하여 도시하였다. 상기 시뮬레이션에서는, 종래의 경우와 마찬가지로 400MHz로 동작하는 2.5V 스윙 전압을 패드(50)의 입력으로 설정하고, 게이트 바이어스 회로(70)는 직렬로 연결된 3개의 N-채널 MOS 트랜지스터로 구성하였으며, 저항(R)은 500Ω으로, 주 방전용 MOS 트랜지스터(60)의 사이즈는 200/0.52(Width/Length)로, 상기 게이트 바이어스 회로(70)를 구성하는 N-채널 MOS 트랜지스터의 사이즈는 100/0.52 (Width/Length) 으로 설정하였다.5A and 5B illustrate the pad 50 voltage and the gate of the main discharge MOS transistor 60 when the ESD voltage is applied and the normal operating voltage is applied to the ESD protection circuit of the present invention shown in FIG. The voltage simulation results are compared and shown. In the simulation, a 2.5V swing voltage operating at 400 MHz as the input of the pad 50 is set as in the conventional case, and the gate bias circuit 70 is composed of three N-channel MOS transistors connected in series. (R) is 500 ?, the size of the main discharge MOS transistor 60 is 200 / 0.52 (Width / Length), and the size of the N-channel MOS transistor constituting the gate bias circuit 70 is 100 / 0.52 ( Width / Length).
도 5a를 참조하면, (e) 파형은 ESD 전압이 발생되었을 때 패드(50)에 인가되는 전압을, (f) 파형은 ESD 전압이 발생되었을 때 주 방전용 MOS 트랜지스터(60)의 게이트에 상기 게이트 바이어스 회로(70)에 의해 커플링되어 인가되는 전압을 각각 보여준다. 도시된 바와 같이, 약 9V의 피크치를 갖는 ESD 전압(e)에 대해 게이트 전압(f)은 약 3V까지 상승됨을 볼 수 있다.Referring to FIG. 5A, the waveform (e) corresponds to the voltage applied to the pad 50 when the ESD voltage is generated, and the waveform (f) corresponds to the gate of the main discharge MOS transistor 60 when the ESD voltage is generated. Each voltage coupled and applied by the gate bias circuit 70 is shown. As shown, it can be seen that the gate voltage f rises to about 3V for an ESD voltage e having a peak value of about 9V.
도 5b를 참조하면, (g) 파형은 정상동작시 패드(50)에 인가되는 동작전압을, (h) 파형은 정상동작시 주 방전용 MOS 트랜지스터(60)의 게이트에 인가되는 전압을 각각 보여준다. 도시된 바와 같이, 약 2.5V의 피크치를 갖는 동작전압(g)에 대해 게이트 전압(h)은 약 0.1V 이내로 억제됨을 볼 수 있다.Referring to FIG. 5B, the waveform (g) shows the operating voltage applied to the pad 50 in the normal operation, and the waveform (h) shows the voltage applied to the gate of the main discharge MOS transistor 60 in the normal operation. . As shown, it can be seen that for the operating voltage g having a peak value of about 2.5V, the gate voltage h is suppressed to within about 0.1V.
따라서, 종래의 경우와 달리 본 발명의 경우에는, 외부로부터 ESD 전압이 인가되지 않는 정상동작시 0.1V 정도의 전압이 N-채널 주 방전용 MOS 트랜지스터(60)의 게이트에 인가되므로, 주 방전용 MOS 트랜지스터(60)가 턴-오프되어 누설전류 가 방지된다.Therefore, unlike the conventional case, in the case of the present invention, since a voltage of about 0.1 V is applied to the gate of the N-channel main discharge MOS transistor 60 in the normal operation in which the ESD voltage is not applied from the outside, The MOS transistor 60 is turned off to prevent leakage current.
언급된 시뮬레이션에서 사용된 CDM(Charged Device Model) 보다 타이밍이 느린 것으로 알려진 MM(Machine Model)이나 HBM(Human Body Model)을 사용하더라도, 종래의 경우에는 커플링 커패시터에 의해 상승된 게이트 전압이 저항(17)을 통해 방전되어 ESD 보호효율이 감소될 수 있으나, 본 발명의 경우에는 게이트 바이어스 회로(70)와 저항(R)의 전압 분배에 의해 게이트 전압이 결정되므로 타이밍이 느린 ESD 테스트 모드에서도 ESD 보호효율이 감소되지 않는다.Even in the case of using a machine model (MM) or a human body model (HBM), which is known to be slower than the charged device model (CDM) used in the simulations mentioned, in the conventional case, the gate voltage raised by the coupling capacitor is increased by the resistance ( 17, the ESD protection efficiency can be reduced, but in the present invention, since the gate voltage is determined by the voltage distribution between the gate bias circuit 70 and the resistor R, the ESD protection is performed even in a slow timing ESD test mode. The efficiency is not reduced.
또한, 시뮬레이션 결과 입력 패드에서 바라본 종래의 ESD 보호회로의 총 커패시턴스가 0.72pF으로 나타났음에 비해, 본 발명의 ESD 보호회로는 0.58pF으로 나타났다. 따라서, 정상동작시 본 발명의 ESD 보호회로에 의한 시간지연(time delay)이 적게 된다.In addition, the simulation result shows that the total capacitance of the conventional ESD protection circuit viewed from the input pad is 0.72pF, whereas the ESD protection circuit of the present invention is 0.58pF. Therefore, time delay by the ESD protection circuit of the present invention in the normal operation is reduced.
상기 실시예에서, 주 방전용 MOS 트랜지스터(60)로 N-채널 MOS 트랜지스터가 사용되었으며, 게이트 바이어스 회로(70) 역시 N-채널 MOS 트랜지스터로 구현되었다. 그러나, 상기 주 방전용 MOS 트랜지스터(60)는 N-채널 MOS 트랜지스터 대신에, P-채널 MOS 트랜지스터나, P-채널 접합 트랜지스터(JFET), 또는 N-채널 접합 트랜지스터로 구현될 수도 있다. 또한, 상기 게이트 바이어스 회로(70)는 N-채널 MOS 트랜지스터 대신에, P-채널 MOS 트랜지스터나 P-N 다이오드, 또는 이들의 조합으로 구현될 수 있다.In this embodiment, an N-channel MOS transistor is used as the main discharge MOS transistor 60, and the gate bias circuit 70 is also implemented as an N-channel MOS transistor. However, the main discharge MOS transistor 60 may be implemented as a P-channel MOS transistor, a P-channel junction transistor (JFET), or an N-channel junction transistor instead of the N-channel MOS transistor. In addition, the gate bias circuit 70 may be implemented as a P-channel MOS transistor, a P-N diode, or a combination thereof, instead of the N-channel MOS transistor.
예를 들어, 상기 주 방전용 MOS 트랜지스터(60)로 N-채널 MOS 트랜지스터가 사용되고, 상기 게이트 바이어스 회로(70)가 i 개의 P-N 다이오드로 구성될 경우, 첫 번째 P-N 다이오드의 P영역은 상기 패드(50)와 연결되고, N 영역은 이웃한 두 번째 P-N 다이오드의 P영역과 연결된다. 또한, i번째 P-N 다이오드의 P 영역은 (i-1) 번째 P-N 다이오드의 N영역과 연결되며, 그 N 영역은 상기 주 방전용 MOS 트랜지스터(60)의 게이트와 연결된다.For example, when an N-channel MOS transistor is used as the main discharge MOS transistor 60 and the gate bias circuit 70 is composed of i PN diodes, the P region of the first PN diode is defined by the pad ( 50), and the N region is connected to the P region of the neighboring second PN diode. In addition, the P region of the i-th P-N diode is connected to the N region of the (i-1) th P-N diode, and the N region is connected to the gate of the main discharge MOS transistor 60.
또한, 상기 게이트 바이어스 회로(70)가 i 개의 P-채널 MOS 트랜지스터로 구성된 경우, 첫 번째 P-채널 MOS 트랜지스터의 소오스는 상기 패드와 연결되고, 그 게이트와 드레인은 이웃한 두 번째 P-채널 MOS 트랜지스터의 소오스와 연결되며, i번째 P-채널 MOS 트랜지스터의 소오스는 (i-1) 번째 P-채널 MOS 트랜지스터의 게이트 및 드레인과 연결되며, 그 게이트와 드레인은 상기 주 방전용 MOS 트랜지스터(60)의 게이트와 연결된다.Further, when the gate bias circuit 70 is composed of i P-channel MOS transistors, the source of the first P-channel MOS transistor is connected to the pad, and its gate and drain are adjacent to the second P-channel MOS transistor. The source of the i-th P-channel MOS transistor is connected to the gate and the drain of the (i-1) th P-channel MOS transistor, and the gate and the drain thereof are connected to the source of the transistor. Is connected to the gate.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been described in the drawings and specification. Herein, specific terms have been used, but they are used only for the purpose of illustrating the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, the scope of the present invention should be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따르면, 패드와 주 방전용 MOS 트랜지스터의 사이에 직렬로 연결된 능동소자들로 구성된 게이트 바이어스 회로를 삽입하고, 정상동작시 패드에 인가되는 전압보다 상기 게이트 바이어스 회로 양단간의 전압이 크거나 같게 되도록 상기 능동소자의 개수를 결정한다. 따라서, ESD 바이어스가 인가되지 않는 정상동작시 상기 주 방전용 MOS 트랜지스터가 턴-오프 되어 누설전류가 발생되지 않는다. 또한, ESD 전압이 인가된 상황에서는 주 방전용 MOS 트랜지스터의 게이트 전압이 패드에 인가되는 전압의 증가분만큼 증가하게 되므로, 기판 전류가 증가되어 ESD 보호 효율이 향상된다.As described above, according to the present invention, a gate bias circuit composed of active elements connected in series between a pad and a main discharge MOS transistor is inserted, and a voltage between both ends of the gate bias circuit is higher than the voltage applied to the pad in normal operation. The number of the active elements is determined so that is equal to or greater than. Therefore, in the normal operation in which the ESD bias is not applied, the main discharge MOS transistor is turned off so that no leakage current is generated. In addition, when the ESD voltage is applied, the gate voltage of the main discharge MOS transistor is increased by an increase of the voltage applied to the pad, so that the substrate current is increased to improve the ESD protection efficiency.
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