JPH06112788A - Input/output protecting circuit - Google Patents
Input/output protecting circuitInfo
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- JPH06112788A JPH06112788A JP4258574A JP25857492A JPH06112788A JP H06112788 A JPH06112788 A JP H06112788A JP 4258574 A JP4258574 A JP 4258574A JP 25857492 A JP25857492 A JP 25857492A JP H06112788 A JPH06112788 A JP H06112788A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に用い
られる入出力保護回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output protection circuit used in a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来の入出力保護回路は、図３に示すよ
うに、過大サージ電圧を緩和するソースが接地端子ＶSS
に接続されゲートおよびドレインが入力端子Ａに接続さ
れたアルミゲートトランジスタ１と、一方が入力端子Ａ
に接続され他方が接点Ｂに接続された電流制限用の抵抗
２と、ソースが接点Ｂに接続されゲートが接地電位
ＶSS、に接続されドレインが電源端子ＶCCに接続された
ＢＶDSトランジスタ３と、ドレインが接点Ｂに接続され
ゲートおよびソースが接地端子ＶSSに接続されたＢＶDS
トランジスタ４とを有している。2. Description of the Related Art In a conventional input / output protection circuit, as shown in FIG. 3, the source for alleviating an excessive surge voltage is a ground terminal V SS.
And an aluminum gate transistor 1 whose gate and drain are connected to the input terminal A, and one of which is the input terminal A
A resistor 2 for current limit connected the other is connected to the contact point B in, BV DS transistor 3 having a source gate connected to the contact B is connected to the drain is connected the ground potential V SS, to the power supply terminal V CC And BV DS whose drain is connected to the contact B and whose gate and source are connected to the ground terminal V SS
And a transistor 4.
【０００３】次に従来の入出力保護回路の動作について
図３を参照して説明する。入力端子Ａに過大サージ電圧
が入力されると、アルミゲートトランジスタ１により電
荷が逃がされる。アルミゲートトランジスタ１は、通常
ＢＶDSトランジスタ３および４より電圧耐量が大きい
が、電流能力は小さい。逆に、ＢＶDSトランジスタ３お
よび４は電流能力は大きいが、電圧耐量が小さい。その
ため、ＢＶDSトランジスタ３および４に入力端子Ａから
入力された過大サージ電圧が達する前に、抵抗２による
時定数にてピーク電圧を緩和し、ＢＶDSトランジスタ３
および４から電荷を逃がす。このようにして、入力端子
Ａから入力された過大サージ電圧は、内部回路を破壊し
ない電圧に緩和される。Next, the operation of the conventional input / output protection circuit will be described with reference to FIG. When an excessive surge voltage is input to the input terminal A, the aluminum gate transistor 1 releases the charges. The aluminum gate transistor 1 usually has a higher withstand voltage than the BV DS transistors 3 and 4, but has a smaller current capacity. On the contrary, the BV DS transistors 3 and 4 have a large current capability but a small voltage withstand capability. Therefore, before the excessive surge voltage input from the input terminal A reaches the BV DS transistors 3 and 4, the peak voltage is relaxed by the time constant of the resistor 2 and the BV DS transistor 3
Let charge escape from 4 and 4. In this way, the excessive surge voltage input from the input terminal A is relaxed to a voltage that does not destroy the internal circuit.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、この従
来の入出力保護回路では、図４に示すように、半導体集
積回路のもつ電源端子ＶCCと接地端子ＶSSとの間の容量
値に依存があり、容量値が小さい場合は極端に入出力保
護回路の能力が低下するという問題があった。However, in this conventional input / output protection circuit, as shown in FIG. 4, it depends on the capacitance value between the power supply terminal V CC and the ground terminal V SS of the semiconductor integrated circuit. However, there is a problem that the capacity of the input / output protection circuit is extremely reduced when the capacitance value is small.
【０００５】この問題は、電源端子ＶCCと接地端子ＶSS
との間のインピーダンスにより入出力保護回路の能力に
依存が出ることによる。又、レイアウトにより電源端子
ＶCCと接地端子ＶSSとの間に大規模な容量を設けること
は、チップサイズの増大につながり実現不可能であると
いう問題があった。This problem is caused by the power supply terminal V CC and the ground terminal V SS.
This is because the impedance between the input and output depends on the capacity of the input / output protection circuit. In addition, there is a problem in that it is impossible to provide a large-scale capacitance between the power supply terminal V CC and the ground terminal V SS due to the layout because the chip size increases.
【０００６】そこで、本発明の技術的課題は、過大なサ
ージ電圧の入力に対して、電源端子ＶCCと接地端子ＶSS
との間のインピーダンスを減少させる入出力保護回路を
提供することである。Therefore, the technical problem of the present invention is that the power supply terminal V CC and the ground terminal V SS are applied to the input of an excessive surge voltage.
It is to provide an input / output protection circuit that reduces the impedance between the input and output.
【０００７】[0007]
【課題を解決するための手段】本発明によれば、入出力
端子に入力される過大サージ電圧に応じて電源端子ＶCC
と接地端子ＶSSとの間のインピーダンスを減少させる素
子を備えることを特徴とした半導体集積回路が得られ
る。According to the present invention, the power supply terminal V CC is responsive to the excessive surge voltage input to the input / output terminal.
A semiconductor integrated circuit including an element that reduces the impedance between the ground terminal V SS and the ground terminal V SS can be obtained.
【０００８】即ち、本発明は、入出力端子に過大サージ
電圧が入力された場合に電源端子ＶCCと接地端子ＶSS間
のインピーダンスを減少させる素子を備えている。That is, the present invention includes an element that reduces the impedance between the power supply terminal V CC and the ground terminal V SS when an excessive surge voltage is input to the input / output terminal.
【０００９】[0009]
【実施例】次に、本発明の実施例について、図面を参照
して説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１０】図１は、本発明の第１の実施例の等価回路
図である。入力端子Ａに正の過大サージ電圧が入力され
ると、ゲート、ドレインが入力端子Ａに接続されソース
が接地端子に接続されたアルミゲートトランジスタ１に
より、電荷が逃がされ、次いで一方が入力端子Ａに接続
され他方が接点Ｂに接続された抵抗２による時定数にて
ピーク電圧が緩和され、次いでソースが接点Ｂに接続さ
れゲートが接地端子ＶSSに接続されドレインが電源端子
ＶCCに接続されたＢＶDSトランジスタ３及びドレインが
接点Ｂに接続されゲート・ソースが接地端子に接続され
たＢＶDSトランジスタ４により、電荷が逃がされる。入
力端子Ａに正の過大サージ電圧が入力されるとゲートが
入力端子Ａに接続されソースが接地端子に接続されドレ
インが電源端子に接続されたＮchのアルミゲートトラン
ジスタ５がターンオンすることにより、電源端子ＶCCと
接地端子ＶSSとの間のインピーダンスが減少する。この
ときに必要なＮchアルミゲートトランジスタのインピー
ダンスＲN は、所望の電源端子ＶCCと接地端子ＶSSとの
間の容量値Ｃ1 および、実際の半導体集積回路のもつ容
量値Ｃ2 および入力サージ電圧の波形から得られる周波
数ｆからＲN ＝１／Ｊ２πｆ（Ｃ1 −Ｃ2 ）として求め
ることができる。FIG. 1 is an equivalent circuit diagram of the first embodiment of the present invention. When a positive excessive surge voltage is input to the input terminal A, the electric charge is released by the aluminum gate transistor 1 whose gate and drain are connected to the input terminal A and whose source is connected to the ground terminal, and then one of them is input terminal. The peak voltage is relaxed by the time constant of the resistor 2 connected to A and the other to the contact B, then the source is connected to the contact B, the gate is connected to the ground terminal V SS , and the drain is connected to the power supply terminal V CC . been BV DS transistor 3 and the gate-source drain is connected to the contact B is the BV DS transistors 4 connected to the ground terminal, the charge is released. When a positive excessive surge voltage is input to the input terminal A, the N- ch aluminum gate transistor 5 having the gate connected to the input terminal A, the source connected to the ground terminal, and the drain connected to the power supply terminal is turned on. The impedance between the power supply terminal V CC and the ground terminal V SS is reduced. Impedance R N of N ch aluminum gate transistors required for this case, a desired power source capacity value between the terminal V CC and the ground terminal V SS C 1 and the capacitance value C 2 and the input with the actual semiconductor integrated circuit From the frequency f obtained from the waveform of the surge voltage, R N = 1 / J2πf (C 1 -C 2 ) can be obtained.
【００１１】ここで、アルミゲートトランジスタ５のス
レッショルド電圧ＶT2は、通常１０Ｖ以上であり、半導
体集積回路の通常動作時にはターンオンすることなく、
消費電流の増加することはない。Here, the threshold voltage V T2 of the aluminum gate transistor 5 is usually 10 V or higher, and does not turn on during normal operation of the semiconductor integrated circuit.
The current consumption does not increase.
【００１２】図２は本発明の第２の実施例を示す卯等価
回路図である。入力端子Ａに負の過大サージ電圧が入力
された場合、ゲート及びドレインが入力端子Ａに接続さ
れソースが接地端子に接続されたアルミゲートトランジ
スタ１の寄性ダイオードＣにより、電荷が逃がされ、次
いで、一方が入力端子Ａに接続され他方が接点Ｂに接続
された抵抗２による時定数にてピーク電圧が緩和され、
次いで、ソースが接点Ｂに接続されゲートが接地端子Ｖ
SSに接続されドレインが電源端子ＶCCに接続されたＢＶ
DSトランジスタ３及びドレインが接点Ｂに接続されゲー
ト及びソースが接地端子ＶSSに接続されたＢＶDSトラン
ジスタ４により、電荷が逃がされる。FIG. 2 is a schematic equivalent circuit diagram showing a second embodiment of the present invention. When a negative excessive surge voltage is input to the input terminal A, the charge is released by the bias diode C of the aluminum gate transistor 1 whose gate and drain are connected to the input terminal A and whose source is connected to the ground terminal. Next, the peak voltage is relaxed by the time constant of the resistor 2 of which one is connected to the input terminal A and the other is connected to the contact B,
Next, the source is connected to the contact B and the gate is connected to the ground terminal V.
BV connected to SS and drain connected to power supply terminal V CC
Charge is released by the BV DS transistor 4 whose DS transistor 3 and drain are connected to the contact B, and whose gate and source are connected to the ground terminal V SS .
【００１３】一方、入力端子Ａに負の過大サージ電圧が
入力されると、ソースが電源端子ＶCCドレインが接地端
子に接続されゲートが入力端子Ａに接続されたＰchのア
ルミゲートトランジスタ６がターンオンすることによ
り、電源端子ＶCCと接地端子ＶSSとの間のインピーダン
スが減少される。このとき、必要なＰchアルミゲートト
ランジスタ６のインピーダンスＲP は、所望の電源端子
ＶCCと接地端子ＶSS間の容量値Ｃ1 および実際の半導体
集積回路のもつ容量値Ｃ2 および入力サージ電圧の波形
から得られる周波数ｆからＲP ＝１／Ｊ２πｆ（Ｃ1 −
Ｃ2 ）として求めることができる。On the other hand, when a negative excessive surge voltage is input to the input terminal A, a P- ch aluminum gate transistor 6 having a source connected to the power supply terminal V CC, a drain connected to the ground terminal, and a gate connected to the input terminal A is generated. By turning on, the impedance between the power supply terminal V CC and the ground terminal V SS is reduced. At this time, the impedance R P of P ch aluminum gate transistor 6 necessary, the capacitance value C 2 and the input surge voltage having a capacitance value C 1 and the actual semiconductor integrated circuit between the ground terminal V SS and the desired power supply terminal V CC From the frequency f obtained from the waveform of R P = 1 / J2πf (C 1 −
It can be obtained as C 2 ).
【００１４】ここで、アルミゲートトランジスタ６のス
レッショルド電圧ＶT2は通常−１０Ｖ以上であり、半導
体集積回路の通常動作時にはターンオンすることなく、
消費電流の増加することはない。Here, the threshold voltage V T2 of the aluminum gate transistor 6 is usually -10 V or higher, and does not turn on during normal operation of the semiconductor integrated circuit.
The current consumption does not increase.
【００１５】[0015]
【発明の効果】以上説明したように、本発明は、入出力
端子に過大なサージ電圧が入力された場合に、電源端子
ＶCCと接地端子ＶSSとの間のインピーダンスを減少させ
る素子を備えることにより、チップサイズが小さく、電
源端子ＶCCと接地端子ＶSS間の容量が少ない場合でも、
入出力保護回路の能力が減少することがない。As described above, the present invention includes an element that reduces the impedance between the power supply terminal V CC and the ground terminal V SS when an excessive surge voltage is input to the input / output terminal. As a result, even if the chip size is small and the capacitance between the power supply terminal V CC and the ground terminal V SS is small,
The capacity of the input / output protection circuit does not decrease.
【図１】本発明の第１の実施例を示す等価回路図であ
る。FIG. 1 is an equivalent circuit diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例の等価回路図である。FIG. 2 is an equivalent circuit diagram of a second embodiment of the present invention.
【図３】従来の入出力保護回路の等価回路図である。FIG. 3 is an equivalent circuit diagram of a conventional input / output protection circuit.
【図４】従来の入出力保護回路のＶCC−ＶSS間容量と耐
圧の関係を示す図である。FIG. 4 is a diagram showing a relationship between a V CC -V SS capacitance and a withstand voltage of a conventional input / output protection circuit.
１ アルミゲートトランジスタ ２ 抵抗 ３，４，５ Ｎ型ＢＶDSトランジスタ ６ Ｐ型ＢＶDSトランジスタ Ａ 入力端子 Ｂ 入力端子Ａから抵抗２を通った接点 Ｃ アルミゲートトランジスタ１の寄性ダイオード1 Aluminum Gate Transistor 2 Resistor 3,4,5 N-type BV DS Transistor 6 P-type BV DS Transistor A Input terminal B Contact point from input terminal A through resistor 2 C Proportional diode of aluminum gate transistor 1
Claims (1)
に応じて電源端子ＶCCと接地端子ＶSSとの間のインピー
ダンスを減少させる素子を備えることを特徴とした入出
力保護回路。1. An input / output protection circuit comprising an element that reduces an impedance between a power supply terminal V CC and a ground terminal V SS in accordance with an excessive surge voltage input to the input / output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258574A JP3022690B2 (en) | 1992-09-28 | 1992-09-28 | I / O protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258574A JP3022690B2 (en) | 1992-09-28 | 1992-09-28 | I / O protection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112788A true JPH06112788A (en) | 1994-04-22 |
| JP3022690B2 JP3022690B2 (en) | 2000-03-21 |
Family
ID=17322143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258574A Expired - Lifetime JP3022690B2 (en) | 1992-09-28 | 1992-09-28 | I / O protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022690B2 (en) |
-
1992
- 1992-09-28 JP JP4258574A patent/JP3022690B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3022690B2 (en) | 2000-03-21 |
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