JPH065777A - 半導体素子収納用パッケージ - Google Patents

半導体素子収納用パッケージ

Info

Publication number
JPH065777A
JPH065777A JP4160587A JP16058792A JPH065777A JP H065777 A JPH065777 A JP H065777A JP 4160587 A JP4160587 A JP 4160587A JP 16058792 A JP16058792 A JP 16058792A JP H065777 A JPH065777 A JP H065777A
Authority
JP
Japan
Prior art keywords
semiconductor element
package
semiconductor
insulating substrate
insulating base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4160587A
Other languages
English (en)
Inventor
Toshifumi Kiyohara
敏史 清原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP4160587A priority Critical patent/JPH065777A/ja
Publication of JPH065777A publication Critical patent/JPH065777A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/162Disposition
    • H01L2924/16251Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】収容される複数個の半導体素子を長期間にわた
り正常、且つ安定に作動させることができる半導体素子
収納用パッケージを提供することにある。 【構成】上下両面に半導体素子3が載置される載置部1
aを有する絶縁基体1と、前記載置部1aを覆う蓋体2
とから成り、内部に複数個の半導体素子3が収容される
空所を有する半導体素子収納用パッケージであって、前
記絶縁基体1の側面に凹凸を設けた。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体素子、特に半導体
集積回路素子を収容する半導体素子収納用パッケージの
改良に関するものである。
【0002】
【従来の技術】従来、コンピューター等の情報処理装置
に実装される半導体装置は一般に半導体素子を半導体素
子収納用パッケージ内に気密に収容することによって製
作される。
【0003】かかる半導体装置に使用される半導体素子
収納用パッケージは通常、図2に示す如く、酸化アルミ
ニウム質焼結体等の電気絶縁性材料から成り、上面中央
部に半導体素子21を収容するための凹部22a 及び該凹部
22a 周辺から外周端にかけて導出されたタングステン、
モリブデン、マンガン等の高融点金属粉末から成る多数
のメタライズ配線層23を有する絶縁基体22と蓋体24とか
ら構成されており、絶縁基体22の凹部22a 底面に半導体
素子21をガラス、樹脂、ロウ材等の接着剤を介して取着
固定するとともに該半導体素子21の各電極をボンディン
グワイヤ25を介して接続し、しかる後、絶縁基体22の上
面に蓋体24を封止材を介して接合させ、絶縁基体22と蓋
体24とから成る容器内部に半導体素子21を気密に封止す
ることによって最終製品としての半導体装置となる。
【0004】しかしながら、近時、コンピューター等の
情報処理装置は小型化、高性能化が急激に進み、情報処
理装置に実装される半導体装置も部品点数を減少させ、
省スペース化を図るために1 つの半導体素子収納用パッ
ケージに複数個の半導体素子を収容したものが実装され
るようになってきた。
【0005】かかる1つの半導体素子収納用パッケージ
に複数個の半導体素子を収容して成る半導体装置は通
常、半導体素子収納用パッケージを構成する絶縁基体の
上下両面に半導体素子が載置される載置部を設け、該載
置部に半導体素子を接着剤を介して載置固定するととも
に半導体素子を蓋体で気密に覆うことによって製作され
ている。
【0006】
【発明が解決しようとする課題】しかしながら、1 つの
半導体素子収納用パッケージに複数個の半導体素子を収
容して半導体装置を形成した場合、収容される各半導体
素子の作動時に発生する熱量は少ないもののこれが1つ
の絶縁基体に蓄積されて絶縁基体を高温とし、その結
果、絶縁基体の熱によって各半導体素子に熱破壊が起こ
ったり、半導体素子の特性に熱劣化を招来したりして半
導体素子を長期間にわたり正常、且つ安定に作動させる
ことができないという欠点を有していた。
【0007】
【発明の目的】本発明は上記欠点に鑑み案出されたもの
で、その目的は収容される複数個の半導体素子を長期間
にわたり正常、且つ安定に作動させることができる半導
体素子収納用パッケージを提供することにある。
【0008】
【課題を解決するための手段】本発明は上下両面に半導
体素子が載置される載置部を有する絶縁基体と、前記載
置部を覆う蓋体とから成り、内部に複数個の半導体素子
が収容される空所を有する半導体素子収納用パッケージ
であって、前記絶縁基体の側面に凹凸を設けたことを特
徴とするものである。
【0009】
【実施例】次に本発明を添付図面に基づき詳細に説明す
る。図1 は本発明の半導体素子収納用パッケージの一実
施例を示し、1 は絶縁基体2 は蓋体である。この絶縁基
体1と蓋体2とで半導体素子を収容するための容器が構
成される。
【0010】前記絶縁基体1はその上面及び下面に半導
体素子3 を載置固定するための複数個の載置部1aが設け
てあり、該各載置部1a上には半導体素子3 がガラス、樹
脂、ロウ材等の接着剤を介し取着固定される。
【0011】前記絶縁基体1は酸化アルミニウム質焼結
体、ムライト質焼結体、窒化アルミニウム質焼結体、炭
化珪素質焼結体等の電気絶縁材料から成り、例えば酸化
アルミニウム質焼結体から成る場合には、アルミナ(Al
2 O 3 ) 、シリカ(SiO2 ) 、カルシア(CaO) 、マグネシ
ア(MgO) 等の原料粉末に適当な有機溶剤、溶媒を添加混
合して泥漿状となすとともにこれを従来周知のドクター
ブレード法やカレンダーロール法等を採用することによ
ってセラミックグリーンシート( セラミック生シート)
を形成し、しかる後、前記セラミックグリーンシートに
適当な打ち抜き加工を施すとともに複数枚積層し、高温
( 約1600℃) で焼成することによって製作される。
【0012】また前記絶縁基体1 はその側面に凹凸が形
成されており、該凹凸は各半導体素子3 が発生する熱を
大気中に良好に放出する作用を為し、これによって絶縁
基体1 に取着固定される各半導体素子3 は作動時に発す
る熱よって高温となることは一切なく、熱破壊を発生し
たり、特性に熱劣化を招来することは皆無で長期間にわ
たり正常、且つ安定に作動することが可能となる。
【0013】尚、前記絶縁基体1 側面の凹凸は複数枚の
セラミックグリーンシートを積層し、焼成して絶縁基体
1 となす際、予め各セラミックグリーンシートの大きさ
を上下に互い違いに大きくしたり、小さくしておくこと
によって絶縁基体1 の側面に形成される。
【0014】また前記絶縁基体1 の側面に形成される凹
凸は収容する各半導体素子3 の発熱量によって多少異な
るが絶縁基体1 の露出外表面積を1.2 倍以上となるよう
にしておけば内部に収容する各半導体素子の発する熱を
大気中に良好に放出して、半導体素子3 に熱破壊や特性
に熱劣化が招来するのを皆無となすことができる。従っ
て、前記絶縁基体1 の側面に設ける凹凸は絶縁基体1 の
露出外表面積を1.2 倍以上となるように形成しておくこ
とが好ましい。
【0015】更に前記絶縁基体1 には各半導体素子載置
部1a周辺から側面下方にかけて複数個のメタライズ配線
層4 が被着形成されており、該メタライズ配線層4 の半
導体素子載置部1a周辺部には半導体素子3 の各電極がボ
ンディングワイヤ5 を介して電気的に接続され、また側
面下方に導出された部位には外部電気回路と接続される
外部リード端子6 が銀ロウ等のロウ材を介し取着されて
いる。
【0016】前記メタライズ配線層4 はタングステン、
モリブデン、マンガン等の高融点金属粉末から成り、該
高融点金属粉末に適当な有機溶剤、溶媒を添加混合して
得た金属ペーストを従来周知のスクリーン印刷法等の厚
膜手法を採用し、絶縁基体1となるセラミックグリーン
シートに予め印刷塗布しておくことによって絶縁基体1
の半導体素子載置部1a周辺から側面下方にかけて被着形
成される。
【0017】尚、前記メタライズ配線層4 はその露出す
る外表面にニッケル、金等の良導電性で、且つ耐蝕性に
優れた金属をメッキ法により1.0 乃至20.0μm の厚みに
層着させておくとメタライズ配線層4 の酸化腐食を有効
に防止することができるとともにメタライズ配線層4 と
ボンディングワイヤ5 との接続及びメタライズ配線層4
と外部リード端子6 とのロウ付け取着が極めて強固なも
のとなる。従って、前記メタライズ配線層4 の酸化腐食
を有効に防止し、メタライズ配線層4 とボンディングワ
イヤ5 との接続及びメタライズ配線層4 と外部リード端
子6 とのロウ付け取着を強固なものとなすにはメタライ
ズ配線層4 の露出外表面にニッケル、金等を1.0 乃至2
0.0μm の厚みに層着させておくことが好ましい。
【0018】また前記メタライズ配線層4 にロウ付けさ
れる外部リード端子6 は内部に収容する各半導体素子3
を外部電気回路に電気的に接続する作用を為し、外部リ
ード端子6 を外部電気回路に接続させることによって内
部に収容される半導体素子3はメタライズ配線層4 及び
外部リード端子6 を介して外部電気回路と電気的に接続
されることとなる。
【0019】前記外部リード端子6 はコバール金属(Fe-
Ni-Co 合金) や42アロイ(Fe-Ni合金) 等の金属から成
り、コバール金属等のインゴット( 塊) を圧延加工法や
打ち抜き加工法等、従来周知の金属加工法を採用するこ
とによって所定の板状に形成される。
【0020】尚、前記外部リード端子6 はその外表面に
ニッケル、金等の良導電性で、且つ耐蝕性に優れた金属
をメッキ法により1.0 乃至20.0μm の厚みに層着させて
おくと、外部リード端子6 の酸化腐食を有効に防止する
ことができるとともに外部リード端子6 と外部電気回路
との電気的接続を良好となすことができる。従って、前
記外部リード端子6 はその外表面にニッケル、金等を1.
0 乃至20.0μm の厚さに層着させておくことが好まし
い。
【0021】かくして本発明の半導体素子収納用パッケ
ージによれば、絶縁基体1 の各半導体素子載置部1aに半
導体素子3 をガラス、樹脂、ロウ材等の接着剤を介して
取着固定するとともに該半導体素子3 の各電極をメタラ
イズ配線層4 にボンディングワイヤ5 を介して電気的に
接続し、しかる後、絶縁基体1 の上下両面に蓋体2 をガ
ラス、樹脂等の封止材を介して接合させ、絶縁基体1 と
蓋体2 とから成る容器内部に半導体素子3 を気密に収容
することによって最終製品としての半導体装置となる。
【0022】尚、本発明は上述の実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
【0023】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば絶縁基体の上下両面に複数個の半導体素子を収容
することが可能であることから近時の小型化、高性能化
が進む情報処理装置への実装に十分対応することができ
る。
【0024】また本発明の半導体素子収納用パッケージ
によれば、絶縁基体の側面に凹凸を設けたことから内部
に収容する半導体素子が熱を発したとしてもその熱は絶
縁基体1 の側面凹凸を介して大気中に良好に放出され、
その結果、内部に収容する半導体素子は常に低温として
半導体素子を長期間にわたり正常、且つ安定に作動させ
ることが可能となる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージの一実施
例を示す断面図である。
【図2】従来の半導体素子収納用パッケージの断面図で
ある。
【符号の説明】
1・・・・・・・絶縁基体 1a・・・・・・半導体素子載置部 2・・・・・・・蓋体 3・・・・・・・半導体素子 4・・・・・・・メタライズ配線層 6・・・・・・・外部リード端子

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】上下両面に半導体素子が載置される載置部
    を有する絶縁基体と、前記載置部を覆う蓋体とから成
    り、内部に複数個の半導体素子が収容される空所を有す
    る半導体素子収納用パッケージであって、前記絶縁基体
    の側面に凹凸を設けたことを特徴とする半導体素子収納
    用パッケージ。
JP4160587A 1992-06-19 1992-06-19 半導体素子収納用パッケージ Pending JPH065777A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4160587A JPH065777A (ja) 1992-06-19 1992-06-19 半導体素子収納用パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4160587A JPH065777A (ja) 1992-06-19 1992-06-19 半導体素子収納用パッケージ

Publications (1)

Publication Number Publication Date
JPH065777A true JPH065777A (ja) 1994-01-14

Family

ID=15718183

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4160587A Pending JPH065777A (ja) 1992-06-19 1992-06-19 半導体素子収納用パッケージ

Country Status (1)

Country Link
JP (1) JPH065777A (ja)

Similar Documents

Publication Publication Date Title
JP2000340687A (ja) 半導体素子収納用パッケージ
JPH0653355A (ja) 電子部品収納用パッケージ
JPH11233660A (ja) 電子部品収納用パッケージ
JP2851732B2 (ja) 電子部品収納用パッケージ
JPH065777A (ja) 半導体素子収納用パッケージ
JP3464138B2 (ja) 電子部品収納用パッケージ
JPH06334077A (ja) 半導体素子収納用パッケージ
JPH0538897U (ja) 電子部品収納用パツケージ
JP2958201B2 (ja) 半導体素子収納用パッケージ
JP2746813B2 (ja) 半導体素子収納用パッケージ
JPH06151656A (ja) 半導体素子収納用パッケージ
JPH0669364A (ja) 半導体素子収納用パッケージ
JP3464137B2 (ja) 電子部品収納用パッケージ
JP3464136B2 (ja) 電子部品収納用パッケージ
JP2746802B2 (ja) 半導体装置
JPH06163807A (ja) 半導体素子収納用パッケージ
JPH05226514A (ja) 半導体素子収納用パッケージ
JP3176246B2 (ja) 半導体素子収納用パッケージ
JP2813072B2 (ja) 半導体素子収納用パッケージ
JP2784129B2 (ja) 半導体素子収納用パッケージ
JPH11233659A (ja) 電子部品収納用パッケージ
JPH08115990A (ja) 半導体素子収納用パッケージ
JPH05144999A (ja) 半導体素子収納用パツケージ
JPH06181265A (ja) 半導体素子収納用パッケージ
JPH08148633A (ja) 半導体素子収納用パッケージ