JPH065704A - Ｌｓｉ設計のレイアウト検証方法 - Google Patents

Abstract

(57)【要約】 【目的】階層的なＬＳＩのレイアウト・データについて
幾何学的ルールチェックを行う際の検証期間を短縮す
る。 【構成】本発明のＵＳＩ設計のレイアウト検証方法は、
ＬＳＩのユニット内レイアウト設計を行う処理ステップ
１０１と、通常の設計ルールの幾何学的ルールチェック
を行う処理ステップ１０２と、前記ユニットの外枠との
幾何学的ルールチェックを行う処理ステップ１０３と、
チップレベルのレイアウト設計を行う処理ステップ１０
４と、通常の設計ルールの幾何学的ルールチェックを行
う処理ステップ１０５と、ユニットの外枠との幾何学的
ルールチェックを行う処理ステップ１０６とを有してい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＬＳＩ設計のレイアウト
検証方法に関し、特に階層構造を持つレイアウトデータ
における幾何学的ルールチェックの方法を提供するＬＳ
Ｉ設計のレイアウト検証方法に関する。

【０００２】

【従来の技術】ＬＳＩのレイアウト設計とは、電子回路
をレイアウトエディタ等を用いて幾何学的な図形で表現
することである。このレイアウト設計を人手で行う場
合、設計基準を常に満足するとは限らず、ＥＷＳ（Ｅｎ
ｇｉｎｅｅｒｉｎｇ ＷｏｒｋＳｔａｔｉｏｎ）等のコ
ンピュータを用いて、レイアウト設計したデータが、設
計基準通り設計されているかをチェックすることが必要
となってくる。この、レイアウトデータの幾何学的な間
隔や重なり具合が、設計基準通り設計されているかをチ
ェックすることを「幾何学的ルールチェック」という。

【０００３】電子回路の高密度化および微細化に伴い、
ＬＳＩ上に構成される回路が複雑になってきている。こ
のためＬＳＩのレイアウト設計では、まず、機能毎に複
数のユニットを分割し、そのユニット毎の設計を行い、
その後それぞれのユニット間の設計をして、ＬＳＩチッ
プ全体の設計を行うという方法を用いるようになってき
ている。また、回路の複雑化および大規模化に伴い、Ｌ
ＳＩレイアウト設計時の配線や素子等を構成するレイア
ウト図形の幾何学的なルールチェックに要する時間も膨
大なものとなりつつある。

【０００４】従来の幾何学的ルールチェックの方法は、
図１０の幾何学的ルールチェックの処理フロー図に示さ
れるように、各機能ユニット内レイアウトを設計する処
理ステップ３０１と、各機能ユニット間のレイアウトを
設計する処理ステップ３０２と、機能ユニットのデータ
を全展開する処理ステップ３０３と、全展開した後のレ
イアウトデータに関して、幾何学的ルールチェックする
処理ステップ３０４とを含む処理手順によっている。

【０００５】また、図１１（ａ）は、従来例のチップレ
ベルのレイアウトの一例を示す図であり、チップレベル
のレイアウト設計を行うレイアウト設計領域２３に対応
して複数の下位階層ユニット２２がレイアウトされてお
り、一例として、階層間にまたがる幾何学的ルールチェ
ック例２４が示されている。なお図１１（ｂ）は、本従
来例において、下位階層ユニット２２を展開して示した
レイアウト図である。

【０００６】従来、ＬＳＩの１チップのレイアウトデー
タにおける幾何学的ルールチェックを行う場合には、チ
ップレベル（最上位の階層）からみて、下位階層のユニ
ット２２のデータ（図１１（ａ）参照）を、図１１
（ｂ）に見られるように、一度全展開した後に行ってい
る。

【０００７】この方法によると、下位階層のユニット２
２のデータを全展開するという処理の特質から、幾何学
的ルールチェックを行う直前のレイアウトデータの処理
量が膨大なものとなる。そのため、大規模なデータ量が
介在する場合には、幾何学的ルールチェックが行えない
ことになる。

【０００８】大規模なレイアウトデータの幾何学的ルー
ルチェックを行う方法として、図１１（ａ）に示される
下位階層ユニット２２のデータと、チップレベルのレイ
アウト設計領域２３のユニット間にあるデータとを別々
に区分して、幾何学的ルールチェックを行う方法が考え
られているが、この従来の方法では、図１１（ａ）の幾
何学的ルールチェック例２４の場合には、各ユニットの
境界部分の図形の間隔がどのくらいあるのかチェックす
ることができない。また、前述したチップレベルで一度
全展開する方法の場合には、各機能ユニットのレイアウ
ト設計の完了を待ってチップ全体の幾何学的ルールチェ
ックを行う必要がある。

【０００９】

【発明が解決しようとする課題】上述した従来のＬＳＩ
設計のレイアウト検証方法において、幾何学的ルールチ
ェックの方法として階層構造を保ったまま幾何学的ルー
ルチェックを行う場合には、完全なチェックができない
という欠点があり、また一度全展開した後のデータに関
して幾何学的ルールチェックを行う場合には、展開後の
データの量が膨大となり、大規模なデータの幾何学的ル
ールチェックが行えないという欠点があり、更にチップ
全体のレイアウト設計が全て完了するまでは、チップ全
体に亘る幾何学的ルールチェックができないために、開
発期間が長くなるという三つの欠点がある。

【００１０】

【課題を解決するための手段】第１の発明のＬＳＩ設計
のレイアウト検証方法は、ＬＳＩのユニット内のレイア
ウト設計を行う第１の処理ステップと、前記ユニット内
のレイアウト・データを、通常の設計ルールに従って幾
何学的ルールチェックする第２の処理ステップと、前記
ユニット内のレイアウト・データと、当該ユニットの外
枠との間の幾何学的ルールチェックを行う第３の処理ス
テップと、チップレベルのレイアウト設計を行う第４の
処理ステップと、前記チップレベルのレイアウト・デー
タを、通常の設計ルールに従って幾何学的ルールチェッ
クする第５の処理ステップと、前記チップレベルのレイ
アウト・データと、前記ユニットの外枠との間の企画額
的ルールチェックを行う第６の処理ステップとを有し、
階層的なレイアウト・データを展開することなく幾何学
的ルールチェックを行うことを特徴としている。

【００１１】また第２の発明のＬＳＩ設計のレイアウト
検証方法は、ＬＳＩのユニット内のレイアウト設計を行
う第１の処理ステップと、前記ユニット内の端子図形配
置の設定を行う第２の処理ステップと、前記ユニット内
の同一配線層データから、図形演算を介して端子図形を
引く第３の処理ステップと、前記ユニット内のレイアウ
ト・データを、通常の設計ルールに従って幾何学的ルー
ルチェックする第４の処理ステップと、前記ユニット内
のレイアウト・データと、当該ユニットの外枠との間の
幾何学的ルールチェックを行う第５の処理ステップと、
チップレベルのレイアウト設計を行う第６の処理ステッ
プと、下位階層ユニット間を接続する配線データから、
図形演算を介して各下位階層ユニットの端子図形を引く
第７の処理ステップと、前記チップレベルのレイアウト
・データを、通常の設計ルールに従って、幾何学的ルー
ルチュックする第８の処理ステップと、前記チップレベ
ルのレイアウト・データと、前記下位階層ユニットの外
枠との間の幾何学的ルールチェックを行う第９のステッ
プとを有し、階層的なレイアウト・データを展開するこ
となく幾何学的ルールチェックを行うことを特徴として
いる。

【００１２】

【実施例】次に本発明について図面を参照して説明す
る。

【００１３】図１は本発明の第１の実施例における処理
手順を示すフローチャートである。本発明による幾何学
的ルールチェックの方法においては、下位階層ユニット
のデータと、チップレベルのデータに関して別々の処理
を行うことができる。

【００１４】図１に処理手順のフローチャートが示され
る本実施例の幾何学的ルールチェックの方法は、ユニッ
ト内レイアウト設計の処理ステップ１０１と、ユニット
内レイアウトデータの通常の設計ルールに従った幾何学
的ルールチェック処理ステップ１０２と、ユニット内レ
イアウトデータとユニットの外枠との幾何学的ルールチ
ェック処理ステップ１０３と、チップレベルのレイアウ
ト設計処理ステップ１０４と、チップレベル・レイアウ
トデータの通常の幾何学的ルールチェック処理ステップ
１０５と、チップレベルレイアウトデータとユニットの
外枠との間の幾何学的ルールチェック処理ステップ１０
６とを含む処理手順により構成される。

【００１５】また、図２は、本実施例のユニット内デー
タに対応する幾何学的ルールチェックの例を示す図であ
り、図２においては、ユニットの外枠１およびユニット
の内外を接続する端子部分４に対応して、ユニット内デ
ータの通常の設計規則に沿った幾何学的ルールチェック
例２、およびユニット内データとユニットの外枠１との
間の幾何学的ルールチェック例３が示されている。ま
た、図３（ａ）および図３（ｂ）は、それぞれ本実施例
のユニット間の接続を示す図、およびチップレベルの幾
何学的ルールチェック例を示す図である。図３（ａ）に
おいては、下位階層ユニット５、およびユニット間を接
続する配線６のレイアウトが示されており、また、図３
（ｂ）は、図３（ａ）のエリア７の部分を拡大して示し
た図であり、本実施例のチップレベルの幾何学的ルール
チェック例を示している。図３（ｂ）においては、下位
階層ユニット５、およびユニット間を接続する配線の端
子部分１０に対応して、チップレベル・データの通常の
設計規則に沿った幾何学的ルールチェック例８、および
チップレベル・データと下位階層ユニット５の外枠との
間の幾何学的ルールチェック例９が示されている。

【００１６】まず、ユニット内のレイアウト設計が行わ
れる（処理ステップ１０１）。設計終了後、そのレイア
ウトデータに関して、図２に示されるように、設計基準
による通常の幾何学的ルールチェック２が行われる（処
理ステップ１０２）。また、ユニット内データとチップ
レベル・データとの間で設計基準のエラーが無いことを
確かめるため、同様に図２に示されるように、ユニット
内データとユニットの外枠１との間の幾何学的ルールチ
ェック３が行われる（処理ステップ１０３）。このユニ
ット内データとユニットの外枠１との幾何学的ルールチ
ェック３においては、ユニット内のデータとユニットの
外枠１との間隔が設計基準値より離れていることが確認
される。

【００１７】次に、チップレベルのレイアウト設計が行
われる（処理ステップ１０４）。このレイアウト設計
は、図３（ａ）に示される下位階層ユニット５を『箱』
とみなし、図３（ａ）に示されるように、箱と箱の間を
配線６により接続することによって設計が行われる。設
計終了後、そのレイアウトデータに関して、図３（ｂ）
に示されるように、設計基準による通常の幾何学的ルー
ルチェックが行われる（処理ステップ１０５）。またチ
ップレベル・データとユニット内データとの間で設計基
準のエラーが無いことを確かめるため、図３（ｂ）に示
されるように、チップレベル・データと下位階層ユニッ
ト５の外枠との間隔が設計基準値より離れていることを
確認する幾何学的ルールチェック９が行われる（処理ス
テップ２０６）。

【００１８】以上の処理を行うことにより、階層的なデ
ータ構造のレイアウトデータを展開せずに、幾何学的ル
ールチェックを行うことができる。ただし本処理ルート
においては、ユニット内外を接続する配線層データに関
しては、図２のユニットの内外を接続する端子部分４、
および図３（ｂ）のユニット間を接続する端子部分１０
等がユニットの外枠と接するので、通常の方法では、こ
れらの端子部分４および１０で示される部分のデータが
設計基準を満たしているか否かをチェックすることがで
きない。しかし、以下に説明する本発明の第２の実施例
においては、この問題を解決することが可能である。

【００１９】次に、本発明の第２の実施例について説明
する。

【００２０】図４は第２の実施例における処理手順を示
すフローチャートである。図４に示される本発明の幾何
学的ルールチェックの方法においては、第１の実施例で
は不完全だったユニット内外を接続する配線層のデータ
に関しても、設計基準を満たしているか否かのチェック
をすることが可能である。

【００２１】図４に処理手順のフローチャートが示され
る本実施例の幾何学的ルールチェックの方法は、ユニッ
ト内レイアウト設計の処理ステップ２０１と、端子図形
発生処理ステップ２０２と、ユニット内データの外部端
子処理ステップ２０３と、ユニット内レイアウトデータ
の通常の設計ルールに従った幾何学的ルールチェック処
理ステップ２０４と、ユニット内レイアウトデータとユ
ニットの外枠との幾何学的ルールチェック処理ステップ
２０５と、チップレベルのレイアウト設計処理ステップ
２０６と、チップレベルの外部端子処理ステップ２０７
と、チップレベルレイアウトデータの通常の幾何学的ル
ールチェック処理ステップ２０８と、チップレベルレイ
アウトデータとユニットの外枠との間の幾何学的ルール
チェック処理ステップ２０９とを含む処理手順により構
成される。

【００２２】また、図５は、本実施例のユニット内デー
タの端子図形配置図であり、図５においては、ユニット
内の配線の端子部分に発生した端子図形１１が示されて
いる。図６は、本実施例の端子図形の大きさの定義を示
した図であり、同一配線層データ１２と、配線の幅
“ｗ”および同一配線層データ間の設計基準で示される
最小間隔“ｄ”が示されている。更に、図７は本実施例
のユニット内データにおける幾何学的ルールチェック例
を示す図であり、図７においては、ユニットの外枠１３
および配線層データ１４に対応して、ユニット内データ
の通常の設計ルールによる幾何学的ルールチェック例１
５、およびユニット内データとユニットの外枠１３との
幾何学的ルールチェック例１６が示されている。また、
図８は本実施例のユニット間の接続を示すレイアウト図
であり、図９は、同じく本実施例のチップレベルの幾何
学的ルールチェック例を示す図である。図８において
は、下位階層ユニット１７、ユニット内の端子図形１８
およびチップレベルのユニット間を接続する配線データ
１９が示されており、また図９においては、チップレベ
ル・データの通常の設計規則に沿った幾何学的ルールチ
ェック例２０、およびチップレベル・データとユニット
の外枠との幾何学的ルールチェック例２１が示されてい
る。

【００２３】まず、ユニット内のレイアウト設計が行わ
れる（処理ステップ２０１）。その際、図５に示される
ように、ユニットの内外を接続する端子の位置に端子図
形１０が配置される（処理ステップ２０２）。この端子
図形の大きさは、図６に示されるように、幅が端子の存
在する配線の幅ｗに等しく、ユニットの外枠からの距離
が、設計基準で決められた同一配線層間データ１２の距
離の制限値ｄ以上の大きさのものである。端子図形１１
が配置されると、幾何学的ルールチェックを行う前に、
図形論理演算により、同一配線層データ１２から端子図
形１１を引く処理が行われ（処理ステップ２０３）、そ
の結果を配線層のデータとして以後の処理に移る。

【００２４】以上の処理が完了したあと、図７に示され
るように、ユニット内データが設計基準を満たしている
か否かをチェックする幾何学的ルールチェック１５が行
われる（処理ステップ２０４）。その後、同じく図７に
示されるように、ユニット内データとユニットの外枠１
３とが設計基準より離れていること、および重なってい
る部分が無いことをチェックする幾何学的ルールチェッ
ク１６が行われて（処理ステップ２０５）、ユニット内
のレイアウト設計および幾何学的ルールチェックが完了
する。

【００２５】次に、チップレベルのレイアウト設計が行
われる（処理ステップ２０６）。このレイアウト設計
は、図８に示されるように、下層階層ユニット１７を
『箱』とみなし、箱と箱の間を配線データ１８により接
続することにより設計が行われる。チップレベルのレイ
アウトデータの通常の設計ルールによる幾何学的ルール
チェック２０（図９参照）が行われる前に、各下位階層
ユニット１７の間を接続する配線データ１９から、各下
位階層ユニット１７の端子図形１８を図形論理演算によ
り引き、引いた後のデータを新たに配線層データとして
（処理ステップ２０７）、以後の処理に移る。以上の処
理が完了した後、図９に示されるように、チップレベル
のレイアウトデータに関し、設計基準を満たしているか
否かをチェックする通常の幾何学的ルールチェック２０
が行われる（処理ステップ２０８）。その後、下位階層
ユニット１７の外枠との幾何学的ルールチェック２１が
行われる（処理ステップ２０９）。この場合、各下位階
層ユニット１７内のデータとユニットの外枠との間隔チ
ェックが既に行われているので、チップレベルのデータ
と各下位階層ユニット１７の外枠との幾何学的ルールチ
ェックは、ユニットの内部にデータが重なっていないこ
とをチェックすれば十分である。

【００２６】

【発明の効果】以上説明したように、本発明は階層的な
レイアウトデータを展開せずに処理することを可能とし
ているので、ＬＳＩレイアウト・データの幾何学的ルー
ルチェックにより、従来の方法よりも大規模なデータを
検証することができるという効果があり、また、これに
より、幾何学的ルールチェックに要する時間を短縮する
ことができるという効果がある。

【図面の簡単な説明】

【図１】第１の実施例の処理フローチャートを示す図で
ある。

【図２】第１の実施例のユニット内データにおける幾何
学的ルールチェック例を示す図である。

【図３】第１の実施例のレイアウト図およびチップレベ
ルの幾何学的ルールチェック例を示す図である。

【図４】第２の実施例の処理フローチャートを示す図で
ある。

【図５】第２の実施例のユニット内データの端子図形配
置図である。

【図６】第２の実施例の端子図形の大きさを定義する図
である。

【図７】第２の実施例のユニット内データにおける幾何
学的ルールチェック例を示す図である。

【図８】第２の実施例のユニット間の接続を示すレイア
ウト図である。

【図９】第２の実施例のチップレベルの幾何学的ルール
チェック例を示す図である。

【図１０】従来例の処理フローチャートを示す図であ
る。

【図１１】従来例のチップレベルのレイアウト図および
下位階層ユニットを展開したレイアウト図である。

【符号の説明】

１，１３ ユニットの外枠 ２，３，８，９，２５，２６，２０，２１，２４ 幾
何学的ルールチェック例 ４，１０ 端子部分 ５，１７，２２ 下位階層ユニット ６ 配線 ７ エリア １１，１８ 端子図形 １４ 配線層データ １９ 配線データ ２３ レイアウト設計領域 ２５ レイアウト図

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩのユニット内のレイアウト設計を
   行う第１の処理ステップと、 前記ユニット内のレイアウト・データを、通常の設計ル
   ールに従って幾何学的ルールチェックする第２の処理ス
   テップと、 前記ユニット内のレイアウト・データと、当該ユニット
   の外枠との間の幾何学的ルールチェックを行う第３の処
   理ステップと、 チップレベルのレイアウト設計を行う第４の処理ステッ
   プと、 前記チップレベルのレイアウト・データを、通常の設計
   ルールに従って幾何学的ルールチェックする第５の処理
   ステップと、 前記チップレベルのレイアウト・データと、前記ユニッ
   トの外枠との間の企画額的ルールチェックを行う第６の
   処理ステップと、 を有し、階層的なレイアウト・データを展開することな
   く幾何学的ルールチェックを行うことを特徴とするＬＳ
   Ｉ設計のレイアウト検証方法。
2. 【請求項２】 ＬＳＩのユニット内のレイアウト設計を
   行う第１の処理ステップと、 前記ユニット内の端子図形配置の設定を行う第２の処理
   ステップと、 前記ユニット内の同一配線層データから、図形演算を介
   して端子図形を引く第３の処理ステップと、 前記ユニット内のレイアウト・データを、通常の設計ル
   ールに従って幾何学的ルールチェックする第４の処理ス
   テップと、 前記ユニット内のレイアウト・データと、当該ユニット
   の外枠との間の幾何学的ルールチェックを行う第５の処
   理ステップと、 チップレベルのレイアウト設計を行う第６の処理ステッ
   プと、 下位階層ユニット間を接続する配線データから、図形演
   算を介して各下位階層ユニットの端子図形を引く第７の
   処理ステップと、 前記チップレベルのレイアウト・データを、通常の設計
   ルールに従って、幾何学的ルールチュックする第８の処
   理ステップと、 前記チップレベルのレイアウト・データと、前記下位階
   層ユニットの外枠との間の幾何学的ルールチェックを行
   う第９のステップと、 を有し、階層的なレイアウト・データを展開することな
   く幾何学的ルールチェックを行うことを特徴とするＬＳ
   Ｉ設計のレイアウト検証方法。