JPH065667A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065667A JPH065667A JP15907692A JP15907692A JPH065667A JP H065667 A JPH065667 A JP H065667A JP 15907692 A JP15907692 A JP 15907692A JP 15907692 A JP15907692 A JP 15907692A JP H065667 A JPH065667 A JP H065667A
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- Japan
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- semiconductor
- wafer
- chip
- semiconductor device
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Abstract
(57)【要約】
【目的】半導体装置のウェハ状態での座標を知ることに
より、ウェハ内座標の差による特性差を調べ、半導体装
置の高品質化を図る。 【構成】半導体装置内のＸ，Ｙ方向に規則正しく配置さ
れた並列接続の抵抗７の配線にｘ1 ，ｘ2 ，…，ｘn ；
ｙ1 ，ｙ2 ，…，ｙn に、ウェハ検査工程のプローブ検
査終了後、不良インキング装置であるレーザ発射装置に
より、プローブ検査時に求めた、ＸＹ座標に従って抵抗
７間の配線に打点を入れ、抵抗７に電圧を印加したとき
の電流を測定することにより、各チップのウェハ状態で
の位置を知ることができる。これにより、半導体不揮発
性メモリを搭載することなく各チップのウェハ状態での
位置を知ることができ、半導体装置の詳細な評価を行う
ことで半導体装置の高品質化を図ることができる。
より、ウェハ内座標の差による特性差を調べ、半導体装
置の高品質化を図る。 【構成】半導体装置内のＸ，Ｙ方向に規則正しく配置さ
れた並列接続の抵抗７の配線にｘ1 ，ｘ2 ，…，ｘn ；
ｙ1 ，ｙ2 ，…，ｙn に、ウェハ検査工程のプローブ検
査終了後、不良インキング装置であるレーザ発射装置に
より、プローブ検査時に求めた、ＸＹ座標に従って抵抗
７間の配線に打点を入れ、抵抗７に電圧を印加したとき
の電流を測定することにより、各チップのウェハ状態で
の位置を知ることができる。これにより、半導体不揮発
性メモリを搭載することなく各チップのウェハ状態での
位置を知ることができ、半導体装置の詳細な評価を行う
ことで半導体装置の高品質化を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体チップのウェハ上の座標ウェハーマップに関す
る。
半導体チップのウェハ上の座標ウェハーマップに関す
る。
【０００２】
【従来の技術】従来の半導体装置の半導体チップのウェ
ハーマップでは、半導体不揮発性メモリを搭載している
半導体装置についてはウェハ状態での座標をメモリアド
レスに書き込み，組立封止後の半導体不揮発性メモリ装
置のメモリアドレスを読み出すことにより、ウェハ内座
標を知ることができた（例えば，特開平３−２００５０
公報）。
ハーマップでは、半導体不揮発性メモリを搭載している
半導体装置についてはウェハ状態での座標をメモリアド
レスに書き込み，組立封止後の半導体不揮発性メモリ装
置のメモリアドレスを読み出すことにより、ウェハ内座
標を知ることができた（例えば，特開平３−２００５０
公報）。
【０００３】例えば図３に示すように、半導体装置のウ
ェハ状態でのウェハ２内の位置情報等を、各半導体装置
チップ３に内蔵するＭＯＳ型不揮発性メモリに書き込
む。そして、組立封止工程を経た後、半導体装置７に内
蔵するＭＯＳ型不揮発性メモリからウェハ２内の位置情
報等を読み出す。従って、組立封止後のＭＯＳ型不揮発
性メモリを内蔵する半導体装置７がウェハ状態にあった
時のウェハ２内の座標（ｘ，ｙ）を知ることができる。
ェハ状態でのウェハ２内の位置情報等を、各半導体装置
チップ３に内蔵するＭＯＳ型不揮発性メモリに書き込
む。そして、組立封止工程を経た後、半導体装置７に内
蔵するＭＯＳ型不揮発性メモリからウェハ２内の位置情
報等を読み出す。従って、組立封止後のＭＯＳ型不揮発
性メモリを内蔵する半導体装置７がウェハ状態にあった
時のウェハ２内の座標（ｘ，ｙ）を知ることができる。
【０００４】例えば、座標（ｘ，ｙ）が（３，２）の場
合、この（３，２）の座標にあるチップ３内のメモリ
に、（３，２）が書き込まれる。このチップ３を分離し
て、半導体装置７内に組み込んでも、メモリされた
（３，２）の座標を読み出すことができる。
合、この（３，２）の座標にあるチップ３内のメモリ
に、（３，２）が書き込まれる。このチップ３を分離し
て、半導体装置７内に組み込んでも、メモリされた
（３，２）の座標を読み出すことができる。
【０００５】これにより、組立封止後の半導体装置の詳
細な評価を行うことで、半導体装置の高品質化を図るこ
とができる。
細な評価を行うことで、半導体装置の高品質化を図るこ
とができる。
【０００６】
【発明が解決しようとする課題】このような従来の半導
体不揮発性メモリ搭載の半導体装置７では、半導体装置
のウェハ状態でのウェハ２内の位置情報等を各半導体装
置チップ３に内蔵するＭＯＳ型不揮発性メモリに書き込
まねばならず、複雑のうえに、半導体不揮発性メモリを
必ず搭載する必要があり、かりに半導体不揮発性メモリ
を搭載していない半導体装置では、半導体装置のウェハ
状態でのウェハ２内の位置情報等を書き込むことはでき
ないという問題点があった。
体不揮発性メモリ搭載の半導体装置７では、半導体装置
のウェハ状態でのウェハ２内の位置情報等を各半導体装
置チップ３に内蔵するＭＯＳ型不揮発性メモリに書き込
まねばならず、複雑のうえに、半導体不揮発性メモリを
必ず搭載する必要があり、かりに半導体不揮発性メモリ
を搭載していない半導体装置では、半導体装置のウェハ
状態でのウェハ２内の位置情報等を書き込むことはでき
ないという問題点があった。
【０００７】従って、本発明の目的は、前記問題点を解
決し、半導体不揮発性メモリ搭載なしでも半導体装置の
ウェハ状態でのウェハ内の座標を簡単に知ることができ
るようにした半導体装置を提供することにある。
決し、半導体不揮発性メモリ搭載なしでも半導体装置の
ウェハ状態でのウェハ内の座標を簡単に知ることができ
るようにした半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の構
成は、半導体チップ上の一部分に複数の抵抗素子を配列
し、前記半導体チップに分割する前の半導体ウェハ上に
前記半導体チップが占めた位置に応じて、前記複数の抵
抗素子のうち接続された抵抗素子数が定められているこ
とを特徴とする。
成は、半導体チップ上の一部分に複数の抵抗素子を配列
し、前記半導体チップに分割する前の半導体ウェハ上に
前記半導体チップが占めた位置に応じて、前記複数の抵
抗素子のうち接続された抵抗素子数が定められているこ
とを特徴とする。
【０００９】
【実施例】図１は本発明の一実施例の半導体装置のチッ
プを示す平面図である。図１において、ウェハーマップ
１と半導体ウェハ１とを表わしている。図２は図１内の
１つの半導体チップ３を拡大して模式的に表わした平面
図である。
プを示す平面図である。図１において、ウェハーマップ
１と半導体ウェハ１とを表わしている。図２は図１内の
１つの半導体チップ３を拡大して模式的に表わした平面
図である。
【００１０】図１において、ウェハーマップ１内の各半
導体チップ３の中の（ｘ，ｙ）は、Ｘ，Ｙ座標を示して
いる。図２において、多数の並列抵抗７があり、ｘ1 ，
ｘ2，…，ｘn ；ｙ1 ，…，ｙm は、これら抵抗７間の
配線を示している。
導体チップ３の中の（ｘ，ｙ）は、Ｘ，Ｙ座標を示して
いる。図２において、多数の並列抵抗７があり、ｘ1 ，
ｘ2，…，ｘn ；ｙ1 ，…，ｙm は、これら抵抗７間の
配線を示している。
【００１１】図１，図２において、本実施例では、通常
Ｘ，Ｙ座標をウェハ２検査工程におけるプローブ検査に
より求めることができ、このＸ，Ｙ座標に従って、不良
インキング装置であるインカ装置，レーザー発射装置６
によるレーザーインカ装置を使って不良インキングを行
なう。この後で、半導体チップ３上にＸ，Ｙ方向に規則
正しく並べて配置してある抵抗７の配線に向け、先程プ
ローブ検査により求めたＸ，Ｙ座標を、例えば本例で
は、Ｘ＝３，Ｙ＝２の座標にあるチップ３のパッド４′
でＸ方向が左下から右方向に３つ目の下にある配線ｘ3
に、Ｙ方向が左下から上方向に２つ目の左側にある配線
ｙ2 にそれぞれレーザーマーク５をプローブ検査の不良
インキング装置であるインカ装置のレーザー発射装置６
により打点を入れる。これにより合成抵抗の大きさが変
化する。
Ｘ，Ｙ座標をウェハ２検査工程におけるプローブ検査に
より求めることができ、このＸ，Ｙ座標に従って、不良
インキング装置であるインカ装置，レーザー発射装置６
によるレーザーインカ装置を使って不良インキングを行
なう。この後で、半導体チップ３上にＸ，Ｙ方向に規則
正しく並べて配置してある抵抗７の配線に向け、先程プ
ローブ検査により求めたＸ，Ｙ座標を、例えば本例で
は、Ｘ＝３，Ｙ＝２の座標にあるチップ３のパッド４′
でＸ方向が左下から右方向に３つ目の下にある配線ｘ3
に、Ｙ方向が左下から上方向に２つ目の左側にある配線
ｙ2 にそれぞれレーザーマーク５をプローブ検査の不良
インキング装置であるインカ装置のレーザー発射装置６
により打点を入れる。これにより合成抵抗の大きさが変
化する。
【００１２】抵抗７の大きさを例えば１ｋΩとし、パッ
ド４に例えば５ｖを印加したとき、ｘ1 に打点があると
き０ｍＡ，ｘ2 に打点があるとき５ｍＡ，ｘ3 に打点が
あるとき１０ｍＡの電流が流れ、このように打点の打っ
た位置により測定電流が変化することから、これにより
ウェハ２上の座標がわかる。Ｙ座標についても同様に行
なう。
ド４に例えば５ｖを印加したとき、ｘ1 に打点があると
き０ｍＡ，ｘ2 に打点があるとき５ｍＡ，ｘ3 に打点が
あるとき１０ｍＡの電流が流れ、このように打点の打っ
た位置により測定電流が変化することから、これにより
ウェハ２上の座標がわかる。Ｙ座標についても同様に行
なう。
【００１３】その他のチップについても、上記方法を用
いることにより、チップ３のウェハ２状態のＸ，Ｙ座標
をプローブ検査時におけるＸ，Ｙ座標と同一の座標とし
て認識させることができる。
いることにより、チップ３のウェハ２状態のＸ，Ｙ座標
をプローブ検査時におけるＸ，Ｙ座標と同一の座標とし
て認識させることができる。
【００１４】また、本実施例では抵抗７の位置を機能素
子本体１０が配置される周囲の領域即ちパッド４′の周
辺に固定したが、特に半導体集積回路の機能を破壊させ
ることのない場所であれば、どこにでも適当に配置する
ことができる。
子本体１０が配置される周囲の領域即ちパッド４′の周
辺に固定したが、特に半導体集積回路の機能を破壊させ
ることのない場所であれば、どこにでも適当に配置する
ことができる。
【００１５】
【発明の効果】以上説明したように、本発明は、例えば
チップ内のＸ，Ｙ方向に、規則正しく配置された並列接
続の抵抗の配線に、プローブ検査工程で求められたウェ
ハーマップ座標に従い、レーザーマークを打点し、電流
を測定することができるから、半導体装置の中に半導体
不揮発性メモリを搭載する必要がなく、これによりチッ
プのウェハ状態の座標を知ることができ、半導体装置の
詳細な評価を行うことで半導体装置の高品質化を図るこ
とができるという効果がある。
チップ内のＸ，Ｙ方向に、規則正しく配置された並列接
続の抵抗の配線に、プローブ検査工程で求められたウェ
ハーマップ座標に従い、レーザーマークを打点し、電流
を測定することができるから、半導体装置の中に半導体
不揮発性メモリを搭載する必要がなく、これによりチッ
プのウェハ状態の座標を知ることができ、半導体装置の
詳細な評価を行うことで半導体装置の高品質化を図るこ
とができるという効果がある。
【図１】本発明の一実施例の半導体装置内に使用される
半導体チップを示す平面図である。
半導体チップを示す平面図である。
【図２】図１の半導体チップの一つを拡大して示した平
面図である。
面図である。
【図３】従来の半導体装置内に使用される半導体チップ
を示す平面図である。
を示す平面図である。
１ ウェハーマップ ２ 半導体ウェハ ３ 半導体チップ ４，４′ パッド ５ レーザーマーク ６ レーダ発射装置 ７ 抵抗
Claims (2)
- 【請求項１】 半導体チップ上の一部分に複数の抵抗素
子を配列し、前記半導体チップに分割する前の半導体ウ
ェハ上に前記半導体チップが占めた位置に応じて、前記
複数の抵抗素子のうち接続された抵抗素子数が定められ
ていることを特徴とする半導体装置。 - 【請求項２】 複数の抵抗素子は、半導体チップの周辺
に配列されたパッド間に配列されている請求項１に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15907692A JPH065667A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15907692A JPH065667A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065667A true JPH065667A (ja) | 1994-01-14 |
Family
ID=15685697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15907692A Withdrawn JPH065667A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065667A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670825A (en) * | 1995-09-29 | 1997-09-23 | Intel Corporation | Integrated circuit package with internally readable permanent identification of device characteristics |
| US5686759A (en) * | 1995-09-29 | 1997-11-11 | Intel Corporation | Integrated circuit package with permanent identification of device characteristics and method for adding the same |
| CN105137317A (zh) * | 2015-08-10 | 2015-12-09 | 华进半导体封装先导技术研发中心有限公司 | 快速测试晶圆电性用的转接板工艺和转接板结构 |
-
1992
- 1992-06-18 JP JP15907692A patent/JPH065667A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670825A (en) * | 1995-09-29 | 1997-09-23 | Intel Corporation | Integrated circuit package with internally readable permanent identification of device characteristics |
| US5686759A (en) * | 1995-09-29 | 1997-11-11 | Intel Corporation | Integrated circuit package with permanent identification of device characteristics and method for adding the same |
| EP0852811A4 (en) * | 1995-09-29 | 2000-02-09 | Intel Corp | INTEGRATED CIRCUIT PACKAGE WITH PERMANENT IDENTIFICATION OF CIRCUIT CHARACTERISTICS AND METHOD FOR ADDING SAID IDENTIFICATIONS |
| CN105137317A (zh) * | 2015-08-10 | 2015-12-09 | 华进半导体封装先导技术研发中心有限公司 | 快速测试晶圆电性用的转接板工艺和转接板结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |