JPH0653244A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH0653244A JPH0653244A JP20000392A JP20000392A JPH0653244A JP H0653244 A JPH0653244 A JP H0653244A JP 20000392 A JP20000392 A JP 20000392A JP 20000392 A JP20000392 A JP 20000392A JP H0653244 A JPH0653244 A JP H0653244A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
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Abstract
(57)【要約】
【目的】 脚部が細く頂部が太い、断面がＴ字形のゲー
ト電極を有する高周波増幅器用の半導体装置を安価に信
頼性高く製造する方法を提供する。 【構成】 半導体基板１の表面にゲート電極８の脚部８
ａを設け、パターニングにより該脚部の周囲を除く表面
全体に第１のレジスト膜10を形成し、ベーキングにより
第１のレジスト膜を変形させて脚部上部が露出するよう
に脚部周囲をレジスト膜で埋め、露出した脚部および該
脚部の周囲に電極材料膜13を積層し、第２のレジスト膜
14をマスクとして、イオンミリングなどにより前記電極
材料膜の不要部分を除去してゲート電極の頂部８ｂを形
成し、ついで第１および第２のレジスト膜を除去して断
面がＴ字形のゲート電極を形成せしめる半導体装置の製
法。
ト電極を有する高周波増幅器用の半導体装置を安価に信
頼性高く製造する方法を提供する。 【構成】 半導体基板１の表面にゲート電極８の脚部８
ａを設け、パターニングにより該脚部の周囲を除く表面
全体に第１のレジスト膜10を形成し、ベーキングにより
第１のレジスト膜を変形させて脚部上部が露出するよう
に脚部周囲をレジスト膜で埋め、露出した脚部および該
脚部の周囲に電極材料膜13を積層し、第２のレジスト膜
14をマスクとして、イオンミリングなどにより前記電極
材料膜の不要部分を除去してゲート電極の頂部８ｂを形
成し、ついで第１および第２のレジスト膜を除去して断
面がＴ字形のゲート電極を形成せしめる半導体装置の製
法。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（以下、ＦＥＴという）を有する半導体装置の製法に関
する。さらに詳しくは、高周波で使用されるＦＥＴのゲ
ート電極で半導体基板側の下部が細く、上部が太い、断
面がＴ字形のゲート電極を有する半導体装置の製法に関
する。ここでＴ字形は、マッシュルーム形をも含む意味
である。
（以下、ＦＥＴという）を有する半導体装置の製法に関
する。さらに詳しくは、高周波で使用されるＦＥＴのゲ
ート電極で半導体基板側の下部が細く、上部が太い、断
面がＴ字形のゲート電極を有する半導体装置の製法に関
する。ここでＴ字形は、マッシュルーム形をも含む意味
である。
【０００２】
【従来の技術】近年衛星放送が普及しつつあるが、衛星
放送受信機用コンバータにはマイクロ波帯の低雑音高利
得の増幅器が必要である。この高周波、とくにマイクロ
波帯で低雑音の増幅器を実現するため、ゲート長の短縮
とゲート抵抗の低減を同時に満たすＦＥＴが求められて
いる。そのため、この種のＦＥＴのゲート電極は半導体
基板側の下部を細くしてゲート長を短くすると共に、上
部を太くしてゲート抵抗を低減させる形状に形成され、
その断面形状はＴ字形になっている。
放送受信機用コンバータにはマイクロ波帯の低雑音高利
得の増幅器が必要である。この高周波、とくにマイクロ
波帯で低雑音の増幅器を実現するため、ゲート長の短縮
とゲート抵抗の低減を同時に満たすＦＥＴが求められて
いる。そのため、この種のＦＥＴのゲート電極は半導体
基板側の下部を細くしてゲート長を短くすると共に、上
部を太くしてゲート抵抗を低減させる形状に形成され、
その断面形状はＴ字形になっている。
【０００３】この断面がＴ字形のゲート電極を有する半
導体装置の従来の製法の一例を図３に基づいて説明す
る。まず図３(a）に示すように、半導体基板21上に仮ゲ
ート22を形成する。この仮ゲート22はたとえば、ＳｉＯ
Ｎを半導体基板21上の全面にＣＶＤ法などで形成し、パ
ターニングして仮ゲートとして必要な部分以外をエッチ
ング除去し、仮ゲート22を形成する。
導体装置の従来の製法の一例を図３に基づいて説明す
る。まず図３(a）に示すように、半導体基板21上に仮ゲ
ート22を形成する。この仮ゲート22はたとえば、ＳｉＯ
Ｎを半導体基板21上の全面にＣＶＤ法などで形成し、パ
ターニングして仮ゲートとして必要な部分以外をエッチ
ング除去し、仮ゲート22を形成する。
【０００４】つぎに、半導体基板21の表面全体にわたっ
て前記仮ゲート22を覆うように、画像反転フォトリソグ
ラフィ用レジストを塗布して反転用レジスト膜23を形成
したのち、前記仮ゲート22の上部が露出するように、前
記反転用レジスト膜23の一部を除去し開口部24を形成す
る（図３(b) 参照）。この画像反転フォトリソグラフィ
用レジストは、露光して110 〜120 ℃くらいでベーキン
グされるとその後の露光に対して影響を受けなくなる反
転作用を呈するもので、たとえばドイツ国ヘキスト社の
ＡＺ5214Ｅなどを使用できる。従って全面に塗布された
反転用レジスト膜23の仮ゲート上でレジスト膜を除去し
たい部分にマスクをして、全面を露光してマスクを除去
し、110 〜120 ℃でリバーサルベーキングし、再度全面
を露光することにより、反転用レジスト膜23で反転して
いない部分、すなわち仮ゲート22上の当初マスクした部
分のみが２回目の露光（後露光）により反応し、ＴＭＡ
Ｈなどで現像することにより、その部分のレジスト膜の
みが除去され、図３(b) に示すように、開口部24が形成
される。後露光の量を調整することにより、レジスト膜
の感光する深さを調整でき、図３(b) に示すように、半
導体基板21上に0.2〜0.4 μｍ位の厚さのレジスト膜が
残るようにする。また、この開口部24は最初の露光によ
り光が照射されなかった部分のみが除去され、前述のマ
スクの形成された部分の下側のみに形成されるが、光は
レジスト中での吸収により内部に進むにしたがって弱く
なる。そのため１回目の露光とリバーサルベーキングに
より露光特性が反転するレジスト膜に形成されたパター
ンの断面形状は底面にいく程狭くなり、２回目の露光で
ある全面への後露光後に現像してレジスト膜が除去さ
れ、形成される開口部はその断面が図３(b) に示すよう
に末広がりの形状になる。
て前記仮ゲート22を覆うように、画像反転フォトリソグ
ラフィ用レジストを塗布して反転用レジスト膜23を形成
したのち、前記仮ゲート22の上部が露出するように、前
記反転用レジスト膜23の一部を除去し開口部24を形成す
る（図３(b) 参照）。この画像反転フォトリソグラフィ
用レジストは、露光して110 〜120 ℃くらいでベーキン
グされるとその後の露光に対して影響を受けなくなる反
転作用を呈するもので、たとえばドイツ国ヘキスト社の
ＡＺ5214Ｅなどを使用できる。従って全面に塗布された
反転用レジスト膜23の仮ゲート上でレジスト膜を除去し
たい部分にマスクをして、全面を露光してマスクを除去
し、110 〜120 ℃でリバーサルベーキングし、再度全面
を露光することにより、反転用レジスト膜23で反転して
いない部分、すなわち仮ゲート22上の当初マスクした部
分のみが２回目の露光（後露光）により反応し、ＴＭＡ
Ｈなどで現像することにより、その部分のレジスト膜の
みが除去され、図３(b) に示すように、開口部24が形成
される。後露光の量を調整することにより、レジスト膜
の感光する深さを調整でき、図３(b) に示すように、半
導体基板21上に0.2〜0.4 μｍ位の厚さのレジスト膜が
残るようにする。また、この開口部24は最初の露光によ
り光が照射されなかった部分のみが除去され、前述のマ
スクの形成された部分の下側のみに形成されるが、光は
レジスト中での吸収により内部に進むにしたがって弱く
なる。そのため１回目の露光とリバーサルベーキングに
より露光特性が反転するレジスト膜に形成されたパター
ンの断面形状は底面にいく程狭くなり、２回目の露光で
ある全面への後露光後に現像してレジスト膜が除去さ
れ、形成される開口部はその断面が図３(b) に示すよう
に末広がりの形状になる。
【０００５】つぎに、たとえば緩衝フッ酸でエッチング
することにより仮ゲート22を除去し、ゲートメタルを全
面に蒸着する。その結果、反転用レジスト膜23に開口部
24が形成された部分はその開口部24内に、また開口部24
の形成されていない部分には反転用レジスト膜23上にゲ
ートメタル26が蒸着される（図３(c) 参照）。そのの
ち、たとえばアセトンで反転用レジスト膜23を除去する
ことにより反転用レジスト膜上のゲートメタルも除去さ
れ、ゲート電極25の下部25a が細く、上部25b が太い、
断面がＴ字形のゲート電極25が半導体基板21上に形成さ
れる。
することにより仮ゲート22を除去し、ゲートメタルを全
面に蒸着する。その結果、反転用レジスト膜23に開口部
24が形成された部分はその開口部24内に、また開口部24
の形成されていない部分には反転用レジスト膜23上にゲ
ートメタル26が蒸着される（図３(c) 参照）。そのの
ち、たとえばアセトンで反転用レジスト膜23を除去する
ことにより反転用レジスト膜上のゲートメタルも除去さ
れ、ゲート電極25の下部25a が細く、上部25b が太い、
断面がＴ字形のゲート電極25が半導体基板21上に形成さ
れる。
【０００６】
【発明が解決しようとする課題】前述の従来の製法によ
ると、レジスト膜を露光現像して開口部24を形成する
際、半導体基板上に残されるレジスト膜の厚さによりゲ
ート電極25の下部の高さが決まり、このレジスト膜の残
部の厚さが厚いとゲート電極25の上部に図４(a) に示す
ように、深い溝25c が形成され、段部の角25d と溝25c
とのあいだに段切れＡが起り易い。また前述のレジスト
膜の残部の厚さを薄くするとゲート電極の上部25b で太
く形成された部分と半導体基板との間隔が狭くなり、容
量が大きくなり、高周波特性が劣化するという問題があ
る。
ると、レジスト膜を露光現像して開口部24を形成する
際、半導体基板上に残されるレジスト膜の厚さによりゲ
ート電極25の下部の高さが決まり、このレジスト膜の残
部の厚さが厚いとゲート電極25の上部に図４(a) に示す
ように、深い溝25c が形成され、段部の角25d と溝25c
とのあいだに段切れＡが起り易い。また前述のレジスト
膜の残部の厚さを薄くするとゲート電極の上部25b で太
く形成された部分と半導体基板との間隔が狭くなり、容
量が大きくなり、高周波特性が劣化するという問題があ
る。
【０００７】一方、段切れを防ぐためには段部の角25d
の角度を90°より大きくする必要があり、そのためには
図４(b) に示すように、仮ゲートの形状を逆テーパ状に
して上部を太い形にしなければならない。しかし逆テー
パ状の仮ゲートを形成することは複雑な工程が必要とな
り、実用的でない。
の角度を90°より大きくする必要があり、そのためには
図４(b) に示すように、仮ゲートの形状を逆テーパ状に
して上部を太い形にしなければならない。しかし逆テー
パ状の仮ゲートを形成することは複雑な工程が必要とな
り、実用的でない。
【０００８】さらに前述の方法では仮ゲートを形成し、
レジスト塗布後に仮ゲートを除去してゲート電極を形成
するため、あらかじめ半導体基板表面に保護膜（パシベ
ーション膜）を形成することができず、またゲート電極
形成後に上部が太く形成されたゲート電極の下の半導体
基板上に保護膜を形成することも、光ＣＶＤなどの特殊
な装置が必要であるという問題がある。
レジスト塗布後に仮ゲートを除去してゲート電極を形成
するため、あらかじめ半導体基板表面に保護膜（パシベ
ーション膜）を形成することができず、またゲート電極
形成後に上部が太く形成されたゲート電極の下の半導体
基板上に保護膜を形成することも、光ＣＶＤなどの特殊
な装置が必要であるという問題がある。
【０００９】本発明は、前述の問題を解決して、段切れ
の生じない断面がＴ字形のゲート電極を形成でき、必要
に応じてゲート電極周囲の半導体基板表面（動作層表
面）に保護膜を容易に形成できる半導体装置の製法を提
供することにある。
の生じない断面がＴ字形のゲート電極を形成でき、必要
に応じてゲート電極周囲の半導体基板表面（動作層表
面）に保護膜を容易に形成できる半導体装置の製法を提
供することにある。
【００１０】
【課題を解決するための手段】本発明による請求項１記
載の半導体装置の製法は、(a) 半導体基板の表面にゲー
ト電極の細い脚部を形成し、(b) 前記半導体基板の表面
全体にわたって第１のレジスト膜を設けて前記脚部の周
囲に開口部を形成し、(c) 前記半導体基板をベーキング
して第１のレジスト膜を変形させ、前記開口部を埋めて
脚部の上部を露出させ、(d) 前記露出した脚部の上部お
よび該脚部の周囲全体にわたってに電極材料を積層し、
ついで第２のレジスト膜をマスクとしてエッチングによ
りゲート電極の太い頂部を形成し、(e) 第１および第２
のレジスト膜を除去して断面がＴ字形のゲート電極を形
成せしめることを特徴とするものである。
載の半導体装置の製法は、(a) 半導体基板の表面にゲー
ト電極の細い脚部を形成し、(b) 前記半導体基板の表面
全体にわたって第１のレジスト膜を設けて前記脚部の周
囲に開口部を形成し、(c) 前記半導体基板をベーキング
して第１のレジスト膜を変形させ、前記開口部を埋めて
脚部の上部を露出させ、(d) 前記露出した脚部の上部お
よび該脚部の周囲全体にわたってに電極材料を積層し、
ついで第２のレジスト膜をマスクとしてエッチングによ
りゲート電極の太い頂部を形成し、(e) 第１および第２
のレジスト膜を除去して断面がＴ字形のゲート電極を形
成せしめることを特徴とするものである。
【００１１】また、請求項２記載の半導体装置の製法
は、(a´) 半導体基板の表面にゲート電極の細い脚部を
形成し、ついでその表面に保護膜を設け、(b´) 該保護
膜の表面全体にわたって第１のレジスト膜を設けて前記
脚部の周囲に開口部を形成し、(c´) 前記半導体基板を
ベーキングして第１のレジスト膜を変形させることによ
り前記開口部を埋めて脚部の上部を露出させ、該露出し
た脚部の上部に設けられた保護膜を除去し、(d´) 前記
露出した脚部の上部および該脚部の周囲に全体にわたっ
て電極材料を積層し、ついで第２のレジスト膜をマスク
としてエッチングによりゲート電極の太い頂部を形成
し、(e´) 第１および第２のレジスト膜を除去して断面
がＴ字形のゲート電極を形成せしめることを特徴とする
ものである。
は、(a´) 半導体基板の表面にゲート電極の細い脚部を
形成し、ついでその表面に保護膜を設け、(b´) 該保護
膜の表面全体にわたって第１のレジスト膜を設けて前記
脚部の周囲に開口部を形成し、(c´) 前記半導体基板を
ベーキングして第１のレジスト膜を変形させることによ
り前記開口部を埋めて脚部の上部を露出させ、該露出し
た脚部の上部に設けられた保護膜を除去し、(d´) 前記
露出した脚部の上部および該脚部の周囲に全体にわたっ
て電極材料を積層し、ついで第２のレジスト膜をマスク
としてエッチングによりゲート電極の太い頂部を形成
し、(e´) 第１および第２のレジスト膜を除去して断面
がＴ字形のゲート電極を形成せしめることを特徴とする
ものである。
【００１２】
【作用】本発明によれば、まず細い脚部を形成し、つい
でその上に太い頂部を前記脚部の周囲のレジスト膜を台
として形成し、断面がＴ字形のゲート電極を形成してい
るため、頂部の中心部に溝ができず、頂部の底との距離
に狭い部分ができず、段切れが発生しない。
でその上に太い頂部を前記脚部の周囲のレジスト膜を台
として形成し、断面がＴ字形のゲート電極を形成してい
るため、頂部の中心部に溝ができず、頂部の底との距離
に狭い部分ができず、段切れが発生しない。
【００１３】また、頂部を形成するための脚部周囲のレ
ジスト膜はベーキングにより形成しており、レジスト膜
をある厚さ残しておく必要がなく簡単に、しかも確実に
形成できる。
ジスト膜はベーキングにより形成しており、レジスト膜
をある厚さ残しておく必要がなく簡単に、しかも確実に
形成できる。
【００１４】さらに、脚部を形成し、その上に頂部を形
成するため、脚部を形成したのち、半導体基板表面に保
護膜を形成でき、そののち頂部を形成して断面がＴ字形
のゲート電極を形成でき、Ｔ字形の頂部の下にも充分保
護膜を形成できる。
成するため、脚部を形成したのち、半導体基板表面に保
護膜を形成でき、そののち頂部を形成して断面がＴ字形
のゲート電極を形成でき、Ｔ字形の頂部の下にも充分保
護膜を形成できる。
【００１５】
【実施例】つぎに、図面を参照しながら本発明の一実施
例である断面がＴ字形のゲート電極を有する半導体装置
の製法について説明する。図１〜２は本発明の一実施例
である高周波用ＦＥＴの製造工程を示す断面説明図であ
る。
例である断面がＴ字形のゲート電極を有する半導体装置
の製法について説明する。図１〜２は本発明の一実施例
である高周波用ＦＥＴの製造工程を示す断面説明図であ
る。
【００１６】まず、図１(a) に示すように、半導体基板
表面に不純物含有半導体層を形成し、その両端にソース
電極３およびドレイン電極４を形成する。具体例として
は、半絶縁性のＧａＡｓ基板１の表面に、ｎ型のＧａＡ
ｓ層２をエピタキシャル成長し、その両端部をエッチン
グして断面が台形状のメサ型の動作層を形成する。その
のちＡｕ−Ｇｅ膜を用いて図１(a) に示すように、ソー
ス電極３およびドレイン電極４を形成する。また動作層
としてはｎ型ＧａＡｓ層の他、ＡｌＧａＡｓとＧａＡｓ
またはＩｎＧａＡｓとのヘテロ接合構造などを用いるこ
ともできる。
表面に不純物含有半導体層を形成し、その両端にソース
電極３およびドレイン電極４を形成する。具体例として
は、半絶縁性のＧａＡｓ基板１の表面に、ｎ型のＧａＡ
ｓ層２をエピタキシャル成長し、その両端部をエッチン
グして断面が台形状のメサ型の動作層を形成する。その
のちＡｕ−Ｇｅ膜を用いて図１(a) に示すように、ソー
ス電極３およびドレイン電極４を形成する。また動作層
としてはｎ型ＧａＡｓ層の他、ＡｌＧａＡｓとＧａＡｓ
またはＩｎＧａＡｓとのヘテロ接合構造などを用いるこ
ともできる。
【００１７】つぎに半導体基板表面のソース電極３とド
レイン電極４のあいだに、ゲート電極の脚部を形成する
（図１(b) 参照）。具体例としては前述のソース電極３
とドレイン電極４が形成された半導体基板１の表面全体
に電子線ビーム（ＥＢ）用ポジ型レジストを塗布してレ
ジスト膜５を形成し、ゲート電極形成場所のみに電子線
ビームを照射してレジスト膜５に第１の開口部６を形成
し、ｎ型ＧａＡｓ層２を露出させる。引き続き、エッチ
ング液によりＧａＡｓ層２にリセス７を形成する。リセ
ス７を形成するのはゲート−ソース電極間またはゲート
−ドレイン電極間の抵抗を小さくするため、この領域の
ｎ型層を充分厚くするとともに、ゲート電極とドレイン
電極およびソース電極との耐圧を向上させるためであ
る。つぎに蒸着法またはスパッタ法により電極材料とし
てのＴｉ、Ｐｔ、Ａｕの各膜を積層し、断面が矩形状の
ゲート電極８の脚部８ａを形成する。この脚部８ａをＴ
ｉ、Ｐｔ、Ａｕの３層で形成するのは、Ａｕ膜を直接Ｇ
ａＡｓ層上に形成すると、半導体層と反応し易く、Ｔｉ
膜は半導体層と安定した界面をうるのに適し、Ｐｔ膜は
ＡｕがＴｉ膜を介してＧａＡｓ層に拡散するのを防ぐた
めである。この電極材料を蒸着により積層する際、レジ
スト膜５に第１の開口部６の形成されているところは第
１の開口部６の底部であるｎ型ＧａＡｓ層２のリセス７
上に積層されて断面が矩形状のゲート電極の脚部８ａが
形成され、第１の開口部６の形成されていないところは
レジスト膜５上に金属膜12が積層される。
レイン電極４のあいだに、ゲート電極の脚部を形成する
（図１(b) 参照）。具体例としては前述のソース電極３
とドレイン電極４が形成された半導体基板１の表面全体
に電子線ビーム（ＥＢ）用ポジ型レジストを塗布してレ
ジスト膜５を形成し、ゲート電極形成場所のみに電子線
ビームを照射してレジスト膜５に第１の開口部６を形成
し、ｎ型ＧａＡｓ層２を露出させる。引き続き、エッチ
ング液によりＧａＡｓ層２にリセス７を形成する。リセ
ス７を形成するのはゲート−ソース電極間またはゲート
−ドレイン電極間の抵抗を小さくするため、この領域の
ｎ型層を充分厚くするとともに、ゲート電極とドレイン
電極およびソース電極との耐圧を向上させるためであ
る。つぎに蒸着法またはスパッタ法により電極材料とし
てのＴｉ、Ｐｔ、Ａｕの各膜を積層し、断面が矩形状の
ゲート電極８の脚部８ａを形成する。この脚部８ａをＴ
ｉ、Ｐｔ、Ａｕの３層で形成するのは、Ａｕ膜を直接Ｇ
ａＡｓ層上に形成すると、半導体層と反応し易く、Ｔｉ
膜は半導体層と安定した界面をうるのに適し、Ｐｔ膜は
ＡｕがＴｉ膜を介してＧａＡｓ層に拡散するのを防ぐた
めである。この電極材料を蒸着により積層する際、レジ
スト膜５に第１の開口部６の形成されているところは第
１の開口部６の底部であるｎ型ＧａＡｓ層２のリセス７
上に積層されて断面が矩形状のゲート電極の脚部８ａが
形成され、第１の開口部６の形成されていないところは
レジスト膜５上に金属膜12が積層される。
【００１８】つぎに、レジスト膜を除去して半導体基板
の表面全体にわたって保護膜９を形成する（図１(c) 参
照）。この保護膜９は動作層であるｎ型ＧａＡｓ層表面
が損傷を受けるのを防止するためのものである。しかし
ＧａＡｓ層の表面は比較的安定であり、好環境で使用す
るばあいには保護膜９はなくても支障はない。具体例と
しては、アセトンでレジスト膜を腐蝕除去する。その結
果レジスト膜５上に積層されていた電極材料も除去され
（リフトオフ）、ＧａＡｓ層２上に形成されたゲート電
極の脚部のみが残る。そののち、半導体基板１の表面全
面にＥＣＲプラズマＣＶＤ法により保護膜であるＳｉＮ
膜を形成する。
の表面全体にわたって保護膜９を形成する（図１(c) 参
照）。この保護膜９は動作層であるｎ型ＧａＡｓ層表面
が損傷を受けるのを防止するためのものである。しかし
ＧａＡｓ層の表面は比較的安定であり、好環境で使用す
るばあいには保護膜９はなくても支障はない。具体例と
しては、アセトンでレジスト膜を腐蝕除去する。その結
果レジスト膜５上に積層されていた電極材料も除去され
（リフトオフ）、ＧａＡｓ層２上に形成されたゲート電
極の脚部のみが残る。そののち、半導体基板１の表面全
面にＥＣＲプラズマＣＶＤ法により保護膜であるＳｉＮ
膜を形成する。
【００１９】つぎに、半導体基板の表面全面に第１のレ
ジスト膜を形成し、パターニングにより、前記ゲート電
極の脚部周囲のレジスト膜を除去し、開口部を形成する
（図２(d) 参照）。具体例としてはポジ型フォトレジス
トを脚部８ａが隠れる程度に全面に塗布して第１のフォ
トレジスト膜10を形成し、脚部８ａの周囲をマスキング
して露光し現像することにより、第２の開口部11を形成
する。
ジスト膜を形成し、パターニングにより、前記ゲート電
極の脚部周囲のレジスト膜を除去し、開口部を形成する
（図２(d) 参照）。具体例としてはポジ型フォトレジス
トを脚部８ａが隠れる程度に全面に塗布して第１のフォ
トレジスト膜10を形成し、脚部８ａの周囲をマスキング
して露光し現像することにより、第２の開口部11を形成
する。
【００２０】つぎに、ベーキングしてレジスト膜を変形
させ、脚部８ａの根元をレジスト膜で埋める（図２(e)
参照）。具体例としては、140 〜160 ℃で約１〜２分間
熱処理することによりフォトレジスト膜10は軟化して脚
部８ａの方に流れ込み、図２(e) に示すように脚部８ａ
の頭が露出する程度にフォトレジスト膜が形成される。
させ、脚部８ａの根元をレジスト膜で埋める（図２(e)
参照）。具体例としては、140 〜160 ℃で約１〜２分間
熱処理することによりフォトレジスト膜10は軟化して脚
部８ａの方に流れ込み、図２(e) に示すように脚部８ａ
の頭が露出する程度にフォトレジスト膜が形成される。
【００２１】つぎに、前記露出した脚部８ａの上部およ
び該脚部の周囲全体にわたって電極材料を積層し、第２
のレジスト膜をマスクとしてエッチングによりゲート電
極の太い頂部８ｂを形成する。なお、頂部８ｂの電極材
料を積層する際に、脚部８ａの表面に保護膜９が形成さ
れているばあいは電極材料を形成する前に脚部８ａの露
出部分の保護膜９を除去してから電極材料膜13を形成す
る。具体例としては保護膜が形成されているばあいは、
まず緩衝フッ酸で処理することにより、第１のフォトレ
ジスト膜10の上に露出している脚部８ａの表面のＳｉＮ
膜を除去し、脚部８ａのＡｕ膜を露出させる。ついで、
蒸着法によりＴｉ被膜を約0.05〜0.1 μｍ形成し、さら
に同じく蒸着法によりＡｕ膜を0.3 〜1.0 μｍ成膜し、
電極材料膜13を形成する。このＴｉ膜は脚部８ａの上部
とＡｕとの密着性を向上させるためのもので、その上に
電気抵抗の小さいＡｕ膜を形成する。
び該脚部の周囲全体にわたって電極材料を積層し、第２
のレジスト膜をマスクとしてエッチングによりゲート電
極の太い頂部８ｂを形成する。なお、頂部８ｂの電極材
料を積層する際に、脚部８ａの表面に保護膜９が形成さ
れているばあいは電極材料を形成する前に脚部８ａの露
出部分の保護膜９を除去してから電極材料膜13を形成す
る。具体例としては保護膜が形成されているばあいは、
まず緩衝フッ酸で処理することにより、第１のフォトレ
ジスト膜10の上に露出している脚部８ａの表面のＳｉＮ
膜を除去し、脚部８ａのＡｕ膜を露出させる。ついで、
蒸着法によりＴｉ被膜を約0.05〜0.1 μｍ形成し、さら
に同じく蒸着法によりＡｕ膜を0.3 〜1.0 μｍ成膜し、
電極材料膜13を形成する。このＴｉ膜は脚部８ａの上部
とＡｕとの密着性を向上させるためのもので、その上に
電気抵抗の小さいＡｕ膜を形成する。
【００２２】そののち、第２のフォトレジストを全面に
塗布してパターニングし、ゲート電極の頂部とする部分
のみ第２のフォトレジスト膜14を残し（図２(f) 参
照）、アルゴン原子などを照射するイオンミリングによ
り第２のフォトレジスト膜のない部分の電極材料膜13を
除去する。この第２のフォトレジスト膜14はフォトレジ
スト以外の電子ビームレジストや他のレジストを使用す
ることができ、また電極材料膜のエッチングもイオンミ
リング以外のＲＩＥ法などの他のドライエッチングやウ
ェットエッチングにより行うこともできる。
塗布してパターニングし、ゲート電極の頂部とする部分
のみ第２のフォトレジスト膜14を残し（図２(f) 参
照）、アルゴン原子などを照射するイオンミリングによ
り第２のフォトレジスト膜のない部分の電極材料膜13を
除去する。この第２のフォトレジスト膜14はフォトレジ
スト以外の電子ビームレジストや他のレジストを使用す
ることができ、また電極材料膜のエッチングもイオンミ
リング以外のＲＩＥ法などの他のドライエッチングやウ
ェットエッチングにより行うこともできる。
【００２３】そののちアセトンで第２のレジスト膜14お
よび第１のレジスト膜10を除去することにより、図２
(g) に示すように頂部８ｂが太く、脚部８ａが細い断面
がＴ字形のゲート電極を半導体基板上に形成できる。
よび第１のレジスト膜10を除去することにより、図２
(g) に示すように頂部８ｂが太く、脚部８ａが細い断面
がＴ字形のゲート電極を半導体基板上に形成できる。
【００２４】そののちソース電極３、ドレイン電極４上
の保護膜９をエッチングすることにより、半絶縁性半導
体基板をチャネル領域とするＦＥＴが構成される。な
お、この実施例では、最初にソース電極３とドレイン電
極４を形成する例で説明したが、最初に行わなくても、
最後の工程で形成してもよい。
の保護膜９をエッチングすることにより、半絶縁性半導
体基板をチャネル領域とするＦＥＴが構成される。な
お、この実施例では、最初にソース電極３とドレイン電
極４を形成する例で説明したが、最初に行わなくても、
最後の工程で形成してもよい。
【００２５】前述の実施例では半絶縁性ＧａＡｓ基板１
上に厚いｎ型ＧａＡｓ層２を形成してソース抵抗を下げ
る例で説明したが、ｎ型層上にｎ＋型の高濃度領域層を
形成してもよい。
上に厚いｎ型ＧａＡｓ層２を形成してソース抵抗を下げ
る例で説明したが、ｎ型層上にｎ＋型の高濃度領域層を
形成してもよい。
【００２６】さらに電極膜の材料も前述のＴｉ、Ｐｔ、
Ａｕの３層構造とＴｉ、Ａｕ２層構造の例に限らず、他
の金属で形成することもできる。
Ａｕの３層構造とＴｉ、Ａｕ２層構造の例に限らず、他
の金属で形成することもできる。
【００２７】
【発明の効果】本発明によれば、プロセスが簡単でＴ字
形ゲート電極を簡単に形成でき、しかもＴ字形ゲートの
脚部と頂部のエッジ部分同士で間隔の狭い部分が形成さ
れず、段切れが生じないＴ字形のゲート電極を形成でき
る。しかも、本発明によれば、特殊のレジスト膜を使用
しないで、通常のフォトレジスト膜の使用のみで形成で
きる。従って製造コストが下がり、信頼性の良い高周波
ＦＥＴをうることができ、衛星放送やマイクロ波通信に
大いに寄与する。
形ゲート電極を簡単に形成でき、しかもＴ字形ゲートの
脚部と頂部のエッジ部分同士で間隔の狭い部分が形成さ
れず、段切れが生じないＴ字形のゲート電極を形成でき
る。しかも、本発明によれば、特殊のレジスト膜を使用
しないで、通常のフォトレジスト膜の使用のみで形成で
きる。従って製造コストが下がり、信頼性の良い高周波
ＦＥＴをうることができ、衛星放送やマイクロ波通信に
大いに寄与する。
【００２８】さらに、本発明によれば、ゲート電極下の
半導体基板（動作層）の表面にあらかじめ保護膜を形成
することができ、一層信頼性の高い半導体装置をうるこ
とができる。
半導体基板（動作層）の表面にあらかじめ保護膜を形成
することができ、一層信頼性の高い半導体装置をうるこ
とができる。
【図１】本発明の一実例である半導体装置の製法の前半
の工程断面図である。
の工程断面図である。
【図２】本発明の一実例である半導体装置の製法の後半
の工程断面図である。
の工程断面図である。
【図３】従来のＴ字形ゲート形成方法の工程断面図であ
る。
る。
【図４】従来のＴ字形ゲートの段切れ、およびその防止
方法を説明する概略図である。
方法を説明する概略図である。
【符号の説明】 １ 半導体基板 ８ ゲート電極 ８ａ 脚部 ８ｂ 頂部 10 第１のフォトレジスト膜 11 第２のフォトレジスト膜
Claims (2)
- 【請求項１】 (a) 半導体基板の表面にゲート電極の細
い脚部を形成し、 (b) 前記半導体基板の表面全体にわたって第１のレジス
ト膜を設けて前記脚部の周囲に開口部を形成し、 (c) 前記半導体基板をベーキングして第１のレジスト膜
を変形させ、前記開口部を埋めて脚部の上部を露出さ
せ、 (d) 前記露出した脚部の上部および該脚部の周囲全体に
わたってに電極材料を積層し、ついで第２のレジスト膜
をマスクとしてエッチングによりゲート電極の太い頂部
を形成し、 (e) 第１および第２のレジスト膜を除去して断面がＴ字
形のゲート電極を形成せしめることを特徴とする半導体
装置の製法。 - 【請求項２】 (a´) 半導体基板の表面にゲート電極の
細い脚部を形成し、ついでその表面に保護膜を設け、 (b´) 該保護膜の表面全体にわたって第１のレジスト膜
を設けて前記脚部の周囲に開口部を形成し、 (c´) 前記半導体基板をベーキングして第１のレジスト
膜を変形させることにより前記開口部を埋めて脚部の上
部を露出させ、該露出した脚部の上部に設けられた保護
膜を除去し、 (d´) 前記露出した脚部の上部および該脚部の周囲に全
体にわたって電極材料を積層し、ついで第２のレジスト
膜をマスクとしてエッチングによりゲート電極の太い頂
部を形成し、 (e´) 第１および第２のレジスト膜を除去して断面がＴ
字形のゲート電極を形成せしめることを特徴とする半導
体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20000392A JPH0653244A (ja) | 1992-07-27 | 1992-07-27 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20000392A JPH0653244A (ja) | 1992-07-27 | 1992-07-27 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653244A true JPH0653244A (ja) | 1994-02-25 |
Family
ID=16417183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20000392A Pending JPH0653244A (ja) | 1992-07-27 | 1992-07-27 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653244A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5776820A (en) * | 1995-01-30 | 1998-07-07 | Honda Giken Kogyo Kabushiki Kaisha | Method of forming a high-frequency transistor T gate electrode |
| US11296255B2 (en) | 2019-01-29 | 2022-04-05 | Nichia Corporation | Manufacturing method of light-emitting element |
-
1992
- 1992-07-27 JP JP20000392A patent/JPH0653244A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5776820A (en) * | 1995-01-30 | 1998-07-07 | Honda Giken Kogyo Kabushiki Kaisha | Method of forming a high-frequency transistor T gate electrode |
| US11296255B2 (en) | 2019-01-29 | 2022-04-05 | Nichia Corporation | Manufacturing method of light-emitting element |
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