JPH0653206A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0653206A
JPH0653206A JP4201207A JP20120792A JPH0653206A JP H0653206 A JPH0653206 A JP H0653206A JP 4201207 A JP4201207 A JP 4201207A JP 20120792 A JP20120792 A JP 20120792A JP H0653206 A JPH0653206 A JP H0653206A
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JP
Japan
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film
electrode
gap
oxide film
movable electrode
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JP4201207A
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English (en)
Inventor
Yasukazu Iwasaki
靖和 岩崎
Original Assignee
Nissan Motor Co Ltd
日産自動車株式会社
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Abstract

(57)【要約】 【目的】常に精度良く、極めて微細なオペレーショナル
・ギャップを容易に実現することの出来る半導体装置
(例えば静電型アクチュエータ)の製造方法を提供す
る。 【構成】微小なオペレーショナル・ギャップを隔てて固
定電極と可動電極とを有する静電型アクチュエータを製
造する方法において、第1の電極(例えば固定電極)を
形成し、該第1の電極の側壁に酸化膜を形成し、該酸化
膜に接して第2の電極(例えば可動電極)の部材を形成
した後、上記酸化膜を犠牲エッチングしてオペレーショ
ナル・ギャップを形成する製造方法。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、静電型アクチュエー
タ等の半導体装置、いわゆるマイクロ装置の製造方法に
関する。
【0002】
【従来の技術】静電型アクチュエータは、超小型のアク
チュエータであり、微小ギャップを隔てて形成された固
定電極と可動電極間に駆動電圧を印加することにより、
静電力によって可動電極を駆動するものである。なお、
静電型アクチュエータには、可動電極が直線的に移動す
るリニア型と、可動電極が回転する回転型とがある。従
来報告されている静電型アクチュエータにおいては、駆
動電圧として20〜60V程度のかなり高い電圧を必要
としている。その理由は次の通りである。すなわち、電
極間のギャップを形成する製造方法としてフォト工程エ
ッチングを用いており、そのギャップ幅は現在、約0.
5μmが限界(例えば16Mbit−DRAM)であり、そ
の精度にも限界があるため、固定電極と可動電極との間
のオペレーショナル・ギャップを、充分な静電気力が得
られるほど狭くすることが困難であり、結果として駆動
電圧を高くせざるを得なかったものである。しかし、最
近になって、サブミクロン・オペレーショナル・ギャッ
プを実現し、TTLレベル(5V)の電圧で動作する静
電型アクチュエータが報告された(例えば“Micro Elec
tro Mechanical Systems” 1991. pp.57〜62に記載)。
【0003】図4は、上記のTTLレベルの電圧で動作
する静電型アクチュエータの製造工程を示す断面図であ
る。以下、図4に基づいて上記先行技術の製造方法につ
いて説明する。 (a)まず、シリコン基板100を熱酸化して熱酸化シ
リコン膜101を形成する。その上にLPCVDを用い
てアクチュエータの構成部材であるポリシリコン膜10
2を成膜する。さらにその上にLPCVDによって窒化
シリコン膜103を形成する。次に、金属ニッケル膜1
04を真空蒸着法を用いて成膜する。 (b)次に、フォトリソグラフィー・エッチングによっ
てニッケル膜104をパターニングする。そして、この
ニッケル膜をマスクとし、RIEによってポリシリコン
102をエッチングし、アクチュエータの形を形成す
る。 (c)次に、ニッケル膜104のマスクを除去した後、
熱酸化を行ない、ポリシリコン102を酸化し、側壁に
酸化膜105を形成する。このとき、窒化シリコン膜1
04はポリシリコン102の表面が酸化されるのを防ぐ
保護膜となっている。また、側壁の酸化膜105の厚さ
によってオペレーショナル・ギャップを調節するが、こ
れについては後述する。 (d)次に、表面の窒化シリコン膜103を除去した
後、上記構造体をフッ酸液中に浸すことによって固定電
極211と可動電極210が形成される。 なお、図4では、可動電極210が動いた状態、すなわ
ち電圧印加状態を示している。また、図4は一方向の断
面図であるため、可動電極210が他から全く切り離さ
れた形状になっているが、実際には紙面の前後方向でブ
リッジ状につながっており、固定電極211と可動電極
210間に駆動電圧を印加することにより、可動電極2
10が変位するようになっている。
【0004】次に、図5および図6はサブミクロンサイ
ズのオペレーショナル・ギャップの調節方法を説明する
ための断面図である。以下、説明する。 (a)ポリシリコン膜をエッチングし、固定電極211
および可動電極210の各電極の大体の形を形成する
(前記図4の(a)〜(b)に相当)。このとき、相対
する電極間の初期のギャップをdとする。 (b)熱酸化を行ない、電極ポリシリコンの側壁に酸化
膜105を形成する(前記図4の(c)に相当)。この
ときできる酸化膜の厚さをtとする。 (c)上記酸化膜105をウエットエッチングによって
除去する(前記図4の(d)に相当)。 (d)上記の一連のプロセスによって電極の幅が少し狭
くなり、同時に相対する電極間のギャップが広くなる。
このときできるギャップgがオペレーショナル・ギャッ
プであり、このオペレーショナル・ギャップgは、上記
工程(a)で形成されたギャップdと、熱酸化によって
形成された酸化膜105の厚さtとによって決定され
る。実際には、リソグラフィによって形成されたギャッ
プdを測定してから、希望するギャップgが得られるよ
うに酸化膜の厚さtを決定する。
【0005】
【発明が解決しようとする課題】上記のような従来のオ
キシデーションマシーニングによる静電型アクチュエー
タの製造方法においては、電極を形成しておいてから熱
酸化と酸化膜エッチングによってオペレーショナル・ギ
ャップを微調節する手法となっていたため、オペレーシ
ョナル・ギャップの調整前の工程であるドライエッチン
グあるいはフォトリソグラフィ等の工程でのパターンシ
フト量を或る程度前もって合わせ込んでおく必要があ
り、またプロセスごとに必要な酸化膜の厚さを決定しな
ければならないので、作業が複雑で工数がかかるという
問題がある。また、図6に示すように、オペレーション
範囲999内にサブミクロン・オペレーショナル・ギャ
ップのオーバーラップ1000を直接形成することは出
来ない。つまり、図5の(a)〜(c)に示す工程で形
成した状態では、可動電極210と固定電極211との
間隔が大きく、サブミクロン・オペレーション・ギャッ
プのオーバーラップ1000とはならない。図5(c)
に示した隙間1001分だけ可動電極210が移動し
て、図5(d)に示すように、可動電極210の先端部
が2つの固定電極211の間隔が狭くなっている部分に
入り込むと、サブミクロン・オペレーション・ギャップ
となる。このサブミクロン・ギャップで動作させるため
には、製造上、隙間1001分だけ余分なスペースが必
要となる。さらに、上記の製造法では、リニア型アクチ
ュエータの製造には適用できるが、回転型アクチュエー
タの製造は困難である、等の多くの問題があった。
【0006】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、常に精度良く、極
めて微細なオペレーショナル・ギャップを容易に実現す
ることの出来る半導体装置の製造方法を提供することを
目的とする。
【0007】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、第1の
電極(例えば後記図1の固定電極211に相当)を形成
する工程と、上記第1の電極の側壁に膜(例えば後記図
1の酸化膜105に相当)を形成する工程と、上記第1
の電極の側壁の膜に接して第2の電極(例えば後記図1
の可動電極210に相当)の部材を形成する工程と、上
記第1の電極と第2の電極間の膜を犠牲層エッチングし
て除去し、ギャップを形成する工程と、を備えている。
【0008】
【作用】上記のように、本発明においては、例えば固定
電極となる第1の電極を形成した後、該第1の電極の側
壁に膜(例えば酸化膜)を形成し、次に、例えば可動電
極となる第2の電極を形成する部材を埋め込んだ後、上
記側壁の膜を犠牲エッチングして除去することにより、
オペレーショナル・ギャップを形成するものである。し
たがって本発明においては、両電極に接して挟まれた上
記の膜の部分がオペレーショナル・ギャップとなるの
で、フォトリソグラフィ、あるいはドライエッチングの
限界精度あるいはパターンシフト量等に拘らず、常に精
度良く、極めて微細なオペレーショナル・ギャップを実
現することが出来る。また、そのオペレーショナル・ギ
ャップの大きさは上記膜の厚さによって一意的に定める
ことができるので、任意の値に容易に設定することが出
来る。
【0009】
【実施例】図1は、本発明の製造工程の一実施例を示す
断面図である。以下、(a)〜(f)の各工程にしたが
って説明する。 (a)まず、シリコン基板100を熱酸化し、熱酸化シ
リコン膜101を形成し、その上にLPCVDを用いて
アクチュエータの構成部材であるポリシリコン膜102
を成膜し、さらにその上にマスク300を形成する。 (b)次に、RIEによってポリシリコン102をエッ
チングし、固定電極211の形を形成する。 (c)熱酸化を行ない、固定電極211の側壁に酸化膜
105を形成する。 (d)次に、可動電極210の部材であるポリシリコン
膜302を成膜する。 (e)次に、ポリシリコン膜302を固定電極211の
高さまでRIEによってエッチバックする。 (f)次に、上記側壁の酸化膜105と熱酸化シリコン
膜101を犠牲層エッチングすることにより、固定電極
211、可動電極210およびオペレーショナル・ギャ
ップ303が形成される。 なお、図1は一方向の断面図であるため、可動電極21
0が他から全く切り離された形状になっているが、実際
には紙面の前後方向でブリッジ状につながっており、固
定電極211と可動電極210間に駆動電圧を印加する
ことにより、可動電極が変位するようになっている。
【0010】上記のように本実施例においては、まず固
定電極を形成し、該固定電極の側壁に酸化膜を形成し、
該酸化膜に接して可動電極の部材を形成した後、上記酸
化膜を犠牲エッチングしてオペレーショナル・ギャップ
を形成するように構成している。したがって両電極に接
して挟まれた酸化膜105の部分がオペレーショナル・
ギャップとなるので、フォトリソグラフィ、あるいはド
ライエッチングの限界精度あるいはパターンシフト量等
に拘らず、常に精度良く、極めて微細なオペレーショナ
ル・ギャップを実現することが出来る。また、そのオペ
レーショナル・ギャップの大きさは上記酸化膜の厚さに
よって一意的に定めることができるので、任意の値に容
易に設定することが出来る。
【0011】なお、上記の本実施例においては、まず固
定電極211の形を形成してから、可動電極210の構
成部材302を埋め込んで形成しているが、先に可動電
極210の形を形成してから、固定電極211の構成部
材を埋め込んでも良い。また、本実施例では、静電型リ
ニアアクチュエータを例示したが、静電型回転アクチュ
エータ等他の静電型アクチュエータであっても、全く同
様のプロセスでオペレーショナル・ギャップを形成する
ことができる。また、本実施例では、固定電極および可
動電極の構成部材としてポリシリコンを用いた場合を例
示したが、基板上に酸化膜を介してシリコン単結晶膜の
ある、いわゆるSOI基板を用いれば、固定電極の構成
部材として単結晶シリコンを用いることができる。ま
た、可動電極の電極材料もポリシリコンに限らず他のC
VD膜等も利用可能である。また、断面図のため説明を
省いたが、当然のことながらエッチバック(図1の
(e)の工程)後、犠牲層エッチング(図1の(f)の
工程)前にフォトリソグラフィ・エッチング工程があ
る。また、固定電極の側壁のみを酸化させるために、固
定電極の表面に保護膜を設けても良い。
【0012】次に、図2は、本発明の第2の実施例を示
す断面図である。図2において、 (a)シリコン基板100に高不純物濃度の埋込層30
5を形成し、エピタキシャルシリコン層304を形成
し、該エピタキシャルシリコン層304を熱酸化した
後、フォト・エッチング工程によって酸化膜マスク30
6を形成する。 (b)上記酸化膜マスク306によってトレンチ301
を形成した後、熱酸化によって側壁の酸化膜105を形
成する。 (c)反応性イオンエッチング(RIE)によって酸化
膜105の底面をエッチングし、トレンチ底部のシリコ
ン面307を露出させる。この際、RIEの異方性と上
面、底面の酸化膜厚さの差異とによって、側壁の酸化膜
と上面の酸化膜を残すことができる。 (d)次に、トレンチ301内部に、選択エピタキシャ
ル成長法によって選択エピタキシャルシリコン層308
を形成する。 (e)次に、側壁の酸化膜105を犠牲層エッチング
し、また埋込層305を例えばフッ酸:硝酸:酢酸=
1:3:8の溶液で選択エッチングして除去することに
より、可動電極210と固定電極211(本例では基板
に電位が落ちている)と、オペレーショナル・ギャップ
303が形成される。
【0013】なお、本実施例においても、静電型リニア
アクチュエータを例として説明したが、静電型回転アク
チュエータ等、他の静電型アクチュエータであっても同
様のプロセスでオペレーショナル・ギャップを形成する
ことができる。また、本実施例では、可動電極210の
電極の構成材料として選択エピタキシャルシリコン膜を
用いた場合を説明したが、他の選択CVD膜あるいは選
択めっき膜等も利用可能である。また、断面図のため説
明を省いたが、当然のことながら、選択エピタキシャル
成長(図2の(d)の工程)後、犠牲層エッチング(図
2の(e)の工程)前に、フォトリソグラフィ・エッチ
ング工程による可動電極ないしは固定電極と可動電極の
両電極の形を形成する工程が必要である。また、本実施
例においても、第1の電極の側壁のみを酸化させるため
の保護膜を固定電極の表面に設けても良い。
【0014】次に、図3は、本発明の第3の実施例を示
す断面図である。図3において、 (a)シリコン基板100に熱酸化シリコン膜101を
形成し、ポリシリコン膜102を成膜し、SiO2膜3
09を成膜し、さらにシリコン窒化膜310を成膜す
る。 (b)次に、フォトリソグラフィ・エッチング工程によ
り、トレンチ301を形成し、固定電極211の形を形
成する。 (c)次に、固定電極211の側壁を熱酸化して側壁の
酸化膜105を形成する。 (d)次に、選択デポジションの活性層を形成する材
料、例えばシリコンをスパッタし、固定電極211の表
面のシリコン層をシリコン窒化膜310と共にリフトオ
フし、トレンチ底部にのみ活性層311を形成する。 (e)次に、上記活性層311上部に、可動電極の構成
部材、例えばタングステンを選択的にデポジションし、
選択デポジション膜312を形成する。 (f)次に、上記側壁の酸化膜105と、熱酸化膜10
1を犠牲層エッチングすることにより、固定電極211
と可動電極210と、オペレーショナル・ギャップ30
3とが形成される。
【0015】なお、本実施例においても、図1に示した
実施例と同様に、いわゆるSOI基板を用いることがで
きる。また、可動電極の構成材料としては、選択CVD
膜に限らず、選択めっき膜でも良い。この場合には活性
層としてはPdを蒸着すればよい。また本実施例も、リ
ニア型、回転型等によらず、オペレーショナル・ギャッ
プを形成することができる。なお、これまでの説明にお
いては、静電型アクチュエータについてのみ説明した
が、それ以外のマイクロ装置においても、微小ギャップ
を隔てた2つ以上の電極を有する半導体装置であれば、
本発明を適用することが出来る。
【0016】
【発明の効果】以上説明してきたように、この発明によ
れば、第1の電極を形成し、該第1の電極の側壁に膜を
形成し、該膜に接して第2の電極の部材を形成した後、
上記膜を犠牲層エッチングしてオペレーショナル・ギャ
ップを形成するように構成したことにより、フォトリソ
グラフィ、あるいはドライエッチングの限界精度あるい
はパターンシフト量等に拘らず、常に精度良く、極めて
微細なオペレーショナル・ギャップを実現することが出
来る。また、そのオペレーショナル・ギャップの大きさ
は上記膜の厚さによって一意的に定めることができるの
で、任意の値に容易に設定することが出来る、という効
果が得られる。また、図1および図2の実施例において
SOI基板を用いた場合、および図3の実施例において
可動電極を単結晶シリコンで構成した場合には、ポリシ
リコンを用いた場合に比べて信頼性が向上し、かつ、側
壁酸化後の表面ラフネスもポリシリコンに比べで極めて
小さくなる、という利点がある。
【図面の簡単な説明】
【図1】本発明の製造工程の第1の実施例を示す断面
図。
【図2】本発明の製造工程の第2の実施例を示す断面
図。
【図3】本発明の製造工程の第3の実施例を示す断面
図。
【図4】従来技術の製造工程の一例を示す断面図。
【図5】オペレーショナル・ギャップの調節方法を説明
するための断面図。
【図6】オペレーショナル・ギャップの調節方法を説明
するための断面図。
【符号の説明】
100…シリコン基板 101…熱酸化シリコン膜 102…ポリシリコン膜 105…酸化膜 210…可動電極 211…固定電極 300…マスク 302…ポリシリコン膜 303…オペレーショナル・ギャップ 304…シャルシリコン層 305…高不純物濃度の埋込層 306…酸化膜マスク 307…トレンチ底部のシリコン面 308…選択エピタキシャルシリコン層 309…SiO2膜 310…シリコン窒化膜 311…活性層 312…選択デポジション膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】微小ギャップを隔てた2つ以上の電極を有
    する半導体装置を製造する方法において、 第1の電極を形成する工程と、 上記第1の電極の側壁に膜を形成する工程と、 上記第1の電極の側壁の膜に接して第2の電極の部材を
    形成する工程と、 上記第1の電極と第2の電極間の膜を犠牲層エッチング
    して除去し、ギャップを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
JP4201207A 1992-07-28 1992-07-28 半導体装置の製造方法 Pending JPH0653206A (ja)

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