JPH0652128A - 複数のプロセッサを有した機器の制御方法 - Google Patents
複数のプロセッサを有した機器の制御方法Info
- Publication number
- JPH0652128A JPH0652128A JP4224690A JP22469092A JPH0652128A JP H0652128 A JPH0652128 A JP H0652128A JP 4224690 A JP4224690 A JP 4224690A JP 22469092 A JP22469092 A JP 22469092A JP H0652128 A JPH0652128 A JP H0652128A
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- JP
- Japan
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- cpu
- main
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- main cpu
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Abstract
(57)【要約】
【目的】 電源を投入した時から動作可能な状態になる
までの時間を短縮することができる複数のプロセッサを
有した機器の制御方法を提供する。 【構成】 電源投入時、メインＣＰＵ１１はメインＲＡ
Ｍ１２の全領域の検査を終了する前に、サブＣＰＵ２１
に対して、ＣＰＵ間インターフェース手段１４を介して
データを供給し、サブＣＰＵ２１はこのデータに従って
動作を行なう。
までの時間を短縮することができる複数のプロセッサを
有した機器の制御方法を提供する。 【構成】 電源投入時、メインＣＰＵ１１はメインＲＡ
Ｍ１２の全領域の検査を終了する前に、サブＣＰＵ２１
に対して、ＣＰＵ間インターフェース手段１４を介して
データを供給し、サブＣＰＵ２１はこのデータに従って
動作を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、メインＣＰＵとサブＣ
ＰＵを有した機器に係り、その電源投入後の初期動作の
制御方法に関する。
ＰＵを有した機器に係り、その電源投入後の初期動作の
制御方法に関する。
【０００２】
【従来の技術】従来、この種の複数のプロセッサを有し
た機器においては、電源投入後、メインＣＰＵとサブＣ
ＰＵが動作を開始する。メインＣＰＵはメインＲＡＭの
記憶領域全てを検査する。一方、サブＣＰＵは、メイン
ＣＰＵがメインＲＡＭの検査を終了する以前に、メイン
ＣＰＵから供給されるデータを受信可能な状態になるた
め、メインＣＰＵがメインＲＡＭの検査を終了するまで
待機状態になる。メインＣＰＵは、メインＲＡＭの検査
を終了するとＣＰＵ間インターフェース手段を介して、
サブＣＰＵに対してサブＣＰＵの動作モードを決定する
データを供給する。サブＣＰＵは、メインＣＰＵから供
給された動作モード決定データに従って、自己の動作モ
ードを決定し、その動作モードに必要な初期設定動作を
実行する。
た機器においては、電源投入後、メインＣＰＵとサブＣ
ＰＵが動作を開始する。メインＣＰＵはメインＲＡＭの
記憶領域全てを検査する。一方、サブＣＰＵは、メイン
ＣＰＵがメインＲＡＭの検査を終了する以前に、メイン
ＣＰＵから供給されるデータを受信可能な状態になるた
め、メインＣＰＵがメインＲＡＭの検査を終了するまで
待機状態になる。メインＣＰＵは、メインＲＡＭの検査
を終了するとＣＰＵ間インターフェース手段を介して、
サブＣＰＵに対してサブＣＰＵの動作モードを決定する
データを供給する。サブＣＰＵは、メインＣＰＵから供
給された動作モード決定データに従って、自己の動作モ
ードを決定し、その動作モードに必要な初期設定動作を
実行する。
【０００３】
【発明が解決しようとする課題】しかしながら、この種
の機器ではメインＲＡＭが大容量であるため、メインＣ
ＰＵがメインＲＡＭの検査を終了するためには、１分以
上の検査時間を要することが珍しくない。一方、サブＣ
ＰＵは比較的短時間、例えば５秒程度でメインＣＰＵか
らの動作モード決定データを受信可能な状態になる。従
って、サブＣＰＵはメインＣＰＵからの動作モード決定
データを１分近く待ち続けることになる。そして、メイ
ンＣＰＵからサブＣＰＵに対して動作モード決定データ
が供給されると、サブＣＰＵはそのデータに従った動作
モードに必要な初期設定を実行するが、この初期設定が
時間がかかる処理の場合、今度は逆に、メインＣＰＵ
が、サブＣＰＵの初期設定が終了するのを待つことにな
る。サブＣＰＵが初期設定を終了すると、この機器が初
めて使用可能な状態となるが、サブＣＰＵの初期設定は
１分以上かかることも珍しくない。従って、電源投入か
ら機器が動作可能な状態になるまで、長い時間を要する
という問題点がある。
の機器ではメインＲＡＭが大容量であるため、メインＣ
ＰＵがメインＲＡＭの検査を終了するためには、１分以
上の検査時間を要することが珍しくない。一方、サブＣ
ＰＵは比較的短時間、例えば５秒程度でメインＣＰＵか
らの動作モード決定データを受信可能な状態になる。従
って、サブＣＰＵはメインＣＰＵからの動作モード決定
データを１分近く待ち続けることになる。そして、メイ
ンＣＰＵからサブＣＰＵに対して動作モード決定データ
が供給されると、サブＣＰＵはそのデータに従った動作
モードに必要な初期設定を実行するが、この初期設定が
時間がかかる処理の場合、今度は逆に、メインＣＰＵ
が、サブＣＰＵの初期設定が終了するのを待つことにな
る。サブＣＰＵが初期設定を終了すると、この機器が初
めて使用可能な状態となるが、サブＣＰＵの初期設定は
１分以上かかることも珍しくない。従って、電源投入か
ら機器が動作可能な状態になるまで、長い時間を要する
という問題点がある。
【０００４】本発明は、上述した問題点を解決するもの
で、メインＣＰＵとサブＣＰＵの初期動作を効率的に行
うことで、電源を投入した時から動作可能な状態になる
までの時間を短縮する複数のプロセッサを有した機器の
制御方法を提供することを目的とする。
で、メインＣＰＵとサブＣＰＵの初期動作を効率的に行
うことで、電源を投入した時から動作可能な状態になる
までの時間を短縮する複数のプロセッサを有した機器の
制御方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、メインＣＰＵと、サブＣＰＵと、前記メイ
ンＣＰＵに接続され、複数の記憶領域を有するメインＲ
ＡＭと、前記メインＣＰＵと前記サブＣＰＵとの間でデ
ータを授受するＣＰＵ間インターフェース手段とを有し
た機器の制御方法において、電源投入後、前記メインＣ
ＰＵは、前記メインＲＡＭの全ての記憶領域の検査を終
了する以前に、前記ＣＰＵ間インターフェース手段を介
して前記サブＣＰＵに対してデータを供給し、前記サブ
ＣＰＵは、前記メインＣＰＵが前記メインＲＡＭの全て
の記憶領域の検査を終了する以前に、前記メインＣＰＵ
からのデータを受信することが可能な状態になり、前記
メインＣＰＵから供給されるデータを受信したとき、該
データに従って動作を行うものである。
に本発明は、メインＣＰＵと、サブＣＰＵと、前記メイ
ンＣＰＵに接続され、複数の記憶領域を有するメインＲ
ＡＭと、前記メインＣＰＵと前記サブＣＰＵとの間でデ
ータを授受するＣＰＵ間インターフェース手段とを有し
た機器の制御方法において、電源投入後、前記メインＣ
ＰＵは、前記メインＲＡＭの全ての記憶領域の検査を終
了する以前に、前記ＣＰＵ間インターフェース手段を介
して前記サブＣＰＵに対してデータを供給し、前記サブ
ＣＰＵは、前記メインＣＰＵが前記メインＲＡＭの全て
の記憶領域の検査を終了する以前に、前記メインＣＰＵ
からのデータを受信することが可能な状態になり、前記
メインＣＰＵから供給されるデータを受信したとき、該
データに従って動作を行うものである。
【０００６】
【作用】上記の方法によれば、電源投入後、メインＣＰ
ＵとサブＣＰＵが動作を開始する。メインＣＰＵは、メ
インＲＡＭの全領域の検査を終了する以前に、ＣＰＵ間
インターフェース手段を介してサブＣＰＵに対して動作
モードを決定するデータを送出する。その後、メインＲ
ＡＭの全領域の検査を終了する。一方、サブＣＰＵは、
メインＣＰＵからのデータを受信することが可能な状態
になり、ＣＰＵ間インターフェース手段を介してメイン
ＣＰＵから供給された動作モード決定データを受信す
る。このデータに従って、サブＣＰＵは、自己の動作モ
ードを決定し、この動作モードに必要な初期設定を実行
する。このようにして、サブＣＰＵの初期設定とメイン
ＣＰＵのメインＲＡＭの検査とが並行して行なわれるた
め、機器が使用可能になるまでの時間が短縮される。
ＵとサブＣＰＵが動作を開始する。メインＣＰＵは、メ
インＲＡＭの全領域の検査を終了する以前に、ＣＰＵ間
インターフェース手段を介してサブＣＰＵに対して動作
モードを決定するデータを送出する。その後、メインＲ
ＡＭの全領域の検査を終了する。一方、サブＣＰＵは、
メインＣＰＵからのデータを受信することが可能な状態
になり、ＣＰＵ間インターフェース手段を介してメイン
ＣＰＵから供給された動作モード決定データを受信す
る。このデータに従って、サブＣＰＵは、自己の動作モ
ードを決定し、この動作モードに必要な初期設定を実行
する。このようにして、サブＣＰＵの初期設定とメイン
ＣＰＵのメインＲＡＭの検査とが並行して行なわれるた
め、機器が使用可能になるまでの時間が短縮される。
【０００７】
【実施例】以下、本発明を具体化した一実施例を図面を
参照して説明する。図１は本実施例による印字装置の構
成を示す。メインＣＰＵ１１のバス３１には、メインＲ
ＡＭ１２と、メインＣＰＵ１１を駆動するプログラムを
内蔵するメインＲＯＭ１３と、サブＣＰＵ２１とのデー
タの授受を行なうＣＰＵ間インターフェース手段１４
と、メインＣＰＵ１１で処理された画像データを印字記
録媒体に記録する印字部１５と、種々の設定を行なうパ
ネルスイッチ１６と、電源を切ってもその記憶内容が失
われない不揮発性ＲＡＭ１７とが接続されている。
参照して説明する。図１は本実施例による印字装置の構
成を示す。メインＣＰＵ１１のバス３１には、メインＲ
ＡＭ１２と、メインＣＰＵ１１を駆動するプログラムを
内蔵するメインＲＯＭ１３と、サブＣＰＵ２１とのデー
タの授受を行なうＣＰＵ間インターフェース手段１４
と、メインＣＰＵ１１で処理された画像データを印字記
録媒体に記録する印字部１５と、種々の設定を行なうパ
ネルスイッチ１６と、電源を切ってもその記憶内容が失
われない不揮発性ＲＡＭ１７とが接続されている。
【０００８】一方、サブＣＰＵ２１のバス３２には、サ
ブＲＡＭ２２と、サブＣＰＵ２１を駆動するプログラム
を内蔵するサブＲＯＭ２３と、外部機器とのデータの授
受を行なう外部機器インターフェース２４とが接続され
ている。メインＣＰＵ１１とサブＣＰＵ２１とは、ＣＰ
Ｕ間インターフェース手段１４を介して接続されてい
て、両ＣＰＵ間でデータを授受できる。外部機器からの
印字データは、外部機器インターフェース２４を介して
一度サブＲＡＭ２２に蓄積され、その後、ＣＰＵ間イン
ターフェース手段１４を介してメインＣＰＵ１１に転送
される。メインＣＰＵ１１は、一旦この情報をメインＲ
ＡＭ１２に転送した後、必要なデータ処理を施して、印
字部１５に処理後のデータを転送する。また、外部機器
インターフェース２４のパラメータの設定等は、パネル
スイッチ１６から使用者によって行なわれるが、この設
定は不揮発性ＲＡＭ１７に保存され、記憶内容は電源を
切っても失われず、次回の使用に備えて保存される。
ブＲＡＭ２２と、サブＣＰＵ２１を駆動するプログラム
を内蔵するサブＲＯＭ２３と、外部機器とのデータの授
受を行なう外部機器インターフェース２４とが接続され
ている。メインＣＰＵ１１とサブＣＰＵ２１とは、ＣＰ
Ｕ間インターフェース手段１４を介して接続されてい
て、両ＣＰＵ間でデータを授受できる。外部機器からの
印字データは、外部機器インターフェース２４を介して
一度サブＲＡＭ２２に蓄積され、その後、ＣＰＵ間イン
ターフェース手段１４を介してメインＣＰＵ１１に転送
される。メインＣＰＵ１１は、一旦この情報をメインＲ
ＡＭ１２に転送した後、必要なデータ処理を施して、印
字部１５に処理後のデータを転送する。また、外部機器
インターフェース２４のパラメータの設定等は、パネル
スイッチ１６から使用者によって行なわれるが、この設
定は不揮発性ＲＡＭ１７に保存され、記憶内容は電源を
切っても失われず、次回の使用に備えて保存される。
【０００９】図２は、本実施例による印字装置のメイン
ＣＰＵ１１の初期動作を示すフローチャートである。電
源投入と同時に、メインＣＰＵ１１とサブＣＰＵ２１の
リセット信号が一定時間有効になり、次に無効になる。
これにより、メインＣＰＵ１１とサブＣＰＵ２１は動作
を開始する。以下、メインＣＰＵ１１の動作について説
明する。メインＣＰＵ１１は、メインＲＯＭ１３に格納
されているプログラムに従って動作を行なう。まず、メ
インＲＯＭ１３自身の内容に誤りがないかを検査する
（Ｓ１，Ｓ２）。検査により異常が検出された場合、パ
ネルスイッチ１６にメインＲＯＭ１３で異常が発生した
ことを表示する信号を送出し（Ｓ１３）、動作を停止す
る（Ｓ１７）。
ＣＰＵ１１の初期動作を示すフローチャートである。電
源投入と同時に、メインＣＰＵ１１とサブＣＰＵ２１の
リセット信号が一定時間有効になり、次に無効になる。
これにより、メインＣＰＵ１１とサブＣＰＵ２１は動作
を開始する。以下、メインＣＰＵ１１の動作について説
明する。メインＣＰＵ１１は、メインＲＯＭ１３に格納
されているプログラムに従って動作を行なう。まず、メ
インＲＯＭ１３自身の内容に誤りがないかを検査する
（Ｓ１，Ｓ２）。検査により異常が検出された場合、パ
ネルスイッチ１６にメインＲＯＭ１３で異常が発生した
ことを表示する信号を送出し（Ｓ１３）、動作を停止す
る（Ｓ１７）。
【００１０】Ｓ２で異常が検出されなかった場合は、次
に、メインＲＡＭ１２のうちで、メインＣＰＵ１１の基
本動作に必要な最低限のエリアの検査を行なう（Ｓ３，
Ｓ４）。検査により異常が検出された場合、パネルスイ
ッチ１６にメインＲＡＭ１２で異常が発生したことを表
示する信号を送出し（Ｓ１４）、動作を停止する（Ｓ１
７）。
に、メインＲＡＭ１２のうちで、メインＣＰＵ１１の基
本動作に必要な最低限のエリアの検査を行なう（Ｓ３，
Ｓ４）。検査により異常が検出された場合、パネルスイ
ッチ１６にメインＲＡＭ１２で異常が発生したことを表
示する信号を送出し（Ｓ１４）、動作を停止する（Ｓ１
７）。
【００１１】Ｓ４で異常が検出されなかった場合は、次
に、不揮発性ＲＡＭ１７からサブＣＰＵ２１の動作モー
ドを決定するデータを読み出す（Ｓ５）。次に、サブＣ
ＰＵ２１がデータ受信可能状態にあるかをチェックする
（Ｓ６）。サブＣＰＵ２１がデータ受信可能状態でない
場合、データ受信が可能になるまで待つ（Ｓ６でルー
プ）。サブＣＰＵ２１がデータ受信可能状態であった場
合は、サブＣＰＵ２１に対してＣＰＵ間インターフェー
ス手段１４を介して動作モード決定データを送出する
（Ｓ７）。そして、メインＲＡＭ１２のうち、Ｓ３で検
査していない残りの部分を検査する（Ｓ８，Ｓ９）。異
常が検出されなかった場合は、メインＣＰＵ１１の初期
設定を行って（Ｓ１０）、サブＣＰＵ２１の初期設定が
終了しているかをチェックする（Ｓ１１）。サブＣＰＵ
２１の初期設定が終了している場合には、通常動作を開
始する（Ｓ１２）。サブＣＰＵ２１の初期設定がまだ終
了していない場合は、初期設定の終了を待つ（Ｓ１１で
ループ）。
に、不揮発性ＲＡＭ１７からサブＣＰＵ２１の動作モー
ドを決定するデータを読み出す（Ｓ５）。次に、サブＣ
ＰＵ２１がデータ受信可能状態にあるかをチェックする
（Ｓ６）。サブＣＰＵ２１がデータ受信可能状態でない
場合、データ受信が可能になるまで待つ（Ｓ６でルー
プ）。サブＣＰＵ２１がデータ受信可能状態であった場
合は、サブＣＰＵ２１に対してＣＰＵ間インターフェー
ス手段１４を介して動作モード決定データを送出する
（Ｓ７）。そして、メインＲＡＭ１２のうち、Ｓ３で検
査していない残りの部分を検査する（Ｓ８，Ｓ９）。異
常が検出されなかった場合は、メインＣＰＵ１１の初期
設定を行って（Ｓ１０）、サブＣＰＵ２１の初期設定が
終了しているかをチェックする（Ｓ１１）。サブＣＰＵ
２１の初期設定が終了している場合には、通常動作を開
始する（Ｓ１２）。サブＣＰＵ２１の初期設定がまだ終
了していない場合は、初期設定の終了を待つ（Ｓ１１で
ループ）。
【００１２】Ｓ８，Ｓ９の検査で異常が検出された場合
は、メインＣＰＵ１１はサブＣＰＵ２１に動作停止命令
を送出し（Ｓ１５）、パネルスイッチ１０６に異常発生
を表示する信号を送出し（Ｓ１６）、動作を停止する
（Ｓ１７）。このようにすることによって、メインＣＰ
Ｕ１１が実行するメインＲＡＭ１２の検査と、サブＣＰ
Ｕ２１が実行する外部機器インターフェース２４の初期
化が同時に実行されるため、電源投入から機器が使用可
能になるまでの時間が従来に比べて短縮される。
は、メインＣＰＵ１１はサブＣＰＵ２１に動作停止命令
を送出し（Ｓ１５）、パネルスイッチ１０６に異常発生
を表示する信号を送出し（Ｓ１６）、動作を停止する
（Ｓ１７）。このようにすることによって、メインＣＰ
Ｕ１１が実行するメインＲＡＭ１２の検査と、サブＣＰ
Ｕ２１が実行する外部機器インターフェース２４の初期
化が同時に実行されるため、電源投入から機器が使用可
能になるまでの時間が従来に比べて短縮される。
【００１３】また、本実施例では、メインＣＰＵ１１
は、まずＳ１においてメインＲＯＭ１３を検査し、次に
Ｓ３において最低限のメインＲＡＭ１２の検査を実行す
るが、これらの検査は省略するか、後から処理して、最
初に、不揮発性ＲＡＭ１７からサブＣＰＵ２１の動作モ
ードを決定するデータを読み出して（Ｓ５）、上述した
Ｓ６以下の処理を行ってもよい。
は、まずＳ１においてメインＲＯＭ１３を検査し、次に
Ｓ３において最低限のメインＲＡＭ１２の検査を実行す
るが、これらの検査は省略するか、後から処理して、最
初に、不揮発性ＲＡＭ１７からサブＣＰＵ２１の動作モ
ードを決定するデータを読み出して（Ｓ５）、上述した
Ｓ６以下の処理を行ってもよい。
【００１４】また、本実施例の応用例として、サブＣＰ
Ｕ２１はサブＲＯＭ２３を有さない場合がある。この場
合、メインＣＰＵ１１がサブＲＡＭ２２に対して、サブ
ＣＰＵ２１を駆動する動作プログラムを書き込んでか
ら、サブＣＰＵ２１の動作を開始させる。このような場
合でも、メインＣＰＵ１１がメインＲＡＭ１２の全領域
の検査を終了する前に、動作プログラムを書き込み、サ
ブＣＰＵ２１の動作を開始させることによって、この機
器が動作可能になるまでの時間を短縮させることができ
る。
Ｕ２１はサブＲＯＭ２３を有さない場合がある。この場
合、メインＣＰＵ１１がサブＲＡＭ２２に対して、サブ
ＣＰＵ２１を駆動する動作プログラムを書き込んでか
ら、サブＣＰＵ２１の動作を開始させる。このような場
合でも、メインＣＰＵ１１がメインＲＡＭ１２の全領域
の検査を終了する前に、動作プログラムを書き込み、サ
ブＣＰＵ２１の動作を開始させることによって、この機
器が動作可能になるまでの時間を短縮させることができ
る。
【００１５】
【発明の効果】以上のように本発明によれば、電源を投
入すると、メインＣＰＵは、メインＲＡＭの全領域の検
査を終了する以前に、サブＣＰＵに対してデータを送出
する。その後、メインＲＡＭの全領域の検査を終了す
る。一方、サブＣＰＵは、メインＣＰＵからのデータを
受信することが可能な状態になり、メインＣＰＵから供
給されたデータを受信し、このデータに従って初期設定
を実行する。このようにすると、サブＣＰＵの初期設定
とメインＣＰＵのメインＲＡＭの検査とが並行して行な
われるため、電源投入から使用可能となるまでに必要な
時間が短縮され、機器は電源投入後、短時間で使用可能
になる。
入すると、メインＣＰＵは、メインＲＡＭの全領域の検
査を終了する以前に、サブＣＰＵに対してデータを送出
する。その後、メインＲＡＭの全領域の検査を終了す
る。一方、サブＣＰＵは、メインＣＰＵからのデータを
受信することが可能な状態になり、メインＣＰＵから供
給されたデータを受信し、このデータに従って初期設定
を実行する。このようにすると、サブＣＰＵの初期設定
とメインＣＰＵのメインＲＡＭの検査とが並行して行な
われるため、電源投入から使用可能となるまでに必要な
時間が短縮され、機器は電源投入後、短時間で使用可能
になる。
【図１】本発明の一実施例による印字装置のブロック図
である。
である。
【図２】本実施例による印字装置の動作を示すフローチ
ャートである。
ャートである。
【符号の説明】 １１ メインＣＰＵ １２ メインＲＡＭ １４ ＣＰＵ間インターフェース手段 ２１ サブＣＰＵ
Claims (1)
- 【請求項１】 メインＣＰＵと、サブＣＰＵと、前記メ
インＣＰＵに接続され、複数の記憶領域を有するメイン
ＲＡＭと、前記メインＣＰＵと前記サブＣＰＵとの間で
データを授受するＣＰＵ間インターフェース手段とを有
した機器の制御方法において、電源投入後、前記メイン
ＣＰＵは、前記メインＲＡＭの全ての記憶領域の検査を
終了する以前に、前記ＣＰＵ間インターフェース手段を
介して前記サブＣＰＵに対してデータを供給し、前記サ
ブＣＰＵは、前記メインＣＰＵが前記メインＲＡＭの全
ての記憶領域の検査を終了する以前に、前記メインＣＰ
Ｕからのデータを受信することが可能な状態になり、前
記メインＣＰＵから供給されるデータを受信したとき、
該データに従って動作を行うことを特徴とした複数のプ
ロセッサを有した機器の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4224690A JPH0652128A (ja) | 1992-07-30 | 1992-07-30 | 複数のプロセッサを有した機器の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4224690A JPH0652128A (ja) | 1992-07-30 | 1992-07-30 | 複数のプロセッサを有した機器の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652128A true JPH0652128A (ja) | 1994-02-25 |
Family
ID=16817713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4224690A Pending JPH0652128A (ja) | 1992-07-30 | 1992-07-30 | 複数のプロセッサを有した機器の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652128A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002204875A (ja) * | 2001-01-10 | 2002-07-23 | Daiichi Shokai Co Ltd | 遊技機 |
| JP2003260054A (ja) * | 2002-03-12 | 2003-09-16 | Aloka Co Ltd | 超音波診断装置 |
| WO2005102142A1 (ja) * | 2004-04-23 | 2005-11-03 | Olympus Corporation | 医療システム用制御装置 |
| JP2009207939A (ja) * | 2009-06-26 | 2009-09-17 | Daiichi Shokai Co Ltd | 遊技機 |
-
1992
- 1992-07-30 JP JP4224690A patent/JPH0652128A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002204875A (ja) * | 2001-01-10 | 2002-07-23 | Daiichi Shokai Co Ltd | 遊技機 |
| JP4512777B2 (ja) * | 2001-01-10 | 2010-07-28 | 株式会社大一商会 | 遊技機 |
| JP2003260054A (ja) * | 2002-03-12 | 2003-09-16 | Aloka Co Ltd | 超音波診断装置 |
| WO2005102142A1 (ja) * | 2004-04-23 | 2005-11-03 | Olympus Corporation | 医療システム用制御装置 |
| US7806822B2 (en) | 2004-04-23 | 2010-10-05 | Olympus Corporation | Medical system control device |
| JP2009207939A (ja) * | 2009-06-26 | 2009-09-17 | Daiichi Shokai Co Ltd | 遊技機 |
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