JPH0652087A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 記憶制御装置において、異種インタフェース
プロトコルの混在制御を行う。 【構成】 中央処理装置１〜４、電気チャネル５，７、
光チャネル６，８、電気ケ−ブル９，１１、光ケ−ブル
１０，１２，１４、中継器１３、半導体記憶制御装置１
５、半導体記憶装置１６、チャネルインタフェース制御
部１７〜２０、マイクロプロセッサ２１、メモリ２２、
選択回路２３、デ−タ転送制御回路２４、２５：ドライ
ブインタフェース制御部２５、制御線２６〜３１、デ−
タ転送パス３２〜３５から構成される。 【効果】 外部記憶制御装置および外部記憶装置を種々
の情報伝達方法（インタフェースプロトコル）の情報伝
達経路に接続することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、異なったＩ／Ｏインタ
フェースプロトコル制御技術に関し、特に複数の上位装
置によって共有される記憶装置を異なるＩ／Ｏインタフ
ェースプロトコルに接続する技術に関する。また、本発
明は、記憶制御装置において、異なるＩ／Ｏインタフェ
ースプロトコルの混在制御および負荷均衡制御を行う技
術に関する。

【０００２】

【従来の技術】近年、情報処理装置である計算機システ
ムの高性能・大規模化に伴い、記憶装置、例えば、外部
記憶装置においても、高性能化が求められている。最
近、最大接続距離の延長、データ転送速度の向上、接続
ケーブルの小径化と軽量化を目的として、チャネルと周
辺装置との間の接続ケーブルを電気ケーブルから光ケー
ブル（光ファイバ）に移行させつつある。計算機と周辺
装置などを結ぶ伝送経路の光ファイバ化においては、以
下に示す方法がある。

【０００３】（ａ）電気チャネルの伝送路の一部に光フ
ァイバを採用するチャネル経路の一部置き換え。

【０００４】（ｂ）電気チャネルのプロトコルのまま全
面的に光ファイバを採用するチャネル経路の全面置き換
え。

【０００５】（ｃ）動的交換が可能なディレクタの導入
など、アーキテクチャを拡張したＥＳＣＯＮ（Ｅｎｔｅ
ｒｐｒｉｓｅ Ｓｙｓｔｅｍ Ｃｏｎｎｅｃｔｉｏｎの
略、ＥＳＣＯＮはＩＢＭ社の商標）。

【０００６】（ｄ）高速ローカル・エリア・ネットワー
クにホストと周辺装置を接続するＦＤＤＩ（Ｆｉｂｅｒ
Ｄｉｓｔｒｉｂｕｔｅｄ Ｄａｔａ Ｉｎｔｅｒｆａ
ｃｅの略）。

【０００７】（ｅ）光通信採用のＨＩＰＰＩ（Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｐａｒａｌｌｅｌ Ｉｎｔ
ｅｒｆａｃｅの略）。

【０００８】上記従来技術については、日経コンピュー
タ １９９１年１月２８日号 第９５頁から第１０４頁
（ＮＩＫＫＥＩ ＣＯＭＰＵＴＥＲ，１９９１．１．２
８ＰＰ９５−１０４）に記載されている。

【０００９】外部記憶制御装置および外部記憶装置にお
いて、異種インタフェースの制御についてはいろいろと
考案されている。例えば、特開昭６２−２８６１５２号
公報に開示される技術のように制御装置にパラレルイン
タフェース（イメージデータの受信）とシリアルインタ
フェース（コマンドデータ，ステータス情報等送受信）
とを備えることによりＩ／Ｏとホストマシン間で大量の
データの高速伝送ならびに各種情報の双方向通信を行う
方式、特開昭６３−２２８２５０号公報に開示される技
術のようにプログラム制御によるデータ転送を行う外部
インタフェースおよびＤＭＡ制御によるデータ転送のう
ちから希望するインタフェースを選択して入出力機器と
の接続を行うインタフェース選択手段を設ける方式等が
ある。

【００１０】また、負荷均衡制御方式については、特開
昭６３−１４６１４７号公報に開示される技術のように
外部記憶装置自身が実行した入出力回数を計数して真の
負荷状況を知るようにした入出力の負荷監視方式、特開
昭６３−２２３９３９号公報に開示される技術のように
入出力装置に入出力負荷状態を表示させ、ホストシステ
ムで負荷を均一化させる方式、特開昭６２−６３５７号
公報、特開平２−８１１５４号公報に示される技術のよ
うに接続された計算機システムからの要求に優先順位を
つけて処理を行い負荷を均一化する方式、特開平１−２
２９３５１号公報に開示される技術のように平均待ち時
間を予測する情報をもとに負荷のバランスをとる方式、
特願平３−５４２３２号公報に示される技術のようにブ
ロックスイッチを利用した負荷均衡制御方式等がある。

【００１１】

【発明が解決しようとする課題】異種インタフェース制
御に関する上記従来技術は、コマンドデータ、ステータ
ス情報、データ等の送受信が同一インタフェースプロト
コルで行われる点、異種インタフェースプロトコルであ
る複数の情報伝達経路が外部記憶制御装置に接続される
点について配慮されておらず、外部記憶制御装置をいろ
いろな異種インタフェースプロトコルの情報伝達経路に
接続できないという問題があった。

【００１２】負荷均衡制御に関する特願平３−５４２３
２号公報以外の上記従来技術は、外部記憶装置側で上位
装置側からの任意の入出力の優先処理を行えない点、或
いは２つの外部記憶制御装置間で通信を行えない点につ
いて配慮されておらず、外部記憶制御装置１台で独立に
上位装置からの入出力負荷を均一化することができない
という問題があった。また、特願平３−５４２３２号公
報に示されような上記従来技術は、接続されていても停
止中の上位装置も負荷均衡制御の対象となってしまい、
停止中の上位装置が多い場合、効率の悪い負荷均衡制御
になってしまうという問題があった。

【００１３】本発明の目的は、種々の異種インタフェー
スプロトコルの情報伝達経路の混在制御ができる情報処
理装置を提供することである。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、記憶装置と、上記記憶装置を制御する記憶制御装置
と、上記記憶制御装置を介して上記記憶装置と情報の入
出力を行うすくなくとも一つの上位装置と、上記上位装
置と上記記憶制御装置間の情報を伝達する、インタフェ
ースプロトコルが異なる複数の情報伝達経路とを有する
情報処理装置において、上記記憶制御装置は、異なった
上記インタフェースプロトコルに対応して情報の入出力
を行うチャネルインタフェース制御部を有し、各チャネ
ルインタフェース制御部は、インタフェースプロトコル
が異なる複数の情報伝達経路にそれぞれ接続されること
としたものである。

【００１５】

【作用】記憶装置と、上記記憶装置を制御する記憶制御
装置と、上記記憶制御装置を介して上記記憶装置と情報
の入出力を行うすくなくとも一つの上位装置と、上記上
位装置と上記記憶制御装置間の情報を伝達する、インタ
フェースプロトコルが異なる複数の情報伝達経路とを有
する情報処理装置において、チャネルインタフェース制
御部は、異なった上記インタフェースプロトコルに対応
して情報の入出力を行うものである。

【００１６】

【実施例】本実施例では、上記異種インタフェース制御
を行う目的を達成するために、あらかじめ、外部記憶制
御装置内のハードウェアのレジスタ、制御線等を利用し
て、ハードウェア情報を取り組んで、マイクロプログラ
ムが使用するテーブル等に蓄積しておき、入出力要求を
実行するたびにテーブル等に蓄積されたハードウェア情
報を参照するようにしたものである。

【００１７】また、上記負荷均衡制御を行う目的を達成
するために、外部記憶制御装置に対する入出力要求のあ
る全上位装置をマイクロプロセッサに通知する手段、入
出力要求のあった上位装置を記憶する起動履歴テーブ
ル、複数の入出力要求から１つの入出力要求を選択する
手段を組合せて制御を行うようにしたものである。

【００１８】この結果、外部記憶制御装置内に情報伝達
方法（インタフェースプロトコル）のハードウェア情報
を持つことにより、外部記憶制御装置に接続されている
情報伝達経路毎のインタフェースプロトコルが明確にな
るため、情報伝達方法が異なる情報伝達経路が外部記憶
制御装置および外部記憶装置に接続可能となる。

【００１９】また、上記手段を設けることにより少ない
情報量で上位装置の稼動状況に応じたきめこまかい負荷
均衡制御を行うことが可能となる。

【００２０】以下、本発明を図に従って詳細に説明す
る。本実施例では、異種インタフェース制御方式が適用
される外部記憶装置の一例として、半導体記憶装置サブ
システムを用いる。

【００２１】図１は、本実施例の異種インタフェース制
御方式が行われる半導体記憶装置サブシステムを有する
情報処理装置のハードウェア構成の一例を示すブロック
図である。

【００２２】本実施例の情報処理装置は、半導体記憶装
置サブシステムと、電気ケーブル９と、電気チャネル５
と、中央処理装置１と、光ケーブル１０と光チャネル６
と、中央処理装置２と、電気ケーブル１１と電気チャネ
ル７と、中央処理３と、光ケーブル１２、１４と、中継
器１３と、光チャネル８と、中央処理装置４とを有す
る。半導体記憶装置サブシステムは、半導体記憶制御装
置１５と、半導体メモリなどを記憶媒体とする半導体記
憶装置１６とから構成され、両者は制御線２９およびデ
ータ転送パス３５を介して接続されている。一方、半導
体記憶制御装置１５は、電気ケーブル９と電気チャネル
５を介して中央処理装置１に、光ケーブル１０と光チャ
ネル６を介して中央処理装置２に、電気ケーブル１１と
電気チャネル７を介して中央処理３に、光ケーブル１
２、１４と中継器１３、光チャネル８を介して中央処理
装置４にそれぞれ接続されている。

【００２３】半導体記憶制御装置１５は、チャネルイン
タフェース制御部１７〜２０と、データ転送パス３２
と、選択回路２３と、データ転送パス３３と、データ転
送制御回路２４と、データ転送パス３４と、ドライブイ
ンタフェース制御部２５と、データ転送パス３５と、制
御線２６、２７、２８、２９、３１と、全体の制御動作
を行うマイクロプロセッサ２１と、このマイクロプロセ
ッサ２１の動作のためのマイクロプログラムやデータ、
さらには後述のようなテーブルが設定されるメモリ（履
歴情報を保持する記憶手段および負荷均衡制御手段）２
２と、マイクロプロセッサ２１とメモリ２２とを接続す
る制御線３０とを有する。制御線３１とマイクロプロセ
ッサ２１とメモリ２２とはインタフェースプロトコルを
検知する検知手段である。

【００２４】そして、中央処理装置１〜４と半導体記憶
装置１６の間のリード／ライトデータの授受は、チャネ
ルインタフェース制御部１７〜２０、データ転送パス３
２、選択回路２３、データ転送パス３３、データ転送制
御回路２４、データ転送パス３４、ドライブインタフェ
ース制御部２５、データ転送パス３５を介して行われ、
メモリ２２上のデータおよびマイクロプログラム利用
し、マイクロプロセッサ２１が制御線２６〜３１を使用
して、リード／ライトデータの授受を含む上位装置から
のコマンドの実行制御を行う。

【００２５】中継器１３は、単なる信号増幅器あるいは
信号変換器、ディレクタのような交換器等である。

【００２６】チャネルインタフェース制御部１７〜２０
には、それぞれのチャネルインタフェース制御部に接続
されている電気チャネル５および電気ケーブル９、電気
チャネル７および電気ケーブル１１、光チャネル６およ
び光ケーブル１０、光チャネル８および中継器１３およ
び光ケーブル１２，１４の情報伝達方法（インタフェー
スプロトコル）を示す情報が存在する。

【００２７】選択回路２３には、図６に示すような入出
力要求表示レジスタ６０１と図７に示すような入出力要
求選択レジスタ７０１が存在する。

【００２８】図２、図３は、メモリ２２に格納されてい
るマイクロプログラムの処理の概略フローである。図２
は、マイクロプロセッサ２１で実行する上位装置からの
入出力要求の処理の概略フローであり、図３は、マイク
ロプロセッサ２１で実行する負荷均衡の処理の概略フロ
ー（図２中のステップ２０２の詳細）である。図２、図
３の概略フローの詳細は後述する。

【００２９】図４は、接続チャネル判定テーブル４０１
の構造である。接続チャネル判定テーブル４０１は、メ
モリ２２上に存在し、マイクロプログラムのＩＭＰＬ終
了直後に制御線３１を使用して各チャネルインタフェー
ス制御部１７〜２０のハードウェア情報を採取し、上記
接続チャネル判定テーブル４０１に格納される。ハード
ウェア情報は、主として各々のチャネルインタフェース
制御部１７〜２０に接続されている上位装置のインタフ
ェースプロトコル（接続チャネルの種類、インタフェー
スプロトコル等）の情報である。接続チャネル判定テー
ブル４０１を展開するとチャネルインタフェース制御部
１７用４０２〜チャネルインタフェース制御部２０用４
０５で構成され、半導体記憶制御装置１５に存在するチ
ャネルインタフェース制御部の数だけ存在する。各チャ
ネルインタフェース制御部（チャネルインタフェース制
御部４０２〜チャネルインタフェース制御部２０用４０
５）のハードウェア情報は、ビット単位、あるいは、バ
イト単位である。本実施例では単に電気／光チャネル接
続の判定に用いる。

【００３０】図５は、起動履歴テーブル５０１の構造で
ある。起動履歴テーブル５０１は、メモリ２２上に存在
し、直前に入出力要求を処理したチャネルインタフェー
ス制御部をビットで示す。起動履歴テーブル５０１を展
開するとチャネルインタフェース制御部１７用５０２〜
チャネルインタフェース制御部２０用５０５で構成さ
れ、半導体記憶制御装置１５のチャネルインタフェース
制御部の数だけ存在する。チャネルインタフェース制御
部１７用５０２〜チャネルインタフェース制御部２０用
５０５は、ビット単位で構成される。起動履歴テーブル
５０１を用いることにより、直前に行われた入出力をど
のチャネルインタフェース制御部で処理したのかが判断
できるようになっている。例えば、直前の入出力要求が
チャネルインタフェース制御１７で行われたとすると起
動履歴テーブル５０１のチャネルインタフェース制御部
１７用５０２が'１’となる。

【００３１】図６は、入出力要求表示レジスタ６０１の
構造である。入出力要求表示レジスタ６０１は、選択回
路２３に存在し、マイクロプロセッサ２１が制御線２６
を利用して取込み、参照することができる。入出力要求
表示レジスタ６０１の詳細は、起動履歴テーブル５０１
と同じ構造となっており、チャネルインタフェース制御
部１７用６０２〜チャネルインタフェース制御部２０用
６０５で構成され、半導体記憶制御装置１５のチャネル
インタフェース制御部の数だけ存在する。チャネルイン
タフェース制御部１７用６０２〜チャネルインタフェー
ス制御部２０用６０５は、ビット単位で構成される。入
出力要求表示レジスタ６０１は、各チャネルインタフェ
ース制御部１７〜２０で入出力要求が受信され、上位装
置から処理すべき入出力要求が存在することを示してい
る。例えば、中央処理装置２から光チャネル６、光ケー
ブル１０を介して入出力要求がある場合、入出力要求表
示レジスタ６０１のチャネルインタフェース制御部１８
用６０３が’１’となる。入出要求表示レジスタ６０１
の表示は、複数の上位装置から入出力要求があれば、入
出力要求がある対応するチャネルインタフェース制御部
のビットが複数’１’となる。

【００３２】図７は、入出力要求選択レジスタ７０１の
構造である。入出力要求選択レジスタ７０１は、選択回
路２３に存在し、マイクロプロセッサ２１が制御線２６
を利用して書き込むことにより、入出力要求が存在して
いるチャネルインタフェース制御部との接続／切り離し
が可能である。入出力要求表示レジスタ７０１の詳細
は、起動履歴テーブル５０１と同じ構造となっており、
チャネルインタフェース制御部１７用７０２〜チャネル
インタフェース制御部２０用７０５で構成され、半導体
記憶制御装置１５のチャネルインタフェース制御部の数
だけ存在する。チャネルインタフェース制御部１７用７
０２〜チャネルインタフェース制御部７０５は、ビット
単位で構成される。入出力要求選択レジスタ７０１は、
入出力要求を現在処理しているチャネルインタフェース
制御部との接続を示している。例えば、中央処理装置３
から電気チャネル７、電気ケーブル１１を介して入出力
要求がある場合、入出力要求レジスタ６０１のチャネル
インタフェース制御部１９用６０４が’１’となる。こ
の後、入出力要求を処理する場合（チャネルインタフェ
ース制御部１９と接続する場合）、入出力要求選択レジ
スタ７０１のチャネルインタフェース制御部１９用７０
４を’１’とする。入出力が終了し、チャネルインタフ
ェース制御部１９と切り離す場合は、入出力要求選択レ
ジスタ７０１のチャネルインタフェース制御部１９用７
０４を’０’とする。

【００３３】次に図４〜図７を用いて、図２および図３
のマイクロプログラムの概略フローの処理について、説
明する。

【００３４】まず、図２について、説明する。図２は、
マイクロプロセッサ２１で実行する入出力要求の処理を
行う概略フローである。図２の中でステップ２０１〜２
０３、２０７〜２０８は、負荷均衡制御に関する部分、
ステップ２０４〜２０６は異種インタフェース制御に関
する部分である。ステップ２０１で制御線２６を利用
し、入出力要求表示レジスタ６０１を取り込み、上位装
置から入出力要求があるか（入出力要求表示レジスタ６
０１のチャネルインタフェース制御部１７用６０２〜チ
ャネルインタフェース制御部２０用６０５のいずれか
が’１’か）判断する。もし、上位装置からの入出力要
求がない場合（入出力要求表示レジスタ６０１のチャネ
ルインタフェース制御部１７用６０２〜チャネルインタ
フェース制御部２０用６０５が全部’０’の場合）、上
位装置からの入出力要求があるまで、ステップ２０１で
待つ。もし、上位装置からの入出力要求がある場合（入
出力要求表示レジスタ６０１のチャネルインタフェース
制御部１７用６０２〜チャネルインタフェース制御２０
用６０５のいずれかが’１’である場合）、ステップ２
０２へ処理が進む。ステップ２０２で、起動履歴テーブ
ル５０１より入出力要求を実行するチャネルインタフェ
ース制御部を決定する。この詳細については、図３を用
いて後述する。

【００３５】次に、ステップ２０３で、ステップ２０２
で決定されたチャネルインタフェース制御部の情報を制
御線２６を通じて、選択回路２３に存在する入出力要求
選択レジスタ７０１へセットする。つまり、ステップ２
０２で決定したチャネルインタフェース制御部に対応し
て、入出力選択レジスタ７０１中のチャネルインタフェ
ース制御部１７用７０２からチャネルインタフェース制
御部２０用７０５のいずれか１つを’１’とすることで
ある。ステップ２０４でステップ２０２で決定されたチ
ャネルインタフェース制御部が光チャネルに接続されて
いるかを接続チャネル判定テーブル４０１を用いて判定
する。もし、ステップ２０２で決定されたチャネルイン
タフェース制御部が光チャネルに接続されている時はス
テップ２０５へ進み、ステップ２０２で決定されたチャ
ネルインタフェース制御部が電気チャネルに接続されて
いる時はステップ２０６へ進む。ステップ２０５で光チ
ャネル６，８用の処理を行い、リード／ライトのデータ
授受を含む入出力要求を実行する。ステップ２０６で電
気チャネル５，７用の処理を行い、リード／ライトのデ
ータ授受を含む入出力要求を実行する。ステップ２０７
で、今入出力要求サービスを行ったチャネルインタフェ
ース制御部の情報を起動履歴テーブル５０１に記憶す
る。つまり、起動履歴テーブル５０１中のチャネルイン
タフェース制御部１７用５０２〜チャネルインタフェー
ス制御部２０用５０５のうち、今、入出力サービスを行
ったチャネルインタフェース制御部に対応する場所を’
１’にする。ステップ２０７では、現在サービスしたチ
ャネルインタフェース制御部の情報しか記憶せず、以前
の入出力要求のチャネルインタフェース制御部の情報は
消滅する。ステップ２０８で、入出力要求処理終了（チ
ャネルインタフェース制御部と切り離す）のため、入出
力要求選択レジスタ７０１をクリア（オール’０’）に
する。この後、ステップ２０１へ戻る。

【００３６】次に、図３について説明する。図３はマイ
クロプロセッサ２１で実行する負荷均衡の処理の概略フ
ローである。ステップ３０１で、ステップ２０１で取り
込んだ入出力要求表示レジスタ６０１と起動履歴テーブ
ル５０１との論理積をとり、前回入出力サービスしたチ
ャネルインタフェース制御部と同一チャネルインタフェ
ース制御部に入出力要求があるかチェックする。もし、
前回入出力サービスしたチャネルインタフェース制御部
と同一チャネルインタフェース制御部に入出力要求があ
る場合はステップ３０３へ、前回入出力サービスしたチ
ャネルインタフェース制御部と同一チャネルインタフェ
ース制御部に入出力要求がない場合はステップ３０２へ
進む。ステップ３０２で、直前に入出力要求処理を行っ
たチャネルインタフェース制御部以外に入出力要求が存
在するチャネルインタフェース制御部を選択する。も
し、直前に入出力要求処理を行ったチャネルインタフェ
ース制御部以外に複数のチャネルインタフェース制御部
に入出力要求がある場合には、起動履歴テーブル５０１
の内容に隣接するチャネルインタフェース制御部を選択
する。この場合、チャネルインタフェース制御部１７→
チャネルインタフェース制御部１８→チャネルインタフ
ェース制御部１９→チャネルインタフェース２０→チャ
ネルインタフェース１７という選択する方法（以下、選
択方法１と略す。）と前記と逆まわりで選択する方法
（以下、選択方法２と略す。）とがある。本実施例の場
合、どちらの選択方法でもかまわない。例えば、チャネ
ルインタフェース制御部１７，１９，２０と入出力要求
があり、前回の入出力サービスを行ったチャネルインタ
フェース制御部がチャネルインタフェース制御部１８で
あるとすると、選択方法１ではインタフェース制御部１
９を選択し、選択方法２ではチャネルインタフェース制
御部１７を選択する。また、チャネルインタフェース制
御部２０だけに入出力要求があり、前回の入出力サービ
スを行ったチャネルインタフェース制御部がチャネルイ
ンタフェース制御部１８であろうとすると、選択方法１
では本来チャネルインタフェース制御部１９を選択する
べきであるが、チャネルインタフェース制御部１９には
入出力要求がないため、チャネルインタフェース制御部
２０を選択する。選択方法２についても、同様で、前記
のケースの場合、チャネルインタフェース制御部１７に
入出力要求がないため、チャネルインタフェース制御部
２０を選択する。

【００３７】ステップ３０３では、起動履歴テーブル５
０１に記憶しているチャネルインタフェース制御部を選
択する。

【００３８】図３の負荷均衡の処理では、一見半導体記
憶制御装置１５の入出力サービスが特定の中央処理装置
に片寄ってまうと思われるが、入出力サービスが１回終
了してしまうと同一中央処理装置からの次の入出力要求
が発行されるまでの時間は数十マイクロ秒から数ミリ秒
の間がある。このため、複数の中央処理装置からの入出
力要求が競合している場合、ステップ３０３が実行され
るケースは少なく、ステップ３０２が実行されるケース
が大部分をしめる。このような理由により、複数の中央
処理装置から入出力要求があっても（シェアされて
も）、負荷を均一化することができる。

【００３９】本実施例は、中央処理装置が４台の場合で
あったが、中央処理装置が４台以上でも４台以下でも適
用可能であることは言うまでもない。また、本実施例で
は接続チャネル判定テ−ブル４０１の作成を制御線３１
を使用し、ハ−ドウェア情報を採取していたが、半導体
記憶制御装置１５に種々のサ−ビス／初期設定／診断等
を司るサ−ビスプロセッサを設置し、サ−ビスプロセッ
サよりハ−ドウェア情報を与えることによっても異種イ
ンタフェースプロトコルの混在制御を行うことが可能で
ある。

【００４０】本実施例ではチャネルインタフェース制御
部１７〜２０にロ−カルプロセッサを持っていないが、
チャネルインタフェース制御部１７〜２０にロ−カルプ
ロセッサを持っていても、本発明は適用可能である。

【００４１】本実施例は、外部記憶制御装置と外部記憶
装置が別れている例であったが、外部記憶制御装置と外
部記憶装置が一体となっている場合でも本発明は適用可
能である。

【００４２】上述の実施例は、半導体記憶装置サブシス
テムに対して、本発明を適用したものであったが、磁気
ディスク装置サブシステム、磁気テ−プ装置サブシステ
ム等の外部記憶制御装置にも適用可能である。

【００４３】なお、上述の実施例は、記憶制御装置に対
して、本発明を適用したものであったが、記憶制御装置
以外の情報処理装置、例えば、通信制御装置、中央処理
装置等にも適用可能である。

【００４４】また、本発明の異種インタフェース制御方
式に特願平３−５４２３２号公報のような負荷均衡制御
方式を適用することが可能である。

【００４５】以上のように、本実施例によれば、外部記
憶制御装置に接続されている情報伝達経路毎に情報伝達
方法（インタフェースプロトコル）を示すハ−ドウェア
情報を外部記憶制御装置内に持つことにより、情報伝達
方法（インタフェースプロトコル）が異なる情報伝達経
路が外部記憶制御装置および外部記憶装置に接続可能と
なる。

【００４６】また、少ない情報量で上位装置の稼働状況
に応じたきめこまかい負荷均衡制御を行うことが可能と
なる。

【００４７】

【発明の効果】本発明によれば、種々の異種インタフェ
ースプロトコルの情報伝達経路の混在制御ができる情報
処理装置を提供できる。

【図面の簡単な説明】

【図１】本発明に係る情報処理装置の一実施例を示すブ
ロック図である。

【図２】本発明に係る入出力要求の処理の一例を示すフ
ロ−チャ−トである。

【図３】本発明に係る負荷均衡の処理の一例を示すフロ
−チャ−トである。

【図４】本発明に係る接続チャネル判定テ−ブルの構造
の一例を示す説明図である。

【図５】本発明に係る起動履歴テ−ブルの構造の一例を
示す説明図である。

【図６】本発明に係る入出力要求表示レジスタの構造の
一例を示す説明図である。

【図７】本発明に係る入出力要求選択レジスタの構造の
一例を示す説明図である。

【符号の説明】

１〜４：中央処理装置 ５，７：電気チャネル ６，８：光チャネル ９，１１：電気ケ−ブル １０，１２，１４：光ケ−ブル １３：中継器 １５：半導体記憶制御装置 １６：半導体記憶装置 １７〜２０：チャネルインタフェース制御部 ２１：マイクロプロセッサ ２２：メモリ ２３：選択回路 ２４：デ−タ転送制御回路 ２５：ドライブインタフェース制御部 ２６〜３１：制御線 ３２〜３５：デ−タ転送パス ４０１：接続チャネル判定テ−ブル ５０１：起動履歴テ−ブル ６０１：入出力要求表示レジスタ ７０１：入出力要求選択レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】記憶装置と、 上記記憶装置を制御する記憶制御装置と、 上記記憶制御装置を介して上記記憶装置と情報の入出力
   を行うすくなくとも一つの上位装置と、 上記上位装置と上記記憶制御装置間の情報を伝達する、
   インタフェースプロトコルが異なる複数の情報伝達経路
   とを有する情報処理装置であって、 上記記憶制御装置は、異なった上記インタフェースプロ
   トコルに対応して情報の入出力を行うチャネルインタフ
   ェース制御部を有し、 各チャネルインタフェース制御部は、インタフェースプ
   ロトコルが異なる複数の情報伝達経路にそれぞれ接続さ
   れることを特徴とする情報処理装置。
2. 【請求項２】請求項１記載の情報処理装置において、 各チャネルインタフェース制御部のインタフェースプロ
   トコルを検知する検知手段を有することを特徴とする情
   報処理装置。
3. 【請求項３】請求項１または２記載の情報処理装置にお
   いて、 上記記憶制御装置は、上記上位装置との入出力に関する
   履歴情報を保持する記憶手段と、上記履歴情報をもとに
   情報伝達経路間の負荷均衡制御を行う負荷均衡制御手段
   とを有することを特徴とする情報処理装置。