JPH0652004A - ペアｃｐｕ装置 - Google Patents
ペアｃｐｕ装置Info
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- JPH0652004A JPH0652004A JP4208060A JP20806092A JPH0652004A JP H0652004 A JPH0652004 A JP H0652004A JP 4208060 A JP4208060 A JP 4208060A JP 20806092 A JP20806092 A JP 20806092A JP H0652004 A JPH0652004 A JP H0652004A
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- cpu
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Abstract
(57)【要約】
【目的】割り込みによっても同期動作が乱されないよう
にし、非同期動作に基づくシステム停止に至るような事
態を回避する。 【構成】２つのＣＰＵの動作状態を監視し、両者が非同
期状態で動作していることを検出するＣＰＵ状態監視手
段と、割り込み要因と前記ＣＰＵ監視手段からの監視結
果とを受け２つのＣＰＵへの割り込みを制御する割り込
みコントローラとを備え、割り込みコントローラに、Ｃ
ＰＵ状態監視手段から２つのＣＰＵが非同期で動作して
いることを示す信号を受けた場合、新規の割り込みを保
留し、２つのＣＰＵが同期して動作するようになってか
ら、保留している割り込みを２つのＣＰＵに対して同時
に入力する割り込み保留手段を設けて構成した。
にし、非同期動作に基づくシステム停止に至るような事
態を回避する。 【構成】２つのＣＰＵの動作状態を監視し、両者が非同
期状態で動作していることを検出するＣＰＵ状態監視手
段と、割り込み要因と前記ＣＰＵ監視手段からの監視結
果とを受け２つのＣＰＵへの割り込みを制御する割り込
みコントローラとを備え、割り込みコントローラに、Ｃ
ＰＵ状態監視手段から２つのＣＰＵが非同期で動作して
いることを示す信号を受けた場合、新規の割り込みを保
留し、２つのＣＰＵが同期して動作するようになってか
ら、保留している割り込みを２つのＣＰＵに対して同時
に入力する割り込み保留手段を設けて構成した。
Description
【０００１】
【産業上の利用分野】本発明は、２つのＣＰＵを実装し
て構成されるペアＣＰＵ装置に関し、更に詳しくは、２
つのＣＰＵを同期させて動作させ、各ＣＰＵからの出力
を比較することによって、エラー検出を行うような高い
信頼性を要求される分野に使用されるペアＣＰＵ装置に
関する。
て構成されるペアＣＰＵ装置に関し、更に詳しくは、２
つのＣＰＵを同期させて動作させ、各ＣＰＵからの出力
を比較することによって、エラー検出を行うような高い
信頼性を要求される分野に使用されるペアＣＰＵ装置に
関する。
【０００２】
【従来の技術】高い信頼性を要求されるプロセス制御装
置等においては、制御演算等を担当するＣＰＵ装置は、
二重化構成としたり、誤った出力を送出しないように、
ＣＰＵを２つ使用し、それらを同期動作させ、その出力
を比較することでエラー検出を行い、エラーが検出され
ない場合にいずれかのＣＰＵの出力を利用するように構
成したペアＣＰＵ装置等が用いられている。
置等においては、制御演算等を担当するＣＰＵ装置は、
二重化構成としたり、誤った出力を送出しないように、
ＣＰＵを２つ使用し、それらを同期動作させ、その出力
を比較することでエラー検出を行い、エラーが検出され
ない場合にいずれかのＣＰＵの出力を利用するように構
成したペアＣＰＵ装置等が用いられている。
【０００３】図４は、従来のこの種のペアＣＰＵ装置の
一例を示す構成概念図である。図において、Ｃ１，Ｃ２
はペアＣＰＵで、これらは図示していないが同一の信号
が与えられ、同じ信号処理を同期して行うようになって
いる。ＣＰは２つのＣＰＵ Ｃ１，Ｃ２からの出力を比
較する出力比較手段で、２つのＣＰＵからの出力が一致
している場合はいずれか一方のＣＰＵからの出力をシス
テムバスを介して出力する。
一例を示す構成概念図である。図において、Ｃ１，Ｃ２
はペアＣＰＵで、これらは図示していないが同一の信号
が与えられ、同じ信号処理を同期して行うようになって
いる。ＣＰは２つのＣＰＵ Ｃ１，Ｃ２からの出力を比
較する出力比較手段で、２つのＣＰＵからの出力が一致
している場合はいずれか一方のＣＰＵからの出力をシス
テムバスを介して出力する。
【０００４】ＩＤは割り込みコントローラで、種々の割
り込み要因を受け、２つのＣＰＵに同時に割り込みをア
サートする。このように構成される従来のペアＣＰＵ装
置に於いては、２つのＣＰＵが同期して動作している間
は問題ないが、部分的に非同期状態で動作した場合（非
同期の期間は出力比較手段ＣＰは比較動作を停止す
る）、割り込みコントローラＩＤからの割り込み処理の
内容によっては、その後の動作においてシステム停止に
至る可能性が生ずる。
り込み要因を受け、２つのＣＰＵに同時に割り込みをア
サートする。このように構成される従来のペアＣＰＵ装
置に於いては、２つのＣＰＵが同期して動作している間
は問題ないが、部分的に非同期状態で動作した場合（非
同期の期間は出力比較手段ＣＰは比較動作を停止す
る）、割り込みコントローラＩＤからの割り込み処理の
内容によっては、その後の動作においてシステム停止に
至る可能性が生ずる。
【０００５】図５は、このことを説明するための動作概
念図である。ここでは、ＣＰＵ Ｃ１が単独で動作した
場合と、ＣＰＵ Ｃ２が単独で動作した場合を示してい
る。２つのＣＰＵは、通常は、同一の命令列により同一
の処理を同期して行っている。ところが、例えば、ＣＰ
Ｕ Ｃ２の非同期処理ａの部分に示すように、ＣＰＵ
Ｃ２内の例えば、トランジェント・エラー発生による再
試行などのエラー処理や、ＣＰＵ Ｃ２内のキャッシュ
・メモリのエラーによる主記憶からのリカバリなどエラ
ー処理等が発生すると、２つのＣＰＵの動作は部分的に
非同期状態となる。
念図である。ここでは、ＣＰＵ Ｃ１が単独で動作した
場合と、ＣＰＵ Ｃ２が単独で動作した場合を示してい
る。２つのＣＰＵは、通常は、同一の命令列により同一
の処理を同期して行っている。ところが、例えば、ＣＰ
Ｕ Ｃ２の非同期処理ａの部分に示すように、ＣＰＵ
Ｃ２内の例えば、トランジェント・エラー発生による再
試行などのエラー処理や、ＣＰＵ Ｃ２内のキャッシュ
・メモリのエラーによる主記憶からのリカバリなどエラ
ー処理等が発生すると、２つのＣＰＵの動作は部分的に
非同期状態となる。
【０００６】このような非同期状態で動作している途中
で、割り込みｂが発生すると、２つのＣＰＵは、同時に
アサートされ、同期して割り込み処理（例えば処理２０
〜処理２４、出力２５、処理２６，処理２７）を実行す
る。ここで、ＣＰＵ Ｃ１で行われる割り込み処理の中
で、出力２５（ＣＰＵでの処理結果を出力比較手段ＣＰ
に出力する処理）は、出力１４より後に行われているの
に対して、ＣＰＵ Ｃ２で行われる割り込み処理の中
で、出力２５は、出力１４より前に行われる。
で、割り込みｂが発生すると、２つのＣＰＵは、同時に
アサートされ、同期して割り込み処理（例えば処理２０
〜処理２４、出力２５、処理２６，処理２７）を実行す
る。ここで、ＣＰＵ Ｃ１で行われる割り込み処理の中
で、出力２５（ＣＰＵでの処理結果を出力比較手段ＣＰ
に出力する処理）は、出力１４より後に行われているの
に対して、ＣＰＵ Ｃ２で行われる割り込み処理の中
で、出力２５は、出力１４より前に行われる。
【０００７】出力比較手段ＣＰは、２つのＣＰＵが部分
的に非同期で動作することを想定して、２つのＣＰＵか
らの出力が揃うまで待つ機能（待ち合わせ機能）が備え
られており、出力比較手段ＣＰは、ＣＰＵ Ｃ１から出
力１４が送出された後、ＣＰＵ Ｃ２から出力が送出さ
れるまで待っていて、２つの出力が出揃った時点で両者
の比較を行う。
的に非同期で動作することを想定して、２つのＣＰＵか
らの出力が揃うまで待つ機能（待ち合わせ機能）が備え
られており、出力比較手段ＣＰは、ＣＰＵ Ｃ１から出
力１４が送出された後、ＣＰＵ Ｃ２から出力が送出さ
れるまで待っていて、２つの出力が出揃った時点で両者
の比較を行う。
【０００８】従って、ＣＰＵ Ｃ２から出力２５が送出
された時点で、出力比較手段ＣＰは、出力１４と出力２
５とを比較することとなる。この場合、比較結果は当然
不一致となる。
された時点で、出力比較手段ＣＰは、出力１４と出力２
５とを比較することとなる。この場合、比較結果は当然
不一致となる。
【０００９】
【発明が解決しようとする課題】出力比較手段で不一致
が検出されると、それは、２つのＣＰＵのいずれかが故
障したと判断され、システム停止の要因となる。本発明
は、このような点に鑑みてなされたもので、２つのＣＰ
Ｕを部分的に非同期になることを認めて同期動作させ、
２つのＣＰＵからの出力を比較することによりエラー検
出を行うように構成したＣＰＵ装置であって、割り込み
によっても同期動作が乱されないようにした信頼性の高
いペアＣＰＵ装置を提供することを目的とする。
が検出されると、それは、２つのＣＰＵのいずれかが故
障したと判断され、システム停止の要因となる。本発明
は、このような点に鑑みてなされたもので、２つのＣＰ
Ｕを部分的に非同期になることを認めて同期動作させ、
２つのＣＰＵからの出力を比較することによりエラー検
出を行うように構成したＣＰＵ装置であって、割り込み
によっても同期動作が乱されないようにした信頼性の高
いペアＣＰＵ装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
る本発明は、２つのＣＰＵを部分的に非同期になること
を認めて同期動作させ、２つのＣＰＵからの出力が出そ
ろった時点でそれらの出力を比較することによりエラー
検出を行うように構成したペアＣＰＵ装置であって、前
記２つのＣＰＵの動作状態を監視し、両者が非同期状態
で動作していることを検出するＣＰＵ状態監視手段と、
割り込み要因と前記ＣＰＵ監視手段からの監視結果とを
受け、２つのＣＰＵへの割り込みを制御する割り込みコ
ントローラとを備え、前記割り込みコントローラに、前
記ＣＰＵ状態監視手段から２つのＣＰＵが非同期で動作
していることを示す信号を受けた場合、新規の割り込み
を保留し、２つのＣＰＵが同期して動作するようになっ
てから、保留している割り込みを２つのＣＰＵに対して
同時に入力する割り込み保留手段を設けたことを特徴と
するペアＣＰＵ装置である。
る本発明は、２つのＣＰＵを部分的に非同期になること
を認めて同期動作させ、２つのＣＰＵからの出力が出そ
ろった時点でそれらの出力を比較することによりエラー
検出を行うように構成したペアＣＰＵ装置であって、前
記２つのＣＰＵの動作状態を監視し、両者が非同期状態
で動作していることを検出するＣＰＵ状態監視手段と、
割り込み要因と前記ＣＰＵ監視手段からの監視結果とを
受け、２つのＣＰＵへの割り込みを制御する割り込みコ
ントローラとを備え、前記割り込みコントローラに、前
記ＣＰＵ状態監視手段から２つのＣＰＵが非同期で動作
していることを示す信号を受けた場合、新規の割り込み
を保留し、２つのＣＰＵが同期して動作するようになっ
てから、保留している割り込みを２つのＣＰＵに対して
同時に入力する割り込み保留手段を設けたことを特徴と
するペアＣＰＵ装置である。
【００１１】
【作用】ＣＰＵ状態監視手段は、２つのＣＰＵが互いに
同じ処理を同期して行っているか否かの監視をしてお
り、２つのＣＰＵが非同期で動作している場合、そのこ
とを示す「ＡＳＹＮＣ」信号を「１」とする。割り込み
コントローラ内の割り込み保留手段は、ＣＰＵ状態監視
手段からの「ＡＳＹＮＣ」信号が、「１」を示す場合、
新規の割り込みを２つのＣＰＵに入力せず保留し、「Ａ
ＳＹＮＣ」信号が、「０」になった後に保留していた割
り込みを、２つのＣＰＵに同時に入力する。
同じ処理を同期して行っているか否かの監視をしてお
り、２つのＣＰＵが非同期で動作している場合、そのこ
とを示す「ＡＳＹＮＣ」信号を「１」とする。割り込み
コントローラ内の割り込み保留手段は、ＣＰＵ状態監視
手段からの「ＡＳＹＮＣ」信号が、「１」を示す場合、
新規の割り込みを２つのＣＰＵに入力せず保留し、「Ａ
ＳＹＮＣ」信号が、「０」になった後に保留していた割
り込みを、２つのＣＰＵに同時に入力する。
【００１２】これにより、出力比較手段は、２つのＣＰ
Ｕが同期して動作している時に出力される信号について
比較することができ、割り込みによって正常な動作が乱
されることはない。
Ｕが同期して動作している時に出力される信号について
比較することができ、割り込みによって正常な動作が乱
されることはない。
【００１３】
【実施例】以下図面を用いて本発明の実施例を詳細に説
明する。図１は本発明の一実施例を示す構成概念図であ
る。図において、Ｃ１，Ｃ２は同じ処理を互いに同期し
て行う２つのＣＰＵであり、同期して動作することが基
本であるが、エラー処理などを行う場合が生じたとき
は、部分的に非同期で動作することを認めるような構成
となっている。ＣＰは出力比較手段で、２つのＣＰＵ
Ｃ１，Ｃ２からの出力を比較することによりエラー検出
を行うために設けられたもので、エラーが検出されない
場合は、２つのＣＰＵからの出力のいずれかが、システ
ムバスを経由して、図示してない利用者側に送出される
ように構成されている。なお、この出力比較手段ＣＰ
は、前述したように２つのＣＰＵが部分的に非同期状態
で動作することがあることを想定（２つのＣＰＵからの
出力が多少タイミングを異にして出力されることがあり
得ることを想定）し、２つの出力が揃うまで、一方の出
力を待ち合わせる機能を備えているものとする。また、
各ＣＰＵには、非同期状態となった場合、例えば出力処
理を行う時点で、２つのＣＰＵの動作が同期するように
するために、一方の出力処理を待つような待ち合わせ機
能を備えている。
明する。図１は本発明の一実施例を示す構成概念図であ
る。図において、Ｃ１，Ｃ２は同じ処理を互いに同期し
て行う２つのＣＰＵであり、同期して動作することが基
本であるが、エラー処理などを行う場合が生じたとき
は、部分的に非同期で動作することを認めるような構成
となっている。ＣＰは出力比較手段で、２つのＣＰＵ
Ｃ１，Ｃ２からの出力を比較することによりエラー検出
を行うために設けられたもので、エラーが検出されない
場合は、２つのＣＰＵからの出力のいずれかが、システ
ムバスを経由して、図示してない利用者側に送出される
ように構成されている。なお、この出力比較手段ＣＰ
は、前述したように２つのＣＰＵが部分的に非同期状態
で動作することがあることを想定（２つのＣＰＵからの
出力が多少タイミングを異にして出力されることがあり
得ることを想定）し、２つの出力が揃うまで、一方の出
力を待ち合わせる機能を備えているものとする。また、
各ＣＰＵには、非同期状態となった場合、例えば出力処
理を行う時点で、２つのＣＰＵの動作が同期するように
するために、一方の出力処理を待つような待ち合わせ機
能を備えている。
【００１４】１は２つのＣＰＵ Ｃ１，Ｃ２の動作状態
を監視するＣＰＵ状態監視手段で、２つのＣＰＵが同期
して動作しているか、非同期状態で動作しているかを検
出し、非同期状態で動作している場合を検出したとき
は、そのことを示す、ＡＳＹＮＣ信号を「１」とし、同
期して動作している場合は、ＡＳＹＮＣ信号を「０」と
するようになっている。
を監視するＣＰＵ状態監視手段で、２つのＣＰＵが同期
して動作しているか、非同期状態で動作しているかを検
出し、非同期状態で動作している場合を検出したとき
は、そのことを示す、ＡＳＹＮＣ信号を「１」とし、同
期して動作している場合は、ＡＳＹＮＣ信号を「０」と
するようになっている。
【００１５】ＩＤは割り込み要因とＣＰＵ監視手段１か
らの監視結果とを受け、２つのＣＰＵへの割り込みを制
御する割り込みコントローラである。この割り込みコン
トローラＩＤ内には、ＣＰＵ状態監視手段１から２つの
ＣＰＵが非同期で動作していることを示す信号（ＡＳＹ
ＮＣ信号が「１」）を受けた場合、新規の割り込みを保
留し、２つのＣＰＵが同期して動作するようになってか
ら、保留している割り込みを、２つのＣＰＵに対して同
時に入力する割り込み保留手段２が設けてある。ＩＲ
１，ＩＲ２は、割り込み保留手段２が各ＣＰＵに対して
出力する割り込み信号であり、この割り込み信号が
「１」になった場合、各ＣＰＵは、それぞれ割り込み処
理を行う。
らの監視結果とを受け、２つのＣＰＵへの割り込みを制
御する割り込みコントローラである。この割り込みコン
トローラＩＤ内には、ＣＰＵ状態監視手段１から２つの
ＣＰＵが非同期で動作していることを示す信号（ＡＳＹ
ＮＣ信号が「１」）を受けた場合、新規の割り込みを保
留し、２つのＣＰＵが同期して動作するようになってか
ら、保留している割り込みを、２つのＣＰＵに対して同
時に入力する割り込み保留手段２が設けてある。ＩＲ
１，ＩＲ２は、割り込み保留手段２が各ＣＰＵに対して
出力する割り込み信号であり、この割り込み信号が
「１」になった場合、各ＣＰＵは、それぞれ割り込み処
理を行う。
【００１６】このように構成した装置の動作を、次に説
明する。図２は、動作の一例を示すタイムチャートであ
る。２つのＣＰＵ Ｃ１，Ｃ２は、はじめに、（ａ），
（ｂ）に示す処理１０のように同期して動作している。
その後、ＣＰＵ Ｃ２が非同期処理ａをはじめると、２
つの間での同期動作の関係がくずれる。ＣＰＵ状態監視
手段１は、この非同期状態を検出し、（ｃ）に示すよう
にＡＳＹＮＣ信号を「１」とする。ＣＰＵ Ｃ１側で非
同期処理をはじめた場合も同様である。
明する。図２は、動作の一例を示すタイムチャートであ
る。２つのＣＰＵ Ｃ１，Ｃ２は、はじめに、（ａ），
（ｂ）に示す処理１０のように同期して動作している。
その後、ＣＰＵ Ｃ２が非同期処理ａをはじめると、２
つの間での同期動作の関係がくずれる。ＣＰＵ状態監視
手段１は、この非同期状態を検出し、（ｃ）に示すよう
にＡＳＹＮＣ信号を「１」とする。ＣＰＵ Ｃ１側で非
同期処理をはじめた場合も同様である。
【００１７】この非同期状態で、例えば、（ｆ）の時刻
Ｔ１に、新たな割り込み要因が発生したものとする。割
り込みコントローラＩＤは、この割り込み要因を受ける
が、割り込み保留手段２は、ＣＰＵ状態監視手段１か
ら、ＡＳＹＮＣ信号「１」を受けているために、各ＣＰ
Ｕへの割り込み信号ＩＲ１，ＩＲ２を、（ｄ）、（ｅ）
に示すように、それぞれ「０」のままとする。従って、
各ＣＰＵは、割り込み要因が発生しても、直ちにその割
り込みに基づく処理を実行しないで、引き続いて非同期
の状態で動作を継続する。
Ｔ１に、新たな割り込み要因が発生したものとする。割
り込みコントローラＩＤは、この割り込み要因を受ける
が、割り込み保留手段２は、ＣＰＵ状態監視手段１か
ら、ＡＳＹＮＣ信号「１」を受けているために、各ＣＰ
Ｕへの割り込み信号ＩＲ１，ＩＲ２を、（ｄ）、（ｅ）
に示すように、それぞれ「０」のままとする。従って、
各ＣＰＵは、割り込み要因が発生しても、直ちにその割
り込みに基づく処理を実行しないで、引き続いて非同期
の状態で動作を継続する。
【００１８】ここで、各ＣＰＵ Ｃ１，Ｃ２は、部分的
には非同期で動作することを認めるものの、基本的に
は、同期して同じ処理を実行するような構成となってい
る。すなわち、そのための構成として、各ＣＰＵには、
前述したように各処理が非同期で動作することとなった
場合、例えば出力処理について、両方の出力が揃うよう
にするための待ち合わせ機能が備えられている。従っ
て、２つのＣＰＵは、出力処理１４のところで同期して
動作するようになる。
には非同期で動作することを認めるものの、基本的に
は、同期して同じ処理を実行するような構成となってい
る。すなわち、そのための構成として、各ＣＰＵには、
前述したように各処理が非同期で動作することとなった
場合、例えば出力処理について、両方の出力が揃うよう
にするための待ち合わせ機能が備えられている。従っ
て、２つのＣＰＵは、出力処理１４のところで同期して
動作するようになる。
【００１９】２つのＣＰＵ Ｃ１，Ｃ２が同期して動作
するようになると、ＣＰＵ状態監視手段１がその状態を
検出し、（ｃ）に示すように、ＡＳＹＮＣ信号を「０」
とする。これを受けた、割り込み保留手段２は、各ＣＰ
Ｕに出力する割り込み信号ＩＲ１，ＩＲ２をいずれも、
（ｄ）、（ｅ）に示すように、「１」とする。各ＣＰＵ
Ｃ１，Ｃ２は、割り込み信号ＩＲ１，ＩＲ２が「１」
となると、（ａ）、（ｂ）に示すように、処理１５を終
了後、互いに同期して割り込み処理（処理２０〜出力処
理２５〜処理２７）を実行する。
するようになると、ＣＰＵ状態監視手段１がその状態を
検出し、（ｃ）に示すように、ＡＳＹＮＣ信号を「０」
とする。これを受けた、割り込み保留手段２は、各ＣＰ
Ｕに出力する割り込み信号ＩＲ１，ＩＲ２をいずれも、
（ｄ）、（ｅ）に示すように、「１」とする。各ＣＰＵ
Ｃ１，Ｃ２は、割り込み信号ＩＲ１，ＩＲ２が「１」
となると、（ａ）、（ｂ）に示すように、処理１５を終
了後、互いに同期して割り込み処理（処理２０〜出力処
理２５〜処理２７）を実行する。
【００２０】この割り込み処理が終了すると、各ＣＰＵ
Ｃ１，Ｃ２は、（ａ），（ｂ）に示すように、互いに
同期して、処理１６から通常処理を再開する。このよう
な動作により、出力比較手段ＣＰは、割り込み処理を行
った後に於いても、同じ処理に基づく出力同士を常に比
較することができる。図３は、割り込み保留手段２の動
作状態を示す状態遷移図である。
Ｃ１，Ｃ２は、（ａ），（ｂ）に示すように、互いに
同期して、処理１６から通常処理を再開する。このよう
な動作により、出力比較手段ＣＰは、割り込み処理を行
った後に於いても、同じ処理に基づく出力同士を常に比
較することができる。図３は、割り込み保留手段２の動
作状態を示す状態遷移図である。
【００２１】外部から割り込み要因が与えられていない
場合、状態１をとり、この状態１では、各ＣＰＵへ出力
される割り込み信号ＩＲ１，ＩＲ２は、「０」（インア
クティブ）となっている。また、状態１で、割り込み要
因が与えられても、この状態１が継続する。非同期の状
態が検出され、ＣＰＵ状態監視手段１からのＡＳＹＮＣ
信号が、「１」（アクティブ）となっている間もこの状
態１が継続する。
場合、状態１をとり、この状態１では、各ＣＰＵへ出力
される割り込み信号ＩＲ１，ＩＲ２は、「０」（インア
クティブ）となっている。また、状態１で、割り込み要
因が与えられても、この状態１が継続する。非同期の状
態が検出され、ＣＰＵ状態監視手段１からのＡＳＹＮＣ
信号が、「１」（アクティブ）となっている間もこの状
態１が継続する。
【００２２】状態１にあって、ＣＰＵ状態監視手段１か
らのＡＳＹＮＣ信号が、「０」となり、かつ、割り込み
要因が与えられる場合、状態２に移行する。この状態２
では、各ＣＰＵへ出力される割り込み信号ＩＲ１，ＩＲ
２は、「１」（アクティブ）となる。この状態で、各Ｃ
ＰＵにおいて、割り込み処理が実行されることとなる。
状態２において、割り込み要因がなくなると、状態１に
移行する。
らのＡＳＹＮＣ信号が、「０」となり、かつ、割り込み
要因が与えられる場合、状態２に移行する。この状態２
では、各ＣＰＵへ出力される割り込み信号ＩＲ１，ＩＲ
２は、「１」（アクティブ）となる。この状態で、各Ｃ
ＰＵにおいて、割り込み処理が実行されることとなる。
状態２において、割り込み要因がなくなると、状態１に
移行する。
【００２３】割り込み処理が終了すると、各ＣＰＵ Ｃ
１，Ｃ２は、（ａ）、（ｂ）に示すように、処理１６，
処理１７…と同期して通常の処理を実行することにな
る。
１，Ｃ２は、（ａ）、（ｂ）に示すように、処理１６，
処理１７…と同期して通常の処理を実行することにな
る。
【００２４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、割り込みによって同期動作が乱れることとなって
も、出力比較手段は、常に２つのＣＰＵにおいて、同じ
処理に基づく出力が揃った時点で両出力の比較を行うも
ので、非同期動作に基づいて生ずるシステム停止の不具
合いを効果的に回避することができる。
れば、割り込みによって同期動作が乱れることとなって
も、出力比較手段は、常に２つのＣＰＵにおいて、同じ
処理に基づく出力が揃った時点で両出力の比較を行うも
ので、非同期動作に基づいて生ずるシステム停止の不具
合いを効果的に回避することができる。
【図１】本発明一実施例を示す構成概念図である。
【図２】動作の一例を示すタイムチャートである。
【図３】割り込み保留手段の動作状態を示す遷移図であ
る。
る。
【図４】従来のペアＣＰＵ装置の一例を示す構成概念図
である。
である。
【図５】図４に示す従来装置の動作概念図である。
Ｃ１，Ｃ２ ＣＰＵ ＣＰ 出力比較手段 ＩＤ 割り込みコントローラ １ ＣＰＵ状態監視手段 ２ 割り込み保留手段
Claims (1)
- 【請求項１】２つのＣＰＵを部分的に非同期になること
を認めて同期動作させ、２つのＣＰＵからの出力が出そ
ろった時点でそれらの出力を比較することによりエラー
検出を行うように構成したペアＣＰＵ装置であって、 前記２つのＣＰＵの動作状態を監視し、両者が非同期状
態で動作していることを検出するＣＰＵ状態監視手段
と、 割り込み要因と前記ＣＰＵ監視手段からの監視結果とを
受け、２つのＣＰＵへの割り込みを制御する割り込みコ
ントローラとを備え、 前記割り込みコントローラに、前記ＣＰＵ状態監視手段
から２つのＣＰＵが非同期で動作していることを示す信
号を受けた場合、新規の割り込みを保留し、２つのＣＰ
Ｕが同期して動作するようになってから、保留している
割り込みを２つのＣＰＵに対して同時に入力する割り込
み保留手段を設けたことを特徴とするペアＣＰＵ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208060A JPH0652004A (ja) | 1992-08-04 | 1992-08-04 | ペアｃｐｕ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208060A JPH0652004A (ja) | 1992-08-04 | 1992-08-04 | ペアｃｐｕ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652004A true JPH0652004A (ja) | 1994-02-25 |
Family
ID=16549980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208060A Pending JPH0652004A (ja) | 1992-08-04 | 1992-08-04 | ペアｃｐｕ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014160483A (ja) * | 2008-12-31 | 2014-09-04 | Intel Corp | 装置、方法、及び、プロセッサ |
-
1992
- 1992-08-04 JP JP4208060A patent/JPH0652004A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014160483A (ja) * | 2008-12-31 | 2014-09-04 | Intel Corp | 装置、方法、及び、プロセッサ |
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