JPH02118846A - フオールトトレラントシステムのｃｐｕボード回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はフォールトトレラントシステムに関し、特に二
重化バスのフォールトトレラントシステムにおけるＣＰ
Ｕボードに関する。

（従来の技術） 従来、この種のフォールトトレラントシステムのＣＰＵ
ボードは、第２囚に示すように２個のプロセサ回路７１
．７２と、比較回路８と。

ゲート回路９とから構成されてい次。

第２囚において、ＣＰＵボード６は二重化バス１０に接
続されており、プロセサ回路７１．７２は各マシンサイ
クルごとに同一の動作全同期して行っており、二重化バ
ス１０からデータを取込み、処理してデータを二重化バ
ス１０に出力するものである。

比較回路８は、プロセサ回路７１．７２の出力データを
比較し、比較結果をゲート回路９に出力する之めのもの
である。ゲート回路９は、比較結果ｔ−もとにプロセサ
回路７１．７２の出力データを二重化バス１０に出力す
るか否かを制御する几めのものである。

（発明が解決しようとする課電］ 上述した従来技術では、比較回路およびゲート回路が二
重化されておらず、比較回路が誤動作した場合には、誤
ったデータが二重化バスに出力されてしまい、システム
が停止してしまうという欠点がある。

本発明の目的は、マイクロプロセサおよびその周辺回路
から成る一対のプロセサ回路、一対のプロセサ回路の出
力データを比較してデータの相違を検出する一対の比較
回路、一対の比較回路よりのデータ比較結果に応じて一
対のプロセサ回路からの出力データをシステムバスから
遮断するゲート回路を有し、各マシンサイクルにおいて
一対の比較回路でそれぞれ一対の処理出力データ全比較
し、比較結果を一対のゲート回路に出力して判定するこ
とによって上記欠点を除去し、比較の具動作がシステム
の信頼性に影響しないように構成し次フォールトトレラ
ントシステムのＣＰＵボード回路を提供することにある
。

（課題を解決する友めの手段〕 本発明によるフォールトトレラントシステムのＣＰＵボ
ード回路は一対のプロセサ回路と、一対の比較回路と、
一対のゲート回路とを具備して構成しｔものである。

一対のプロセサ回路は同一の動作を同期して実行する几
めのものであり、一対の比較回路は一対のプロセサ回路
の出力データを比較して出力データ間の相違を検出する
ためのものである。

一対のゲート回路は、一対の比較回路よりの出力データ
の比較によって一対のプロセサ回路からの出力データを
システムバスに出力するか否かを制御するためのもので
ある。

（実施例〉 次に、本発明について図面を参照して説明する。

第１［ｉＷは本発明によるフォールトトレラントシステ
ムのＣＰＵボード回路の一実施例を示すブロック図であ
る。

第１更において、ｌはＣＰＵボード、２１゜２２はそれ
ぞれプロセサ回路、３１．３２はそれぞれ比較回路、４
１．４２はそれぞれゲート回路である。

第１図に示すように、ＣＰＵボード１はマイクロプロセ
サおよびその周辺回路から成る一対のプロセサ回路２１
．２２と、一対のプロセサ回路２１．２２の出力データ
を比較してデータの相違を検出するための一対の比較回
路３１゜３２と、一対の比較回路３１．３２よりのデー
タ比較結果に応じて一対のプロセサ回路２１゜２２から
の出力データをシステムバスから遮断するためのゲート
回路４１．４２とを有して構成されている。

ＣＰＵボード１の一対のプロセサ回路２１．２２は、各
マシンサイクルにおいて同期して同一動作をしておジ、
二重化バス５からデータ′ｔ−取込んで処理を実行し、
処理済みデータを出力する。出力データは、それぞれ一
対の比較回路３１．３２に入力され、一対の比収回Ｍ３
１　、３２はそれぞれに入力された一対のデータを比較
し、比較結果を一対のゲート回路４１．４２に出力する
。

各ゲート回路４１．４２は比較回路３１．３２からの比
較結果に従って、それぞれに接続されているプロセサ回
路２１．２２の出力データを二重化バス５に出力するか
否かを制御する。

（発明の効果） 以上説明し友ように本発明は、フォールトトレラントシ
ステムのＣＰＵボード回路において、マイクロプロセサ
およびその周辺回路から成る一対のプロセサ回路と、一
対のプロセサ回路の出力データを比較してデータの相違
を検出する之めの一対の比較回路と、一対の比較回路よ
りのデータ比較結果に応じて一対のプロセサ回路からの
出力データをシステムバスから遮断するためのゲート回
路を有し、各マシンサイクルにおいて一対の比較回路で
それぞれ一対の処理出力データを比較し、比較結果を一
対のゲート回路に出力することにより、各ゲート回路で
は比較回路からの比較結果に従って、それぞれに接続さ
れているプロセサ回路の出力データをシステムバスに出
力するか否かを制御しているので、比較回路の誤動作に
よるシステムのダウンを罹災に防ぐことができると云う
効果がある。

【図面の簡単な説明】

第１図は、本発明によるフォールトトレラントシステム
のＣＰＵボード回路の一実施例を示すブロック図である
。 第２図は、従来技術によるフォールトトレラントシステ
ムのＣＰＵボード回路の一例を示すブロック図である。 １．６・・・ＣＰＵボード ２１．２２，７１．７２・・・プロセサ回路３１．３２
．８・・・比較回路 ４１．４２．９・・・ゲート回路 ５．１０・・・二重化バス 特許出願人　　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. 同一の動作を同期して実行するための一対のプロセサ回
   路と、前記一対のプロセサ回路の出力データを比較して
   前記出力データ間の相違を検出するための一対の比較回
   路と、前記一対の比較回路よりの出力データの比較によ
   つて前記一対のプロセサ回路からの出力データをシステ
   ムバスに出力するか否かを制御するための一対のゲート
   回路とを具備して構成したことを特徴とするフオールト
   トレラントシステムのＣＰＵボード回路。