JPH06510617A - プログラム記憶式制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 プログラム記憶式制御装置 本発明はプログラム記憶式制御装置に関する。

国際特許出願公開第８８／１０４７１号明細書には、プログラム記憶式制御装置 であって、この制御装置の作動のための命令を格納しており、また少なくとも１ つのバスシステムを介してワード処理のためのワードプロセッサおよびとノド処 理のためのビットプロセッサと接続されている少なくとも１つの命令メモリを有 するプログラム記憶式制御装置が記載されている。このプログラム記憶式制御装 置によりアナログ信号処理の結果が、ビット処理のためのビットプロセッサによ り受け入れられ得るように処理される。そのために、入力側で命令メモリおよび ワードプロセッサのフラグ−レジスタと、また出力側でビットプロセッサと接続 されているデコーダが設けられており、その際にデコーダは、通常のフラグ信号 からフラグ信号を生じさせる命令と一緒に形成されるその入力信号からそれぞれ 状態ビットを２値識別信号の形態で発生し、それをビットプロセッサがそれに割 り当てられており命令メモリのなかに格納されている命令によりデコーダの出力 端において照会する。この回路技術的措置を講しられた制御装置により、ワード 処理の結果を過去の２値処理の結果と論理演算することが可能である。

文献ｒｓＩＭＡＴＩｃ　３５−１１５Ｕによる自動化」ハンス・ベルガー著、１ ９９１年には第２章に、２値論理演算の論理演算結果ＶＫＥがビットプロセッサ に記憶され、また爾後の処理のために利用されることが記載されている。命令リ ストが多くの相い続く２値の論理演算命令から成っているならば、これらが順々 にビットプロセッサにより処理される。論理演算の結果としての論理演算結果は 先ずビットプロセッサに記憶され、またすぐ次の命令の照会結果と論理演算され る（以下同様）、すぐ次の命令の処理の前にビットプロセンサのフラグ−レジス タに記憶された論理演算結果はこの命令の処理の後に消去され、また新しい論理 演算結果により置換される。前記文献の第３章には第１０８頁にいわゆる比較関 数の処理が記載されている。比較関数により２つのディジタル値が互いに比較さ れる。このワード処理の結果は２値の論理演算結果に影響する。このことは、ビ ットプロセッサのフラグ−レジスタの以前の内容が変更され、また爾後の処理の ためにもはや利用されないことを意味する。フラグ−レジスタのこの以前の内容 はそれにより、それが予め特別なメモリ範囲（マーカー）内で中央モジュール上 に格納されているならば、′教われる”ことができる、相応のプログラムにより いま、これらのメモリ範囲を読み出し、また内容を爾後の処理のために準備する ことが可能である。しかしながら、これらの措置はプログラム記憶式制御装置の 作動中に処理速度に不利に作用する。

本発明の課題は、ワード処理の結果と先行の２値処理の結果との論理演算を簡単 化するプログラム記憶式制御装置を提供することである。

この課題は、 一少なくとも１つのバスシステムを介してワードプロセッサおよびビットプロセ ッサと接続されており、またプログラム記憶式制御装置の作動のための命令を記 憶する少なくとも１つの命令メモリが設けられており、−ワードプロセンサはワ ード処理のために、またビットプロセッサはビット処理のために設けられており 、 一ビツトプロセッサが少なくとも２つのフラグ−レジスタを有し、これらのうち 第１のフラグ−レジスタは２値論理演算の２値論理演算結果を記憶し、また第２ のフラグ−レジスタはこの論理演算結果を、−ビットまたはワードプロセッサが 、そのために予定されており命令メモリのなかに格納されている第１の命令を処 理する場合に備えて記憶し、 一ビットまたはワードプロセッサが命令メモリに格納されている命令により第２ のフラグ−レジスタを読出し、また論理演算結果を処理することを特徴とするプ ログラム記憶式制御装置により解決される。

請求の範囲２の特徴による好ましい実施Ｂ様では、論理演算結果が第２のフラグ −レジスフ内にビットプロセッサのそれ自体は公知の２値の論理演算命令により 格納される。

他のを利な実施Ｂ様はその他の請求の範囲にあげられている。

本発明の実施例を示す図面により本発明を一層詳細に説明する。

第１図はプログラム記憶式制御装置のブロック回路図、また第２図はプログラム 記憶式制御Ｂ装置に対する制御命令である。

第１図にはブロック回路図の形態でプログラム記憶式制御装置の個々の要素が示 されている。これは、図面中に鎖線の輪郭内にまとめら孔でおり、また共通のデ ータバスＤＢを介して２値信号−人力／出カモジュールＢＩＯおよびアナログ値 −人力／出力モジュールＡＩＯと接続されている中央ユニットＺＥから成ってい る。中央ユニットＺＥは主として命令メモリＢＳと、ワードプロセッサＷＰと、 第１および第２のフラグ−レジスタＦＬＩ、ＦＬ２を設けられているビットプロ セッサＢＰから成っている。プロセッサＷＰ、ＢＰおよび命令メモリＢＳは共通 のデータバスＤＢに接続されており、そのデータ流れ方向は、バスシステムにお いて通常のように、矢印により示されている。ワードプロセッサＷＰのデータ端 子りならびにビットプロセッサＢＰのデータ端子りは直接にデータバスＤＢと接 続されている。２値信号を発生する要素として入力／出カモジュールＢＩＯ内に スイッチＳが設けられている。アナログ値−人力／出力モジュールＡＩＯはアナ ログ−ディジタル変換器ＡＤを含んでおり、そのアナログ信号入力端Ａは電圧源 （矢印により示されている電圧Ｕ）に接続されている。

図面を見易くするため、ピントプロセッサＢＰに対するデータバスＤＢのワード 幅を減するデコーダ要素の図示は省略されている。同じことが、命令メモリＢＳ をワードプロセッサＷＰおよび／またはビットプロセッサＢＰによりアドレス指 定し、それにより相応の入力／出力モジュールをプロセッサＷＰ、ＢＰにより呼 び出し得る共通のアドレスバスシステムおよびプログラムカウンタにも当てはま る。

命令メモリＢＳはワードプロセッサＷＰまたはピントプロセッサＢＰの必要性に 適合されているワード幅を有する通常のメモリモジュールであってよい、ワード プロセッサＷＰはたとえば文献ｒｓＩＭＡＴ［ｃ　３５　自動化装置ｍｊｓ　５ −１３５」版０５．１９９０年から知られているような通常の標準的なマイクロ プロセッサであってよい。

ビットプロセッサＢＰはカストマ−特存の２値スイッチ回路であってよいが、そ れは第１のフラグ−レジスタＦＬＩに追加して第２のフラグ−レジスタＦＬ２が 存在するように変更されていなければならないモディファイされた２値スイッチ 回路であってもよいであろう、２値人力／出カモジュールＢＩＯは機械的、電気 −機械的または電子的なものであってよい、アナログ値人力／出力モジュールＡ ＩＯとしてはたとえば通常のアナログ−ディジタル変換器ＡＤが使用され得る。

２値人力／出カモジュールＢＩＯによりそのつどのスイッチＳのスイッチ位置が 照会され、また変更される。アナログ値人力／出力モジュールＡＩＯは、以下で は“アナログ値”と呼ばれるディジタル化されたアナログ信号の入力および出力 の役割をする０図面には、アナログ−ディジタル変換器ＡＤにより発生されるア ナログ値の入力が示されており、アナログ−ディジタル変換器ＡＤのディジタル 信号出力端ＤＳはデータバスＤＢと接続されている。データバスＤＢの幅は主と してワードプロセッサＷＰのワード幅により定められている０通常のワード幅は たとえば８ビツト、１６ビツトまたは３２ビツトである。アナログ−ディジタル 変換器ＡＤによりたとえばアナログ−ディジタル変換器ＡＤのアナログ信号入力 端Ａに与えられている電圧Ｕがディジタル値に変換され、このディジタル値をワ ードプロセッサＷＰがデータバスＤＢを介して照会する。

制御過程で、制御プログラムにより予め定められており命令メモリＢＳ内に格納 されている命令が読み出され、またデータバスＤＢを介してワードプロセッサＷ ＰおよびビットプロセッサＢＰに供給される。従来の技術で通常のように、プロ セッサＷＰ、ＢＰは命令の構造により、それに向けられた命令を認識する。命令 実行のために両プロセッサＷＰＳＢＰはその周辺人力／出力モジュールＡＩＯ。

ＢＩＯとデータバスＤＢを介して通信する。その際にビットプロセッサＢＰは２ 値人力／出カモジュールＢＩＯに対して、またワードプロセッサＷＰはアナログ 人力／出力モジュールＡＩＯに対して作用する。

゛　ピントプロセッサＢＰは、たとえばｒｓＩＭＡＴ■ｃ　５５−１１５Ｕに、 Ｊｌ、る自動化」ハンス・ベルガー著、１９９１年から知られているように、２ 値論理演算を行う、２値論理演算の結果は２値入カ／出カモジユールＢＩＯに出 力され、そこで相応のスイッチ位置、場合によっては弁位置などを生じさせる０ 通常、産業用制御装置ではスイッチまたは弁位置の変化がビットプロセッサＢＰ による技術的装置のすべての重要な２値およびスイッチング要素の照会に先行す る。

ワードプロセッサＷＰは同じくそれに割り当てられているアナログ人力／出力モ ジュールＡＩＯと通信する。ワードプロセンサはたとえば同しく前記文献に記載 されているディジタル論理演算を行う。

ワード処理の結果と先行のピント処理の結果との間の簡単な論理演算を説明する ため第２図にプログラム記憶式制御装置の制御命令が示されており、その際に第 ２ａ図には制御命令がそれ自体は公知の接触プラン図で、また第２ｂ図には公知 の命令リストで示されている。第１図および第２図中の同一の要素には同一の符 号が付されている。Ｅｌ、０およびＥ２．０はアナログ人力／出力モジュールＡ ＩＯのアナログ値、またＡ１．０はビットプロセッサＢＰが２値人力／出カモジ ュールＢＩＯの１つに与える出力信号である。アンド論理回路が第２ｂ図中に“ Ｕ′で示されている。１つの値のロード動作は“Ｌ″で、またコンパレータＶＧ の入力端Ｚ１、Ａ２における２つの値の同一性を検査する比較動作は“！Ｆ”で 示されている。制御プログラムは先ず、２値人力／出カモジュールＢＩＯの信号 Ｅ１．０およびＥ２．０を順々に照会し、照会の結果をアンド論理に従って演算 するように指示する。第１のフラグ−レジスタＦＬＩの以前の内容およびこの２ 値処理の結果はフラグ−レジスタＦＬ２内に記憶されている０図面中の文字“十 〇は、まさに実行された動作がこのフラグ−レジスタの内容を変更することを意 味する。フラグ−レジスタＦＬ２の内容は示されている零では２値論理演算の際 に第１のフラグ−レジスフＦＬＩの内容に一致しており、また第２ｂ図中で文字 “−”により示されている。この２値論理演算の後に制御プログラムの予設定に 相応してアナログ値人力／出力モジュールのアナログ値ＥＷＩおよびＥＷ２がワ ードプロセッサＷＰのここには示されていないアキュムレータ内にロードされ、 また命令″！Ｆ”により同一性を検査される。ロード命令はフラグ−レジスタＦ Ｌ１、ＦＬ２に影響せず、このことは図面中に“−”により示されている。しか しフラグ−レジスタＦＬＩの内容は比較結果に相応して変更される。この比較の 結果は２値であり、その際に、内容が“１”である場合には比較は満足されてお り、また内容が”０“である場合には比較は満足されていない、このワード処理 の結果、すなわち比較結果はいま先行の２値処理の結果と、ビットプロセッサＢ Ｐが両フラグーレジスタＦＬＩ、ＦＬ２の内容を制御プログラム内の命令ＵＦＬ ２に基づいて先ず読み出し、次いで論理演算することにより論理演算される。こ の論理演算の結果は第１のフラグ−レジスタＦＬＩ内に存続し、またこの内容に 相応する信号Ａ１．０が２値入カ／出カモジユールＢＩＯの１つにデータバスＤ Ｂを介して供給される。

ビットプロセッサＢＰが２値およびワード処理の両結果の論理演算を行うことは 無条件に必要ではなく、ワードプロセッサがこの処理を実行するようにワードプ ロセッサを構成することも可能である。

以上に説明した例では信号Ｅ１．ＯおよびＥ２．Ｏの２値論理演算は第１のフラ グ−レジスタＦＬＩにも第２のフラグ−レジスタＦＬ２にも影響する。ビットプ ロセッサおよび／またはワードプロセッサを、これ（またはこれら）が第２のフ ラグ−レジスタＦＬ２に他の命令、たとえば跳躍またはメモリ命令の際にも影響 し、またこれらの命令により第１のフラグ−レジスタのこの命令の実行前のその つどの現在の内容を第２のフラグ−レジスタに伝達するように構成することもも ちろん可能である。

ＦＩＧ　１　７Ｆ ＦＩＧ　２ｂ 特表千６−５１０６１７　（５）

Claims (6)

【特許請求の範囲】
1. １．一少なくとも１つのバスシステム（ＤＢ）を介してワードプロセッサ（ＷＰ ）およびビットプロセッサ（ＢＰ）と接続されており、またプログラム記憶式制 御装置の作動のための命令を記憶する少なくとも１つの命令メモリ（ＢＳ）が設 けられており、 −ワードプロセッサ（ＷＰ）はワード処理のために、またビットプロセッサ（Ｂ Ｐ）はビット処理のために設けられており、−ビットプロセッサ（ＢＰ）が少な くとも２つのフラグ−レジスタ（ＦＬ１、ＦＬ２）を有し、これらのうち第１の フラグ−レジスタ（ＦＬ１）は２値論理演算の２値論理演算結果を記憶し、また 第２のフラグ−レジスタ（ＦＬ２）はこの論理演算結果を、 −ビットまたはワードプロセッサ（ＢＰ、ＷＰ）が、そのために予定されており 命令メモリ（ＢＳ）内に格納されている第１の命令を処理する場合に備えて記憶 し、 −ビットまたはワードプロセッサ（ＢＰ、ＷＰ）が命令メモリ（ＢＳ）に格納さ れている命令により第２のフラグーレジスタ（ＦＬ２）を続出し、また論理演算 結果を処理する ことを特徴とするプログラム記憶式制御装置。
2. ２．第１の命令がビットプロセッサ（ＢＰ）により処理すべき２値の第１の論理 演算命令であることを特徴とする請求の範囲１記載のプログラム記憶式制御装置 。
3. ３．第１の命令がワードプロセッサ（ＷＰ）により処理すべきメモリ命令である ことを特徴とする請求の範囲１記載のプログラム記憶式制御装置。
4. ４．第１の命令がワードプロセッサ（ＷＰ）により処理すべき跳躍命令であるこ とを特徴とする請求の範囲１記載のプログラム記憶式制御装置。
5. ５．第２の命令がビットプロセッサ（ＢＰ）により処理すべき第２の論理演算命 令（ＵＦＬ２）であることを特徴とする請求の範囲１ないし４の１つに記載のプ ログラム記憶式制御装置。
6. ６．第２の命令がワードプロセッサ（ＷＰ）により処理すべき第２の２値の論理 演算命令であることを特徴とする請求の範囲１ないし４の１つに記載のプログラ ム記憶式制御装置。