JPH0650495B2 - データ転送システム - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、データをあるデータ・バスから他のデータ・
バスに転送するために、ディジタル・データ処理システ
ムで使用するためのデータ・バッファ機構に関し、より
詳しくは、記憶アレイを使用して転送されるデータを緩
衝記憶する、そのようなデータ・バッファ機構に関す
る。

Ｂ．従来の技術及び課題 転送されるデータを第１のデータ・バスから第２のデー
タ・バスに緩衝記憶する必要性は、しばしば発生する。
この必要性は一般的には、複数のバスが異なった動作特
性、異なったタイミング要件、またはこれらに関連する
異なった初期接続手段プロトコルを有する所に発生す
る。たとえば、各データ・バスは、２つのバスの間に直
接の同期のない独立非同期バスであってもよい。他の例
は、バスの１つが時々他の事柄によって使用中であった
り、他のバスに、そのバスがデータ転送に予約済である
時に、データ転送に使用できないことがある場合であ
る。さらに他の例は、あるデータ・バスの幅が他のデー
タ・バスの幅と異なっている、すなわち２つのデータ線
の数が同じではない場合である。他の例は、バスに結合
された装置が異なるデータ転送速度を有する場合であ
る。

記憶アレイすなわちメモリ・アレイを用いて、２つのデ
ータ・バスの間にバッファを準備することは知られてい
る。データは、あるバスから受け取られ、ある方法で記
憶アレイに記憶され、それから読み出されて、いくらか
違う方法で他のバスに供給される。記憶アレイは、２つ
のデータ・バスとこの２つのデータ・バスに結合された
動作装置に関連する相違を準備するために、フレキシブ
ルな媒体すなわちバッファを提供する。

ここに提案したデータ・バッファ機構の１つの形式は、
いわゆる「ピンポン」バッファ機構である。この場合、
記憶アレイの対が用意され、１つのバスから受け取られ
たデータが１つのアレイに書き込まれ、その間、データ
は他のアレイから読み出され、他のバスに供給される。
２つの記憶アレイの読取り及び書込み機能は、時々前後
に相互交換されるので、データは１つのアレイに、次に
交互に他のアレイに書き込まれ、データは他のアレイか
ら、次に書込みに使用された方法とは逆に交互に他のア
レイから読み取られる。この形式のデータ・バッファ機
構は、各種の適用業務に、より効率的でより速い全体的
なデータ転送動作を提供することができる。

Ｃ．発明の概要及び解決課題 本発明は、改良されたより効率的な方法で、第１データ
・バスから第２データ・バスへデータを転送するための
データ・バッファ機構を提供する。ある実施例では、デ
ュアル・ポート記憶機構を利用するピンポン・バッファ
機構が提供され、このデュアル・ポート記憶機構は、単
一記憶アレイと、それぞれがそれ自体の個別データ、ア
ドレス及び制御線をもつ２つの独立ポートを有する。こ
の２つのポートは、他とは完全に独立して動作するの
で、データは記憶アレイの１つのアドレスに書き込ま
れ、同時に記憶アレイの異なるアドレスからのデータを
読み取ることができる。

書込み回路は、１つの第１のデータ・バスから受け取っ
て、それを記憶アレイの第１部分に書き込む、すなわち
記憶するために、デュアル・ポート記憶機構の独立ポー
トの１つに結合される。読取り回路は、デュアル・ポー
ト記憶機構の独立ポートの他の１つに結合され、記憶ア
レイの第２部分からデータを読み取り、それを第２デー
タ・バスに送るが、このような第２部分からのデータ読
取りは、記憶アレイの第１部分へのデータ記憶と同時に
発生する。モード制御論理は、いわゆる「ピンポン」効
果を提供するために、時々前後に相互交換しようとする
記憶アレイの第１及び第２部分の、読取り及び書込み機
能を可能にするために、供給される。

２つの記憶アレイ・ポートの独立した性質によって、記
憶アレイのある部分が非同期に満たされ、その間、記憶
アレイの他の部分が非同期に空にされることが可能であ
る。これは、２つの独立非同期データ・バス間の効果的
なデータ転送を提供し、データ・バスの１つまたは他、
または両方での「待ち状態」の発生を最小にする助けを
する。

本発明の他の実施例では、複数のデュアル・ポート記憶
機構が、非常に効率的かつ速い方法で、より広いデータ
・バスからより狭いデータ・バスへ、またはその逆に、
データを転送するために利用される。複数のデュアル・
ポート記憶機構は、調整されたピンポン・モードで動作
される。より広いデータ・バスから、またはそれへ転送
されるデータは、同時に、記憶アレイの対応する第１部
分へ記憶され、またはそれから読み取られる。より狭い
データ・バスへ、またはそれから転送されるデータは、
交互に１度に１記憶アレイずつ、記憶アレイの対応する
第２部分へ書き込まれ、またはそれから読み取られる。
したがって、最高データ転送速度は、２つの異なるデー
タ・バスの各々に準備される。

本発明を、そのさらに他の利点及び機能をより良く理解
するために、下記のように添付図面と照合して引用説明
し、本発明の範囲を添付された特許請求の範囲に示す。

Ｄ．実施例 第１図のデータ処理システムの説明 第１図に、本発明を利用できる代表的なディジタル・デ
ータ処理システムを示す。このシステムでは、本発明が
バス対バス・アダプタ装置１０の中で使用され、このア
ダプタ装置１０は、あるコンピュータからコンピュータ
へ、またはその逆に、データを転送する目的のために、
第１ディジタル・コンピュータ１１を第２ディジタル・
コンピュータ１２に結合するために使用される。コンピ
ュータＡで示す第１ディジタル・コンピュータ１１は、
処理装置１３、記憶装置１４、及び入出力（Ｉ／Ｏ）バ
ス１５を含み、後者は「バスＡ」で示す。コンピュータ
Ｂで示す第２ディジタル・コンピュータ１２は、処理装
置１６、記憶装置１７、及び入出力（Ｉ／Ｏ）バス１８
を含み、、後者は「バスＢ」で示す。Ｉ／Ｏ装置１９
は、Ｉ／ＯバスＢに結合されて示されている。

処理装置１３、１６は、性質的には同じでも異なってい
てもよく、各々は、その該当コンピュータとして中央演
算処理装置（ＣＰＵ）を表す。Ｉ／Ｏバス１５、１８の
各々は一般には、１組のデータ・バス線、１組のアドレ
ス・バス線、及び１組の制御バス線を含む。ある場合に
は、バス線の同じ組をデータとアドレスの両方のために
使用してもよく、これは時間多重法で行なわれる。

バス対バス・アダプタ１０は、ピンポン・データ・バッ
ファ装置２０、制御権移動回路２１、及びメッセージ・
バッファ２２を含む。ピンポン・データ・バッファ２０
は、本発明に従って作られ、バスＡのデータ線からバス
Ｂのデータ線へ、またはその逆に、データを転送するた
めに使用される。したがって、開示された実施例のピン
ポン・データ・バッファは性質的に両方向であるので、
データはどの方向に転送してもよい。制御権移動回路
は、バスＡとバスＢの制御線に結合され、２つのバスに
必要な初期接続手順を供給するために構築され、各バス
はここでは非同期的性質を有するものと仮定する。メッ
セージ・バッファ２２は性質的に２方向で、コマンド、
状況及びアドレス形式のメッセージをあるプロセッサか
ら他のプロセッサに、またはこの逆に、転送するために
使用される。制御権移動回路２１はまた、ピンポン・デ
ータ・バッファ装置２０及びメッセージ・バッファ２２
の機能を、バスＡ、Ｂに生ずる初期接続手順動作で調整
する。

特定の適用例として、バス対バス・アダプタ１０と第２
コンピュータ１２はＩ／Ｏ装置１９をホスト・プロセッ
サに結合するためのＩ／Ｏアダプタ２３を供給するため
に使用される。この場合、プロセッサ１３はホスト・プ
ロセッサになり、記憶装置１４はホスト・プロセッサ用
の主記憶装置になる。代表的なＩ／Ｏアダプタの場合に
は、プロセッサ１６は、マイクロプロセッサの形をと
り、この場合、バスＢはマイクロプロセッサＩ／Ｏバス
となる。また同様な場合に、２つまたはそれ以上のＩ／
Ｏ装置をバスＢに結合してもよい。

第２図のデータ・バッファ実施例の説明 第２図に、Ｉ／ＯバスＡのデータ・バス部分１５ａから
Ｉ／ＯバスＢのデータ・バス部分１８ａへ、またはこの
逆に、データを転送するためのピンポン・データ・バッ
ファ機構の、第１実施例を示す。このデータ・バッファ
機構は、データが２つのデータ・バス間のいずれかの方
向に転送されることができる、２方向の特徴を有する。
この第２図のデータ・バッファ機構は、単一記憶アレイ
と、２つ独立ポートを有して各ポートが固有のデータ、
アドレス及び制御線を持つデュアル・ポート記憶機構２
５を有する。第３図に、一般的なデュアル・ポート記憶
機構の詳細を示す。

第３図で、ここに示すデュアル・ポート記憶機構２５
は、単一記憶アレイ２６と、２つの独立Ｉ／Ｏポートを
有して各ポートが固有のデータ、アドレス及び制御線を
持つ。第１独立ポートは、第３図では「左」ポートと呼
び、左ポートＩ／Ｏバッファ２７、左ポート・アドレス
復号器２８、及び左ポート読取り／書込み（Ｒ／Ｗ）論
理２９を含む。左ポート用のデータ線３０は、左ポート
Ｉ／Ｏバッファ２７の片側に接続され、一方、このバッ
ファ２７の他の側は、記憶セル・アレイ２６内部の内部
データ線の第１セットにデータ線３１によって接続され
ている。左ポート用のアドレス線３２は、左ポート・ア
ドレス復号器２８に接続され、この出力部は記憶アレイ
２６中の内部アドレス線の第１セットに接続されてい
る。左ポート用の制御線３３は、左ポート読取り／書込
み論理２９に接続されている。このＲ／Ｗ論理２９は、
書込み制御信号または読取り制御信号のいずれかをバッ
ファ２７がデータを転送する方向を決定するために、左
ポートＩ／Ｏバッファ２７に送る。バッファ２７は２方
向性である。書込み制御線が活動状態の時、バッファ２
７は、記憶アレイ２６に記憶するために、データをデー
タ線３０からデータ線３１に転送する。反対に、読取り
制御線が活動状態の時、バッファ２７はデータをデータ
線３１からデータ線３０に転送する。

デュアル・ポート記憶機構２５の第２独立Ｉ／Ｏポート
は、ここでは「右」ポートと呼ばれる。この右ポート
は、右ポートＩ／Ｏバッファ３４、右ポート・アドレス
復号器３５、及び右ポート読取り／書込み（Ｒ／Ｗ）論
理３６を含む。右ポート用のデータ線３７は、右ポート
Ｉ／Ｏバッファ３４の片側に接続され、一方、このバッ
ファ３４の他の側は、記憶アレイ２６内の内部データ線
の第２セットにデータ線３８によって接続されている。
右ポート用のアドレス線３９は、右ポート・アドレス復
号器３５に接続され、この出力部は記憶アレイ２６中の
内部アドレス線の第２セットに接続されている。右ポー
ト用の制御線４０は、右ポート読取り／書込み論理３６
に接続されている。このＲ／Ｗ論理３６は、書込み制御
信号または読取り制御信号のいずれかを、書込みポート
Ｉ／Ｏバッファ３４に送る。書込みポートＩ／Ｏバッフ
ァ３４は２方向性である。書込み制御線が活動状態の
時、バッファ３４は、記憶アレイ２６に記憶するため
に、データをデータ線３７からデータ線３８に供給す
る。反対に、読取り制御線が活動状態の時、右ポートＩ
／Ｏバッファ３４はデータをデータ線３８からデータ線
３７に転送する。

第３図のダッシュ線ボックス２５内に使用された注解と
凡例は、デュアル・ポート記憶機構２５内で利用可能な
機能を参照し、これはデュアル・ポートに記憶機構２５
が使用できる特定の適用とは関係はない。この関係か
ら、ＣＳはチップ選択を示し、ＷＥは書込み使用可能を
示し、ＯＥは出力使用可能を示し、そしてＭＳＢは最上
位ビットを示す。ダッシュ線ボックス２５の外側に示さ
れる凡例を識別する線は、第２図に示される特定の適用
に関係する。

第３図の左ポート装置及び右ポート装置は、互いに独立
して動作する。両ポートは、同時に記憶アレイ２６にア
クセスしてもよい。したがって、左ポートは記憶アレイ
２６にデータを書き込んでいるか、またはそこからデー
タを読み取っており、それと同時に、右ポートは記憶ア
レイ２６にデータを書き込んでいるか、そこからデータ
を読み取っている場合もある。

第２図の実施例では、左ポートは記憶アレイ２６へのデ
ータ書込みに供され、右ポートは記憶アレイ２６からの
データ読取りに供される。書込み専用は、書込みストロ
ーブ信号を、左ポートＲ／Ｗ論理２９のチップ選択（Ｃ
Ｓ）と書込み使用可能（ＷＥ）入力部に供給することに
よって達成される。この結果、左ポートＩ／Ｏバッファ
２７への書込み制御信号線のみが割込み可能にされるこ
とになる。読込み専用は、読込みストローブ信号を、右
ポートＲ／Ｗ論理３６のチップ選択（ＣＳ）と出力使用
可能（ＷＥ）入力部に供給することによって達成され
る。この結果、右ポートＩ／Ｏバッファ３４への読込み
制御信号線のみが割込み可能にされることになる。した
がって第２図の実施例では、左ポート・データ線３０は
データ入力のみに使用され、一方、右ポート・データ線
３７はデータ出力のみに使用される。

後でわかるように、デュアル・ポート記憶機構２５は外
部回路によって操作されるので、記憶アレイ２６は第１
部分４１と第２部分４２を供給する結果となり、この１
つはデータ書込みに使用され、他の１つはデータ読取り
に使用され、そしてその逆の場合もある。これは、２つ
のアドレス復号器２８、３５の最上位ビット（ＭＳＢ）
入力アドレス行の適切な操作によって引き起こされる。
これは２進法１の値が読取りアドレスＭＳＢ線３９ａに
置かれた時にはいつでも、書込みアドレスＭＳＢ線３２
ａに２進法０の値を置くことによって、達成され、また
その逆の場合もある。ＭＳＢアドレス行上の２進法値０
は、関連するアドレス復号器を、記憶アレイ２６のため
のアドレス範囲の下半分にアドレス指定させる。２進法
１の値がＭＳＢアドレス行上に現れると、関連するアド
レス復号器は、記憶アレイ２６のためのアドレス範囲の
上半分にアドレス指定する。左ポート復号器２８につい
ては、残りのアドレス行３２ｂは、ＭＳＢ線３２ａ上の
２進数値によって選択されるように、記憶アレイ２６の
下半分４１または上半分４２にいずれかに、色々な個別
のアドレス線をアドレス指定するために使用される。同
様な方法で、右アドレス復号器３５のための他のアドレ
ス線３９ｂが、ＭＳＢ線３９ａ上の２進数値によって決
定されるように、下半分４１または上半分４２にいずれ
かで、色々なアドレス行をアドレス指定するために使用
される。

第３図に示す内部構造を有するデュアル・ポート記憶機
構は、現在市場で入手可能である。１つのこの種のデュ
アル・ポート記憶機構は、米カリフォルニア州サンノゼ
の富士通マイクロエレクトロニクス社の集積回路部門に
よって販売されている。他のこの種のデュアル・ポート
記憶機構は、米カリフォルニア州サンタクララのインテ
グレイテッド・デバイス社によって販売されている。こ
うして市場に出ているように、これらの機構は、デュア
ル・ポートＲＡＭまたはデュアル・ポート・ランダム・
アクセス・メモリとして参照されることがある。

第２図のデータ・バッファ機構も、データをデータ・バ
ス１５ａ、１８ａの１つから受け取ってそれを記憶アレ
イ２６の第１部分（たとえば下部分４１）に記憶するた
めの、デュアル・ポート記憶機構２５の独立ポートの第
１ポート（左ポート）に結合された、書込み回路を含
む。この書込み回路は、データ・バス１５ａ、１８ａの
１つから、デュアル・ポート記憶機構２５の第１ポート
のデータ線３０にデータを供給するための、データ入力
回路を含む。このデータ入力回路は、バスＡデータ・バ
ス１５ａまたはバスＢデータ・バス１８ａのいずれかか
ら、第１ポート・データ線３０へのデータ転送を選択的
に割込み可能にするための、データ入力多重回路を含
む。このデータ入力多重回路は、バスＡデータ線１５ａ
を第１ポート・データ線３０に結合するレシーバ回路４
３と、バスＢデータ線１８ａを上記と同じ第１ポート・
データ線３０に結合するレシーバ回路４４を含む。

レシーバ回路４３は、第１方向制御信号ＡＢによるデー
タ転送目的のために割込み可能にされ、一方、レシーバ
回路４４は、第２指示制御信号ＢＡによるデータ転送目
的のために割込み可能にされる。ＡＢ制御信号は、デー
タがバスＡからバスＢに転送されようとする時は活動状
態であり、ＢＡ制御信号は、逆方向に、すなわちデータ
がバスＢからバスＡに転送されようとする時は活動状態
である。これらの方向制御信号は、第１図の制御権移動
回路２１に位置する方向制御ラッチ（図示せず）によっ
て供給される。この方向制御ラッチは、プロセッサ１
３、１６の１つによって初期化され、データ転送方向を
確立する。ＡＢ信号とＢＡ信号は、決して同時に活動状
態にはならない。したがって、どの瞬間でもデータ・バ
ス１５ａ、１８ａのただ１つが、デュアル・ポート記憶
機構２５のデータ入力線３０にデータを供給することが
できる。レシーバ回路４３かレシーバ回路４４のいずれ
かが割込み可能にされない時には、それらの出力線はト
リステート状態、すなわち高いインピーダンス条件に置
かれている。

第２図の書込み回路はさらに、デュアル・ポート記憶機
構２５の第１ポートの複数アドレス線３２ｂへマルチビ
ット・アドレスを供給するための、入力アドレス・カウ
ンタ回路を含む。この入力アドレス・カウンタ回路は、
マルチビット入力アドレス・レジスタ４５とマルチビッ
ト２進加算機構回路４６を含む。通常は、入力アドレス
・レジスタ４５は、ゼロ・カウント条件に初期化され
る。アドレス・レジスタ４５におけるカウント値は、加
算機構４６の第１入力部に供給される。数値Ｎは、加算
機構４６の第２入力部に供給され、アドレス・レジスタ
・カウント値に加えられる。数値Ｎは、記憶アレイ２６
中の任意の記憶線にデータを書き込む間に、記憶アレイ
２６に送られた、データのバイト数を表す。加算機構４
６の出力部に現れる新しいまたは次の記憶アドレスは、
データが記憶アレイ２６中の現在アドレス指定されてい
る線に書き込まれた後やがて、入力アドレス・レジスタ
４５に戻されてロードされる。こうして、レジスタ４５
中の入力アドレス値は、データ行が記憶アレイ２６に書
き込まれる度に、増分されるか更新される。

第２図の書込み回路はさらに、デュアル・ポート記憶機
構２５の第１ポートの制御線３３の少なくとも１つにス
トローブ信号を供給して、記憶アレイ２６に書き込もう
とする入力データ線３０にデータを発生させるためのス
トローブ回路を含む。この書込みストローブ回路は、Ａ
プロセッサ１３によって開始されたストローブＡ信号、
またはＢプロセッサ１６によって開始されたストローブ
Ｂ信号のいずれかを選択するためのマルチプレクサ回路
４７を含む。使用すべきどのストローブＢ信号を選択す
るかは、マチプレクサ４７に供給されたＡＢ方向制御信
号によって決定される。ＡＢ信号が活動状態の場合に
は、ストローブＡ信号が選択され、書込みストローブ制
御線３３に供給される。一方、ＡＢ信号が活動状態でな
い場合には、代わりにストローブＢ信号が選択され、書
込みストローブ制御線３３に供給される。こうして、書
込みストローブ信号が、記憶アレイ２６に書き込まれる
データを供給しているプロセッサから得られる。

使用中のプロセッサの特定の形式に依存して、ストロー
ブＡ信号がバスＡ中の制御線の１つから、または交互に
第１図の制御権移動回路２１から直接得られる。後者の
場合には、制御権移動回路２１は、バスＡ中の１つまた
は複数の制御線に接続された回路を含み、バスＡ上の適
切な制御信号に応答し、そして第２図のデータ・バッフ
ァに送られるストローブＡ信号を発生する。同様な考察
がストローブＢ信号に適用される。

第２図の書込み回路はさらに、選択された書込みストロ
ーブ信号を入力アドレス・レジスタ４５中のカウント値
を更新するための、入力アドレス・レジスタ４５のカウ
ント更新線４８に供給するための回路を含む。これらの
書込みストローブ信号は、アドレスが変わる前に入力デ
ータ線３０上のデータが記憶アレイ２６に固有に書き込
まれることを保証するに十分な僅かな量によって、入力
アドレス・レジスタ４５の更新を遅らせる、遅延回路４
９を用いて、カウント更新線４８に供給される。カウン
ト更新線４８上のストローブ信号の出現によって、入力
アドレス・レジスタ４５にロードされるべき加算機構４
６の出力部に、次のアドレスが現れることになる。

第２図のデータ・バッファ機構はさらに、データを記憶
アレイ２６の第２部分（たとえば上部分４２）に送り、
それをデータ・バス１５ａ、１８ａの他に供給するため
の、デュアル・ポート記憶機構２５の独立ポート第２に
結合された、読取り回路を含む。この場合の他のデータ
・バスは、データをアレイ２６の入力データ線３０に供
給するために使用されていないものである。アレイ２６
の第２部分からのこのようなデータ読取りは、アレイ２
６の第１部分へのデータ記憶と同時に起こる。

この読取り回路は、データをデュアル・ポート記憶機構
２５の第２ポートのデータ線３７から、それをデータ・
バス１５ａ、１８ａの他に供給するための、データ出力
回路を含む。この読取り回路は、データをデータ出力線
３７から、バスＡデータ・バス１５ａまたはバスＢデー
タ・バス１８ａのいずれかに選択的に伝送するための、
データ出力多重回路を含む。この多重回路は、ドライバ
回路５０とドライバ回路５１を含み、これらはそれぞ
れ、データ出力線３７をデータ・バス１５ａ及び１８ａ
の該当するものに結合する。ドライバ回路５０は、方向
制御信号ＢＡによって活動化され、活動化されると、記
憶アレイ出力データをデータ・バス１５ａに供給する働
きをする。一方、ドライバ回路５１は、方向制御信号Ａ
Ｂによって活動化され、活動化されると、記憶アレイ出
力データをバスＢデータ・バス１８ａに供給する働きを
する。これらの方向制御信号ＡＢとＢＡの１つだけが、
任意に与えられた瞬間に活動状態となる。ＡＢ信号は、
データがバスＡからバスＢへ転送されている時に活動状
態となり、逆に、ＢＡ信号は、データがバスＢからバス
Ａへ転送されている時に活動状態となる。

データがバスＡからバスＢへ転送されている時、レシー
バ回路４３とドライバ回路５１は活動化される。したが
って、バスＡ上のデータはレシーバ４３を介して記憶ア
レイ２６に記憶され、ドライバ５１によって第２バス、
バスＢに供給される。逆に、データがバスＢからバスＡ
へ転送されている時、レシーバ回路４４とドライバ回路
５０は活動化される。この場合、バスＢからのデータは
記憶アレイ２６に記憶され、データはレシーバ回路４４
を介して記憶アレイ２６の外に読み出され、ドライバ回
路５０によって他のバスに、この場合はバスＡに供給さ
れる。こうして、第２図のデータ・バッファ機構は２方
向的である。

第２図の読取り回路はまた、マルチビット・アドレスを
デュアル・ポート記憶機構２５の第２ポートの多重アド
レス線３９ｂへ供給するための、出力アドレス・カウン
タ回路を含む。この出力アドレス・カウンタ回路は、マ
ルチビット出力アドレス・レジスタ５２とマルチビット
２進加算機構回路５３を含む。まず、出力アドレス・レ
ジスタ５２は、たとえば、ゼロの出発アドレス値を含む
ためにリセットされる。この初期出発アドレスは、入力
アドレス・レジスタ４５用の初期出発アドレスと同じも
のでなければならない。このアドレス値は、加算機構５
３の第１入力部に供給される。数値Ｎは、加算機構５３
の第２入力部に供給される。この値Ｎは、記憶アレイ２
６の任意の単一アクセス中にこの記憶アレイ２６から読
み出されたデータのバイト数を表す。加算機構５３の出
力は、出力アドレス・レジスタ５２に戻されて供給さ
れ、次のアドレス値をこのようなレジスタ５２に供給す
る。この次のアドレス値は、現アドレス用のデータが記
憶アレイ２６から読み出されるとすぐに、レジスタ５２
にロードされる。こうして、レジスタ５２中のアドレス
は、次のデータ行が記憶アレイ２６から読み出されるの
で、連続的に更新される。

第２図の読取り回路はさらに、ストローブ信号を、デュ
アル・ポート記憶機構２５の第２ポートの制御線４０の
少なくとも１つに供給して、記憶アレイ２６から読み出
すようにするための、ストローブ回路を含む。このスト
ローブ回路は、ストローブＡ信号とストローブＢ信号と
の間で選択し、選択された信号を第２ポートの制御線４
０に供給するための、マルチプレクサ回路５４を含む。
マルチプレクサ回路５４は、方向制御信号ＡＢによって
制御される。ストローブＡ線とストローブＢ線は、書込
みストローブ用のマルチプレクサ４７と比較すると、マ
ルチプレクサ５４の反対出力部に接続される。したがっ
て、データがバスＡからバスＢへ転送されている場合に
は、ストローブＢ信号が選択され、制御線４０に供給さ
れ、読取りストローブ信号を提供する。逆に、データが
バスＢからバスＡへ転送されている場合には、方向制御
信号ＡＢは不活動状態であり、選択され、ストローブＡ
線がマルチプレクサ５４によって選択され、読取りスト
ローブ信号を提供する。こうして、記憶アレイ２６に供
給された読取りストローブ信号は、記憶アレイ２６から
読み出されるデータを受け取るべきプロセッサによって
提供される。

第２図の読取り回路はまた、選択された読取りストロー
ブ信号を出力アドレス・レジスタ５２のカウント更新線
５５に供給し、このレジスタ５２のカウント値を更新す
るための回路を含む。特に、カウント更新線５５上のス
トローブ信号の出現は、加算機構５３に出力部に現れる
次のアドレス値が出力アドレス・レジスタ５２のロード
される原因となる。読取りストローブ信号は、アドレス
・レジスタ５２の更新における僅かな遅延をもたらす遅
延回路５６を用いて、カウント更新線５５に供給され、
現在アドレス用のデータが正しく記憶アレイ２６から読
み出されたことを確証する。

第２図のバッファ機構はさらに、記憶アレイ２６の第１
部分と第２部分４１、４２の機能を相互交換するため
の、書込み回路と読取り回路に結合された、モード制御
論理５８を含むので、第１データ・バスからのデータ
は、アレイ２６の対向部分に記憶され、一方、データが
他の対向部分から読み取られており、データ・バス１５
ａ、１８ａの第２部分に供給される。このモード制御論
理は、対向する複数出力線６１、６２の対を有する２状
態ラッチ回路６０を含み、その１つ（線６１）は、デュ
アル・ポート記憶機構２５の読込みポート用の最上位ビ
ット・アドレス線３９ａに接続され、他（線６２）は、
デュアル・ポート記憶機構２５の書込みポート用の最上
位ビット・アドレス線３２ａに接続される。第４図の表
は、このモード・ラッチ６０についての動作状態を示
す。そこに示すように、出力線６１、６２は、常に互い
に反対極性にある。出力線６１（Ｑ出力）が２進１レベ
ルにあると、他の出力線６２（出力）は２進０レベル
にある。逆に、出力線６１（Ｑ出力）が０レベルにある
場合には、他の出力線６２は２進１レベルにある。

モード・ラッチ出力線６１は、本実施例で読取りを行な
うために使用されるポートのための、ＭＳＢアドレス線
３９ａに接続されている。一方、他のモード・ラッチ出
力線６２は、本実施例で書込みを行なうために使用され
る記憶ポートのための、ＭＳＢアドレス線３２ａに接続
されている。最上位ビット（ＭＳＢ）アドレス線は、記
憶アレイ２６の上半分と下半分４２、４１のどちらがア
ドレス指定されているかを判定するので、またモード・
ラッチ出力線６１、６２が常に反対極性にあるので、こ
れは、書込み機能は、読込み機能のために使用されてい
るのとは異なった、上部分を下部分４２、４１の１つに
ついて常に発生することになる、ということを意味す
る。この方法でのモード・ラッチ６０の使用は、任意の
時間に記憶アレイ２６の同じ部分に読取りと書込みの両
方を行なうことを不可能にする。これは、デュアル・ポ
ート記憶機構２５における競合の問題を、任意の時に記
憶アレイ２６の同じ記憶線への読取りと書込みアクセス
の両方を防止することによって、除去する。これは、デ
ュアル・ポート記憶機構２５におけるアクセス調停回路
の必要性を除去する。市販のデュアル・ポート記憶機構
が使用されており、そのような機構がアクセス調停回路
を含む場合には、このような回路は本実施例では使用さ
れない。

記憶アレイ２６の下部分と上部分４１、４２の読取り機
能と書込み機能は、時々前後に交換されるので、データ
・バスの１つからのデータは下部分４１に、それから交
互に上部分に書き込まれ、一方、読み出されて他のデー
タ・バスに供給されたデータは、上部分４２に、それか
ら交互に下部分から読み取られ、これは記憶アレイ２６
にデータを書き込むために使用されたものとは反対であ
る。さらに詳しくは、モード制御論理５８は、書込み回
路と読取り回路に結合されたフル／空論理回路を含み、
上及び下記憶アレイ部分の１つがフル・データになり、
上及び下記憶アレイ部分の他の１つが空データになった
時に、２状態モード・ラッチ６０を切り替える。

このフル／空論理回路は、ピン・フル・ラッチ６３とポ
ン・フル・ラッチ６４を含む。ピン・フル・ラッチの６
３セット（Ｓ）入力部は、ＡＮＤ回路６５の出力部に接
続され、ＡＮＤ回路６５の入力部は、モード・ラッチ出
力線６１とＡＮＤ回路６６出力部に接続される。ＡＮＤ
回路６６の複数の入力部は、入力アドレス・レジスタ
（ＩＡＲ）４５に含まれた多重ビット・アドレス値を受
け取る。ＡＮＤ回路６６の出力部は、ＩＡＲ４５のアド
レス・カウントがその最大値に達すると、活動状態（２
進１レベル）になる。これが起こると、アドレス・レジ
スタ４５のすべての出力線は２進１レベルにあり、これ
はＡＮＤ回路６６を活動化し、その出力部に２進１レベ
ルを生成する。したがって、ＡＮＤ回路６６の出力部に
おける２進１レベルは、ＩＡＲ４５はその最大（ＭＡ
Ｘ）カウント値にあることを示す。

この入ってくる最大アドレス値のためのデータがアレイ
２６に記憶された後、入力アドレス・レジスタ４５は、
自動的にその初期開始値に巻上げまたは巻戻しされる。
これは、レジスタ４５を、ピン動作モード及びポン動作
モードの次の開始のための、開始アドレス準備のために
リセットされる。

モード・ラッチ６０がピン・モード（「ピン」バッファ
部分４１が書き込まれている）にある時を想定すると、
このＩＡＲ最大値の発生は、ピン・バッファ部分４１が
フルであることを示す。これらの２つの条件（ピン・モ
ード及びＩＡＲ＝ＭＡＸ）の発生は、ＡＮＤ回路がピン
・フル・ラッチ６３をセット条件に切り替える役目をす
る２進１レベル出力信号を生成する原因となる。この条
件は、ピン・バッファ部分４１がデータでフルであるこ
とを示す。この条件では、ラッチ６３のＱ出力部は２進
１レベルにあり、出力部は２進０レベルにある。

ピン・フル・ラッチ６３は、ピン・バッファ部分４１の
データが空になると、リセットされる。この目的のため
に、ラッチ６３のリセット（Ｒ）入力部は、ＡＮＤ回路
６７の出力部に接続され、これは、その２つの入力部
で、モード・ラッチ出力線６２とＡＮＤ回路６８からの
出力線を受け取る。ＡＮＤ回路６８の複数の入力線は、
出力アドレス・レジスタ（ＯＡＲ）５２に含まれたマル
チビット・アドレス値を受け取る。ＡＮＤ回路６８の出
力線は、ＯＡＲ５２内のアドレス・カウントがその最大
（ＭＡＸＸ）カウント値に達すると、２進１レベルへ行
く。この最大アドレス値は、２進１レベルにあるＯＡＲ
５２内のすべてのビットによって示される。この最大カ
ウント値の発生は、読み取られている記憶アレイ部分内
のすべてのアドレス線がアクセスされていることを示
し、この記憶アレイ部分が空データであること、さらに
詳しくは、その部分の中のデータがすべて読み取られた
こと、を意味するものである。

データ・バッファがポン・モード（ピン・バッファ部分
４１が読み取られている）にある時を想定すると、モー
ド・ラッチ出力線６２は２進１レベルにある。ＯＡＲ５
２アドレス・カウントが、ピン・バッファ部分４１の読
取りが完了したことを示す。その最大値に達すると、Ａ
ＮＤ６８の出力は２進１レベルに行き、ＡＮＤ６７の出
力も同様に２進１レベルに行く。後者の事象はピン・フ
ル・ラッチ６３をリセットする。ラッチ６３におけるこ
のリセット状態の発生は、ピン・バッファ部分４１が空
データであることを示すものである。この時点で、ラッ
チ６３のＱ出力は１レベルに行き、出力は０レベルに
行く。

ポン・フル・ラッチ６４は、記憶アレイ２６のポン・バ
ッファ部分４２に同じ形式の機能を提供する。ポン・フ
ル・ラッチ６４は、ポン・バッファ部分４２がフル・デ
ータになると、セット（Ｓ）状態（Ｑ出力の高さ）に切
り替えられる。これはＡＮＤ回路６９によって達成さ
れ、その入力部は、モード・ラッチ出力線６２とＡＮＤ
回路６６の出力線に接続される。ポン・フル・ラッチ６
４は、ポン・バッファ部分４２が空データになると、リ
セット（Ｒ）状態（出力の高さ）に切り替えられる。
これはＡＮＤ回路７０によって達成され、その入力部
は、モード・ラッチ出力線６１とＡＮＤ回路６８の出力
線に接続される。

第２図のフル／空論理回路はさらに、次の３つの条件の
発生によってモード・ラッチ６０をセット（Ｓ）状態
（ピン・モード）に切り替えるＡＮＤ回路７１を含む。
すなわち（１）バッファがポン・モードにある、（２）
ピン・バッファ部分４１が空である。そして（３）ポン
・バッファ部分４２がフルである。この３条件の同時発
生は、ＡＮＤ７１の出力が２進１レベルに行き、これが
モード・ラッチ６０をセットすなわちピン・モードに切
り替える原因となる。

一方、ＡＮＤ回路７２は、モード・ラッチ６０をポン・
モード状態にリセットする。詳しくは、モード・ラッチ
６０は、次の３つの条件の発生によってリセット（Ｒ）
される。すなわち（１）バッファがピン・モードにあ
る、（２）ピン・バッファ部分４１がデータ・フルであ
る、そして（３）ポン・バッファ部分４２がデータ空で
ある。この３条件の同時発生によって、ＡＮＤ回路７２
の出力が２進１レベルに行き、モード・ラッチ６０をリ
セットして、それをポン・モードにする。

第２図のデータ・バッファ機構はまた、Ａ及びＢプロセ
ッサ１３、１６（第１図）用のデータ要求信号を生成す
るための、要求論理回路７３を含む。この要求論理７３
は、モード・ラッチ６０、ピン・フル・ラッチ６３、及
びポン・フル・ラッチ６４から入力信号を受け取る。そ
れぞれの場合に、両ラッチ出力は要求論理７３に送られ
る。要求論理７３についての代表的な実施例の詳細を第
５図に示す。

第５図に、第２図の要求論理７３について内部構造の代
表形状をより詳しく示す。第５図の要求論理の実施例
は、示された方法で相互接続されたＡＮＤ回路７５〜７
８、、ＯＲ回路７９〜８０、ＡＮＤ回路８１〜８４、及
びＯＲ回路８５〜８５を含む。ＡＮＤ回路７５〜７８の
入力部は、第２図のモード・ラッチ６０、ピン・フル・
ラッチ６３、及びポン・フル・ラッチ６４の出力部に接
続される。ＯＲ回路８５、８６の出力部は、それぞれプ
ロセッサＡ及びプロセッサＢのためのデータ転送要求を
提供する。

データがバスＡからバスＢへ転送されている時、ＡＮＤ
回路８１へのＡＢ方向制御信号線の活動化は、回路７
５、７６、７９、８１によって生成しようとするプロセ
ッサＡ要求信号を割込み可能にする。この場合、プロセ
ッサＡへの要求は次の２つの条件のうちの１つが発生す
ると、生成される。すなわち（１）バッファ機構がピン
・モードにあり、ピン・バッファ部分４１はフルではな
い、（２）バッファ機構がポン・モードにあり、ポン・
バッファ部分４２はフルではない。

データがバスＢからバスＡへ転送されている時、方向制
御信号ＢＡは活動状態で、ＡＮＤ回路８２の１つの入力
部を割込み可能にする。これによって、Ａ信号線（ＯＲ
８５の出力部）への要求はＡＮＤ回路７７、７８及びＯ
Ｒ回路８０によって制御されるようになる。詳しくは、
Ａ信号線への要求は、次２つの条件のうちの１つが発生
すると、活動化されることになる。すなわち（１）バッ
ファ機構がピン・モードにあり、ポン・バッファ部分４
２はフルである（さらに正確には空でない）、（２）バ
ッファ機構がポン・モードにあり、ピン・バッファ部分
４１はフルである（さらに正確には空でない）。

Ｂデータ転送要求信号については、データがバスＢから
バスＡへ転送されている場合には、ＡＮＤ回路８３の１
つの入力部は、そのような入力部に送られるＢＡ方向制
御信号によって活動化される。これによって、Ｂ出力線
への要求はＡＮＤ回路７５、７６及びＯＲ回路７９によ
って制御できるようになる。ＢＡ活動状態によって、Ｂ
信号線への要求は、次の２つの条件のうちの１つが発生
すると、活動化されることになる（２進１レベル）。す
なわち（１）バッファがピン・モードにあり、ピン・バ
ッファ部分４１はフルではない、（２）バッファ機構が
ポン・モードにあり、ピン・バッファ部分４２はフルで
はない。

一方、データがバスＡからバスＢへ転送されている場合
には、ＡＢ信号は活動状態であり、ＡＮＤ回路８４への
１つの入力部を活動化する。これによって、Ｂ出力線へ
の要求はＡＮＤ回路７７、７８及びＯＲ回路によって制
御できるようになる。この場合、Ｂ線への要求は、次の
２つの条件のうちの１つが発生すると活動化されること
になる。すなわち（１）ピン・モード及びポン・バッフ
ァ部分４２はフルである（空でない）か、または（２）
ポン・モード及びピン・バッファ部分４１はフルである
（空でない）。

書き込まれているバッファ部分がさらにデータを有し
（フルではない）、読み取られているバッファ部分が空
ではない時、転送要求信号が生成される。これらのデー
タ転送要求信号は、制御権移動回路２１（第１図）に送
られ、これはバスＡ、Ｂのそれぞれの適切な制御線上に
対応する要求信号を生成する。

第２図のデータ・バッファ機構の一般的な動作をこれか
ら考察する。データ転送動作の開始時に、モード・ラッ
チ６０はピン・モードにセットされ、ピン・フル・ラッ
チ６３及びポン・フル・ラッチ６４はそれらのリセット
状態にリセットされ、そして入力アドレス・レジスタ４
５及び出力アドレス・レジスタ５２はそれらの初期開始
アドレス値にリセットされる。これらの両アドレス・レ
ジスタ４５、５２は、同じ初期開始アドレス値にリセッ
トされなければならない。また、制御権移動回路２１に
おける方向制御ラッチは、データ転送の所望方向に従っ
てセットされ、方向制御信号ＡＢ、ＢＡの適切な１つを
活動化する。さらに一般的な場合では、色々なラッチ及
びアドレス・レジスタの初期設定は、プロセッサＡまた
はプロセッサＢのいずれかによって行なわれる。いくつ
かの適用業務では、この初期設定責任はプロセッサの特
定の１つに割り当てられる。

データがバスＡからバスＢへ転送されると想定して、モ
ード・ラッチ６０はピン・モードで開始し、プロセッサ
Ａはデータ・バス１５ａを介してデータを送ることを開
始して、それを記憶アレイ２６のピン・バッファ部分４
１にストローブする。ピン・バッファ部分４１がフル・
データになると、モード・ラッチ６０はポン・モードに
切り替えられ、プロセッサＡはデータをポン・バッファ
部分４２にストローブし始める。この実行中、プロセッ
サＢはデータをピン・バッファ部分４１にストローブし
始め、それをプロセッサＢデータ・バス１８ａ上に送り
出す。データがすべてピン・バッファ部分４１から読み
出され、そしてポン・バッファ部分４２がデータで満た
されると、モード・ラッチ６０はピン・モードに戻るよ
うに切り替えられる。次に、プロセッサＡはデータをピ
ン・バッファ部分４１に書き込み始め、プロセッサＢは
データをポン・バッファ部分４２から読み取り始め、こ
の過程は、ピン・バッファ部分４１が再びフルになり、
ポン・バッファ部分４２が再び空になるまで続く。この
時点で、モード・ラッチ６０はポン・モードに戻るよう
に切り替えられ、ポン・モード動作が繰り返される。こ
のピン・モードとポン・モードの間の前後切替えは、問
題にしている特定データ転送動作のためのデータがすべ
てバスＡからバスＢへ転送されるまで続く。

逆方向の、すなわちバスＢからバスＡへのデータ転送動
作の場合には、バスＢによって供給されるデータは、ピ
ン・バッファ部分４１がフルになるまで、それに書き込
まれる。次に、バッファ機構はポン・モードに切り替え
られ、バスＢ上に受け取られたデータはポン・バッファ
部分４２に書き込まれ、同時にデータはピン・バッファ
部分４１から読み取られ、バスＡに送られる。このピン
・モードとポン・モードの間の前後切替えは、上記のよ
うに、転送しようとするデータがすべてバスＢからバス
Ａへ転送されるまで続く。

第６図のデータ・バッファ実施例の説明 第６図に、本発明によるデータ・バッファ機構の第２の
実施例を示す。この実施例は、バスＡデータ・バスとバ
スＢデータ・バスが同幅ではない、すなわち同じデータ
線数を持たない場合に有用である。例示のために、バス
Ａがデータ・バス１５ａは１６本のデータ線を有し、一
方バスＢデータ・バス１８ａは３２本のデータ線を有す
る、と想定する。したがって、バスＡデータ・バス１５
ａは１６ビット（２バイト）のデータを同時に転送で
き、一方バスＢデータ・バス１８ａは３２ビット（４バ
イト）のデータを同時に転送できる。この場合、データ
・バス１８ａはより広いデータ・バスを有し、データ・
バス１５ａはより狭いデータ・バスを有する。

説明を簡単にするために、第６図でも第２図におけると
同じ要素は、第２図と同じ参照番号で識別される。

第６図の実施例のデータ・バッファ機構は、複数のデュ
アル・ポート記憶機構を含み、各デュアル・ポート記憶
機構は、単一の記憶アレイ、及び、個別データ、アドレ
ス及び制御線を有する２つの独立ポートを有する。第６
図の実施例では、２つのデュアル・ポート記憶機構８
８、８９がある。これらのデュアル・ポート記憶機構８
８、８９の各々は、第３図に示すように、同じ内部構造
を有する。このように、第１デュアル・ポート記憶機構
８８は、下部アドレス範囲部分９１（ピン・バッファ）
と上部アドレス範囲部分９２（ポン・バッファ）を含む
単一内部記憶アレイ９０を含む。第２デュアル・ポート
記憶機構８９は、下部アドレス範囲部分９４（ピン・バ
ッファ）と上部アドレス範囲部分９５（ポン・バッフ
ァ）を含む単一内部記憶アレイ９３を含む。この例で
は、各記憶アレイ９０、９３は、１６ビットの入出力デ
ータを持つと想定する。言い換えれば、各記憶アレイ９
０、９３の各アドレス可能記憶線は１６ビットのデータ
を記憶することができる。したがって、任意の所与のア
クセス中に、１６ビットのデータを記憶アレイ９０、９
３の各々に書き込み、またはそこから読み取ることがで
きる。

データが１６ビット・データ・バス１５ａ上に受け取ら
れている時、データは記憶アレイ９０、９３に交互に記
憶される。バス１５ａ上に現れる最初の２バイト（１６
ビット）は第１アレイ９０に記憶され、第２の２バイト
（１６ビット）は第２アレイ９３に記憶され、第３の２
バイト（１６ビット）は第１アレイ９０に記憶され、第
４の２バイト（１６ビット）は第２アレイ９３に記憶さ
れ、以下同様である。言い換えれば、バス１５ａ上に入
ってくる１６ビット・データは、２つの記憶アレイ９
０、９３の異なった１つに交互に記憶される。

データが３２ビット・データ・バス１８ａ上に受け取ら
れている時、データは記憶アレイ９０、９３に同時に記
憶される。さらに詳しくは、任意の所与の時にバス１８
ａ上に現れるデータの高位の１６ビットは、記憶アレイ
９０に記憶され、同時に下位の１６ビットは記憶アレイ
９３に記憶される。

この動作を達成するために、データ・バッファ機構は、
３２ビット・バス１８ａからの同時転送または１６ビッ
ト・バス１５ａからの１アレイ一時転送のいずれかを選
択的に割込み可能にするための、データ入力多重化回路
を含む。この入力多重化回路は、上記のレシーバ・回路
４３、４４と、さらにマルチプレクサ回路９６、９７を
含む。１６ビット・バス１５ａ上に受け取られたデータ
を記憶する時、レシーバ回路４３は割込み可能にされ、
マルチプレクサ９６、９７はその左側の入力位置にセッ
トされるので、１６ビット・データ・バス９８は、記憶
アレイ９０と第１記憶アレイ９３双方の１６ビット・デ
ータ入力部に同時に送られる。バス９８上のデータは、
書込みストローブ＃１信号（ＷＳ１）によって記憶アレ
イ９０にストローブされ、書込みストローブ＃２信号
（ＷＳ２）によって第２記憶アレイ９３にストローブさ
れ、両ストローブ信号はストローブ論理９９によって供
給される。これらのストローブ信号ＷＳ１、ＷＳ２は時
間的に隔置されているので、バス１５ａに現れる第１、
第３、第５などの１６ビット・セグメントは第１記憶ア
レイ９０にストローブされ、バス１５ａに現れる第２、
第４、第６などの１６ビット・セグメントは第２記憶ア
レイ９３にストローブされる。これは、入ってくるデー
タ・セグメントを整理するので、データ・セグメントは
第１アレイ９０と第２アレイ９３に交互に記憶される。

３２ビット・バス１８ａ上に受け取られたデータを記憶
する時、レシーバ回路４４は割込み可能にされ、マルチ
プレクサ回路９６、９７はその右側の入力位置にセット
される。バス１８ａの３２本のデータ線は、バス１８ａ
に現れる３２ビット・データ・セグメントの、より高位
の１６ビットの組を搬送する１６本のデータ線の組１０
１と、より低位の１６ビットを搬送する１６本のデータ
線の組１０２を含む。バス０１０１上のより高位の１６
ビットは、マルチプレクサ９６によって、第１記憶アレ
イ９０のデータ入力線に供給され、一方同時に、バス１
０２上のより低位の１６ビットは、マルチプレクサ９７
によって、第２記憶アレイ９３のデータ入力線に供給さ
れる。したがって、バス１８ａ上の３２ビット全部は、
アレイ９０、９３によって供給される記憶アレイ・セッ
トに、同時に記憶され、書き込まれる。

データを記憶アレイ９０、９３から読み出し、１６ビッ
ト・バス１５ａに供給する時、これは交互に１度に１つ
のアレイで行なわれる。記憶アレイ９０と９３との間の
選択は、マルチプレクサ回路１０３によって達成され
る。この場合、ドライバ回路５０は割込み可能にされ
て、データを１６ビット・バス１５ａに渡す。最初の１
６ビット・セグメントは記憶アレイ９０から得られ、１
６ビット・バス１０４とマルチプレクサ回路１０３によ
って１６ビット・バス１５ａに供給される。第２の１６
ビット・セグメントは記憶アレイ９３から得られ、１６
ビット・バス１０５とマルチプレクサ回路１０３によっ
て１６ビット・バス１５ａに供給される。第３の１６ビ
ット・セグメントは記憶アレイ９０から得られ、第４の
１６ビット・セグメントは記憶アレイ９３から得られ、
以下同様で、次々に１６ビット・セグメントが交互に記
憶アレイ９０と記憶アレイ９３とから得られる。

データを記憶アレイ９０、９３から読み出し、３２ビッ
ト・バス１８ａに供給する時、このような読取りと供給
は同時に行なわれる。この場合、両アレイ９０、９３は
同時にアクセスされ、より高位の１６ビットをバス１０
４上に、より低位の１６ビットとをバス１０５上に同時
に供給する。両バス１０４、１０５のデータ・ビット
は、この時に割込み可能にされるドライバ回路５１によ
って、３２ビット・データ・バス１８ａに同時に送られ
る。

データのアレイ９０、９３への記憶（書込み）及びデー
タのアレイ９０、９３からの読取りは、第２図の実施例
ですでに説明したピン・ポン法で行なわれる。第６図の
実施例では、２つの記憶アレイ９０、９３が、ピン・ポ
ン動作と同時に動作される。モード論理５８の出力線６
１上のピン・モード制御信号は、アレイ９０、９３の各
々の最上位ビット（ＭＳＢ）読込みアドレス線に供給さ
れる。一方、モード論理５８の出力線６２上のポン・モ
ード制御信号は、アレイ９０、９３の各々のＭＳＢ書込
みアドレス線に供給される。第６図のモード論理５８
は、第２図のモード論理５８と同じ構造を持つ。

記憶アレイ９０、９３は、ピン・モードとポン・モード
との間で同時に前後に切り替えられる。ピン・モードで
は、入ってくるデータは２つのアレイの下アドレス部９
１、９４に書き込まれ、そして両アレイの上アドレス部
９２、９５から同時に読み取られ、または読み取ること
ができる。逆に、第６図のデータ・バッファがポン・モ
ードにあると、入ってくるデータは上にアドレス部９
２、９５に書き込まれ、両アレイ９０、９３の下アドレ
ス部９１、９４から同時に読み取られ、または読み取る
ことができる。

入力アドレス・レジスタ４５と出力アドレス・レジスタ
５２の増分と更新は、第２図に説明したものに比べて、
わずかに改造されている。詳しくは、加算機構４６、５
３の各々は、データ転送方向によって、２のカウントま
たは４のカウントのいずれかによってアドレス値を更新
することができる。データがバスＡからバスＢへ送られ
ている場合には、ＩＡＲ４５中のアドレスは、１６ビッ
ト（２バイト）のデータ記憶アレイ９０、９３の１つの
記憶される度に、２のカウントだけ増加される。同時
に、ＯＡＲ５２中のアドレスは、３２ビット（４バイ
ト）のデータが記憶アレイ９０、９３から読み取られ、
３２ビット・バス１８ａに送られる度に、４のカウント
だけ増加される。これは、加算機構４６の＋２入力と加
算機構５３の＋４入力を活動化するＡＢ方向制御信号の
活動状況によって達成される。

データを逆方向に、すなわちバスＢからバスＡへ送る場
合には、ＢＡ方向制御信号は活動状態にあって、加算機
構４６の＋４入力と加算機構５３の＋２入力を活動化す
る。したがって、ＩＡＲアドレスは、３２ビットのデー
タが記憶アレイ９０、９３に読み込まれる度に、４のカ
ウントだけ増加され、ＯＡＲアドレスは、１６ビットの
データが記憶アレイ９０、９３から読み取られる度に、
２のカウントだけ増加される。

第７図には、入力アドレス・レジスタ４５と出力アドレ
ス・レジスタ５２の各々に使用できる、最初の１２のア
ドレス値の表を示す。これらのアドレス・レジスタ４
５、、５２の各々は、データ・アドレスのトラックをバ
イトに抑えておく。２つの記憶アレイ９０、９３は１度
に４バイトのデータを効果的に準備するので、２つの最
下位アドレス・ビットは、記憶アレイ９０、９３をアド
レス指定するためには物理的に使用されない。これらの
２つの最下位ビットは、第７図のＬＳＢ（最下位ビッ
ト）列とＬＳＢ＋１列に現れる。見出し「バッファ・ア
ドレス」の下に現れる残りのより高位のアドレス・ビッ
トのみは、記憶アレイ９０、９３の読取り線及び書込み
線に供給される。入力アドレス・レジスタ４５中の、こ
れらのより高位のアドレス・ビットが、たとえば「００
００」の値を有する時は、ピン・モードを想定して、最
下行（行０）は、２つのピン・バッファ部分９１、９４
の各々にアクセスされる。一方、バッファ機構がポン・
モードである場合には、最下行は２つのポン・バッファ
部分９２、９５の各々にアクセスされる。

第７図に見るように、ＬＳＢ＋１アドレス・ビットは、
２つの記憶アレイ９０、９３のどちらが１６ビット・バ
ス１５ａへの、またはそこからの１６ビット転送のため
に使用されるべきかを、区別するために使用できる。し
たがって、たとえば、出力アドレス・レジスタ（ＯＡ
Ｒ）５２中のＬＳＢ＋１ビットは、マルチプレクサ１０
３に供給され、２つの１６ビット入力バス１０４、１０
５のどちらがマルチプレクサ１０３の１６ビット出力バ
スに結合されるべきか、を選択する。ＬＳＢ＋１ビット
が０の２進数値を有する場合には、１６ビットのデータ
は左記憶アレイ９０から読み取られ、バス１０４とマル
チプレクサ１０３とによって１６ビット・バス１５ａに
供給される。一方、ＬＳＢ＋１ビットが１の値を有する
場合には、１６ビットのデータは右記憶アレイ９３から
読み取られ、バス１０５とマルチプレクサ１０３とによ
って１６ビット・バス１５ａに供給される。

第８図には、第６図のストローブ論理９９のための代表
的内部構造を、より詳しく示す。このストローブ論理９
９は、ストローブＡ信号とストローブＢ信号、及び方向
制御信号ＡＢを受け取る。これはまた、入力アドレス・
レジスタ（ＩＡＲ）４５からのＬＳＢ＋１アドレス・ビ
ット信号を入力線１０６に受け取る。これはさらに、出
力アドレス・レジスタ（ＯＡＲ）５２からのＬＳＢ＋１
アドレス・ビット信号を入力線１０７に受け取る。

まず、バスＡからバスＢへのデータ転送の場合を考え
て、方向制御信号ＡＢは活動状態である。これは、マル
チプレクサ回路１０８〜１１１をそれらの左手の入力位
置にセットする。これは、ＡＮＤ回路１１２、１１３を
介して供給されるストローブＡ信号を割込み可能にさ
せ、書込みストローブ信号ＷＳ１、ＷＳ２を生成する。
これはさらに、マルチプレクサ１１０、１１１の左手入
力部に供給されるストローブＢ信号を割込み可能にさ
せ、読取りストローブ信号ＲＳ１、ＲＳ２を発生する。
したがって、各ストローブＢ信号は、ＲＳ１とＲＳ２の
両読取りストローブ信号を同時に生成する。このため、
データは両記憶アレイ９０、９３から同時に読み取ら
れ、３２ビット・バス１８ａに供給される。

一方、書込みストローブＷＳ１、ＷＳ２は、２つの記憶
アレイ９０、９３の間で前後に相互切替えされる必要が
ある。これは、入力アドレス・レジスタ４５からのＬＳ
Ｂ＋１アドレス・ビットを使用することによって達成さ
れる。詳しくは、ＬＳＢ＋１ビットがゼロの２進数値を
有する場合は、このゼロ値はＮＯＴ回路１１６によって
逆転され、ＡＮＤ回路１１２の第２入力部を割込み可能
にする出力１値を生成する。この場合、各ストローブＡ
信号は、ＡＮＤ１１２とマルチプレクサ１０８によって
供給され、データを左記憶アレイ９０にストローブする
ＷＳ１書込みストローブを生成する。

一方、線１０６上のＬＳＢ＋１アドレス・ビットが２進
数の１の値を有する場合は、他のＡＮＤ回路１１３は割
込み可能にされ、ＡＮＤ回路１１３とマルチプレクサ１
０９によってストローブＡ信号を渡し、右記憶アレイ９
３に供給されるＷＳ２書込みストローブを生成する。こ
の場合、バス９８上（第６図）の１６ビットのデータは
右記憶アレイ９３に記憶される。こうして、１６ビット
・バス１５ａから受け取られたデータの書込みは、入力
アドレス・レジスタ４５からのＬＳＢ＋１アドレス・ビ
ットの制御の下で、左アレイ９０と右アレイ９３との間
で前後相互に切り替わる。

逆方向、すなわちバスＢからバスＡへのデータ転送の場
合には、方向制御信号ＡＢは非活動状態で、マルチプレ
クサ回路１０８〜１１１はそれらの右手入力位置を想定
する。この場合、各ストローブＢ信号は、マルチプレク
サ１０８、１０９によって供給され、ＷＳ１とＷＳ２の
両書込みストローブを同時に生成する。したがって、３
２ビット・バス１８ａからのデータは、記憶アレイ９
０、９３の両方に同時に記憶される。

ＲＳ１読込みアレイとＲＳ２読込みストローブは、出力
アドレス・レジスタ５２によって入力線１０７に供給さ
れるＬＳＢ＋１アドレス・ビット選択制御の下で、スト
ローブＡ信号によって生成される。このＬＳＢ＋１アド
レス・ビットがゼロである場合は、このようなゼロ値は
ＮＯＴ回路１７によって逆転され、ＡＮＤ回路１１４を
割込み可能にし、アレイＡ信号をマルチプレクサ１１０
に渡し、その出力部でＲＳ１を読取りストローブを生成
する。このＲＳ１読取りストローブは、１６ビットのデ
ータを左記憶アレイ９０からストローブする。

線１０７上のＬＳＢ＋１アドレス・ビットが１である場
合は、ＡＮＤ１１５は割込み可能にされ、ストローブＡ
信号をマルチプレクサ１１１に渡し、その出力線上にＲ
Ｓ２読取りストローブ信号を生成する。このＲＳ２読取
りストローブは、１６ビットのデータを右記憶アレイ９
３からストローブする。こうして、２つのアレイ９０、
９３からのストローブすなわち読取りは、１度に１アレ
イから交互に行なわれる。

第９図に、記憶アレイ９０、９３からデータを読み出す
ためと、その１６ビット・データ・バス１５ａへの転送
のためのタイミング図を示す。間隔Ａ０、Ａ１、Ａ２な
どは、データ・アクセス間隔の役割を表し、その時点で
データが記憶アレイ９０、９３からアクセスされる。間
隔Ｔ０、Ｔ１、Ｔ２などは、データがマルチプレクサ１
０３によって１６ビット・データ・バス１５ａへ転送さ
れるときの間隔を表す。文字Ａはアクセスを、文字Ｔは
転送を示す。番号０、１、２、３などは、含まれる特定
の１６ビット・データ・セグメントを示す。第９図はま
た、ＲＳ１ストローブ信号とＲＳ２ストローブ信号を示
す。図に見るように、これらはインタリーブされた方式
で発生する。

第９図に見るように、左アレイ９０からのデータ・セグ
メント０のアクセスは、読込みストローブ＃１の発生中
に発生する。マルチプレクサ１０３による、このデータ
・セグメント０の転送は、発生読込みストローブ＃２の
発生中に発生する。次のデータ・セグメント０、すなわ
ち右アレイ９３からのデータ・セグメント１のアクセス
は、読込みストローブ＃２の間に発生する。このデータ
・セグメント１は、次の読込みストローブ＃１の間にマ
ルチプレクサ１０３によって転送される。この過程は、
第９図に示した方式で繰り返される。

第９図で注目すべき重要な特色は、（最初のアクセスＡ
Ｏを除いて）左アレイ９０からのデータアクセスは、第
２アレイ９３から得られるデータの転送によってオーバ
ラップされ、逆も同じであることである。したがって、
無駄な時間はない。このため、１６ビット・データ・バ
ス１５ａ上の「待ち状態」の発生を防ぎ、バスＢからバ
スＡへの高いデータ流量の維持を支援する。

書込みストローブＷＳ１、ＷＳ２、及び読取りストロー
ブＲＳ１、ＲＳ２も、入力アドレス・レジスタ４５及び
出力アドレス・レジスタ５２をそれぞれ更新するために
使用される。さらに詳しくは、ＷＳ１ストローブとＷＳ
２ストローブは、ＯＲ回路１１８と遅延回路４９によっ
て、入力アドレス・レジスタ４５のカウント更新線に供
給される。ＷＳ１とＷＳ２の両方が同時に発生する場合
には、アドレス・レジスタ４５のただ１つの更新のみが
発生する。ＷＳ１とＷＳ２が異なった時間に発生する場
合には、各々がアドレス・レジスタ４５の更新を生成す
る。

このような方式で、ＲＳ１読取りストローブとＲＳ２読
取りストローブは、ＯＲ回路１１９と遅延回路５６によ
って、出力アドレス・レジスタ５２のカウント更新線に
供給される。ＲＳ１とＲＳ２の両方が同時に発生する場
合には、アドレス・レジスタ５２のただ１つの更新のみ
が発生する。それらが異なった時間に発生する場合に
は、各々がアドレス・レジスタ５２の更新を生成する。

第１図のシステムがダッシュ線で示した方法でＩ／Ｏア
ダプタを供給するために使用される場合については、プ
ロセッサＡはホスト・プロセッサとなり、プロセッサＢ
は、最も確からしくはマイクロプロセッサである。この
場合、第６図のバスＡとバスＢの役割は、最も確からし
くは、交換される必要がある。換言すれば、この適用の
ために、左から入ってくる１６ビット・データ・バス
は、バスＢとして識別されるべきであり、また、右から
入ってくる３２ビット・データ・バスは、バスＡとして
識別されるべきである。この理由は、ホスト・プロセッ
サが多くの場合、３２ビット・バスを有するものであ
り、マイクロ・プロセッサが１６ビット・バスを有する
ことである。方向依存信号の他の対のラベル付け（スト
ローブＡとストローブＢ、ＡＢとＢＡ、及びＡへの要求
とＢへの要求）も、交換される必要がある。これはもち
ろん単にラベルの変更であり、上記の第６図の実施例の
動作を変更するものではない。

第１０図のプログラム式バースト長機構の説明 第１０図に、データが離散的順次バーストで１つのデー
タ・バスから他のデータ・バスへ転送される適用業務に
おいて有利に使用できる、追加の機構を示すが、この場
合、各バーストはほとんど最大の所定のデータ量（最大
バイト数）を持っている。第１０図は、この機構を第６
図の実施例に適用されたものとして示すが、第２図の実
施例にも同様に適用可能である。第１０図は、第６図の
入力及び出力アドレス回路部分を示し、対応する要素は
第６図で使用するものと同じ参照番号によって識別され
る。

第１０図の新しい特徴は、書込みアドレス回路と読取り
アドレス回路に結合されたプログラム式バースト長回路
の準備であり、これは、記憶アレイ９０、９３の上部分
と下部分に記憶される最大データ量を制限して、この量
を転送中のデータ・バースト用の所定の最大量に等しく
するためである。この回路は、加算機構回路４６、５３
の各々に接続され、そこへ最大バースト長バイト値を供
給するプログラム式バースト長レジスタ１２０によって
代表される。

たとえば、転送中のデータ用の最大バースト長を６４バ
イトと想定する。この場合、一般のデータ転送動作につ
いては、データは１つのバスから他のバスへ一連の６４
バイト・バーストで転送される。

バースト長レジスタ１２０の目的は、入力アドレス・レ
ジスタ４５を操作することで、このためそれは、アレイ
９０、９３のピン・バッファ部分９１、９４を、６４バ
イトのすべてがこれらの２つのピン・バッファ部分９
１、９４（各々３２バイト）に記憶されてしまうと、デ
ータ・フルであるとして示す。同様に、データがポン・
バッファ部分９２、９５へ書き込まれていると、入力ア
ドレス・レジスタ４５は、６４バイトのすべてがこれら
のポン・バッファ部分に記憶されてしまうと、バッファ
・フル条件を生成する。

バースト長レジスタ１２０はまた、出力アドレス・レジ
スタ５２を操作して、６４バイトがピン・バッファ部分
９１、９４またはポン・バッファ部分９２、９５のいず
れかから読み取られた時、バッファ空の条件（ＯＡＲ＝
ＭＡＸ）を生成する。こうして、モード論理５８（モー
ド・ラッチ６０）は、６４バイトのデータが受け取ら
れ、第２データ・バスに転送された度に切り替えられ
る。

バースト長レジスタはプログラミング可能で、そこにセ
ットされる最大バースト長の値は変更することができ、
データ・バッファ機構が使用されている特定のデータ処
理システムを準備する。データが６４バイト・バースト
に転送されている場合には、６４のカウント値がバース
ト長レジスタ１２０にロードされる。一方、データが３
２バイト・バーストに転送されている場合には、３２の
カウント値がバースト長レジスタ１２０にロードされ
る。言い換えれば、バースト長レジスタ１２０にロード
されたカウント値は、転送中のバースト長に対応させら
れる。加算機構４６、５３の各々について、バースト長
レジスタ１２０中のカウント値は、書き込まれるか読み
取られる多くのデータが転送中のデータ・バーストの最
大数に等しくなると、最大アドレス値（全１）が関連ア
ドレス・レジスタによって生成されるような方法で、加
算機構によって加算されている他の数に加えられる。

所望のバースト長の値は、制御権移動回路２１（第１
図）によって、各データ転送動作の開始時に、バースト
長レジスタ１２０にロードされる。ある動的システムで
は、このバースト長の値は、プロセッサＡまたはプロセ
ッサＢの１つまたは他によって、制御権移動回路２１に
供給される。

このプログラム式バースト機構は、データが離散的マル
チバイトで転送されるデータ処理システムにおいて、デ
ータ転送動作の効率を最大化するように割込み可能にす
る。

Ｅ．発明の効果 以上のように本発明によればデータ・バス間のデータ転
送を効率的に実行することが可能となる。

【図面の簡単な説明】

第１図は、本発明を利用することのできる代表的なディ
ジタル・データ処理システムの概略ブロック図である。 第２図は、本発明によって構成されたピンポン・データ
・バッファ機構の第１実施例を示す、概略ブロック図で
ある。 第３図は、第２図の実施例で使用することのできる典型
的なデュアル・ポート記憶機構の内部構造を、より詳し
く示す図である。 第４図は、第２図で、使用されるモード制御論理の動作
を説明する図である。 第５図は、第２図の要求論理の内部構造をより詳しく示
す図である。 第６図は、本発明によって構成されたピンポン・データ
・バッファ機構の第２実施例の構造を示すもので、この
実施例は色々な幅を有するデータ・バスの場合に特に有
用である、概略ブロック図である。 第７図は、第６図の実施例でのアドレス指定動作を説明
する図である。 第８図は、第６図のストローブ論理の内部構造をより詳
しく示す図である。 第９図は、第６図の実施例の動作の部分を説明するのに
使用されるタイミング図である。 第１０図は、第２図または第６図のいずれかの実施例で
使用できる、プログラム可能なバースト長機能の設備を
示す図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−105737（ＪＰ，Ａ) 特開 昭55−63423（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１データ・バスから第２データ・バスへ
   データを転送するためのシステムであって、 記憶アレイ及び個別のデータ線、アドレス線及び制御線
   を有する第１及び第２独立ポートを持つデュアル・ポー
   ト記憶装置と、 前記第１独立ポート及び前記第１データ・バスに接続さ
   れ、第１動作モードの間に前記第１データ・バスから前
   記記憶アレイの第１部分にデータを書込み、第２動作モ
   ードの間に前記第１データ・バスから前記記憶アレイの
   第２部分にデータを書込む書込み回路手段であって、前
   記記憶アレイの第１及び第２部分のそれぞれは前記第１
   データ・バスの使用によって書き込まれたデータを記憶
   するに十分な大きさの容量を持ち、 前記第１データ・バス上のデータに関連し、前記デュア
   ル・ポート記憶装置に結合され、前記第１バスから前記
   記憶アレイの第１及び第２部分への前記データの書込み
   のタイミングを指定する第１手段と、 前記第２独立ポート及び前記第２データ・バスに接続さ
   れ、前記第１動作モードの間に前記記憶アレイの第２部
   分から前記第２データ・バス上にデータを読取る読取り
   回路手段であって、前記第１動作モードの間の前記第２
   部分からの読取りと同時に前記記憶アレイの第１部分へ
   のデータの書込みが発生し、前記第２動作モードの間に
   前記記憶アレイの第１部分から前記第２データ・バス上
   にデータを読取り、前記第２動作モードの間の前記第１
   部分からの読取りと同時に前記記憶アレイの第２部分に
   データの書込みが発生し、 前記第２データ・バス上のデータに関連し、前記デュア
   ル・ポート記憶装置に結合され、前記記憶アレイの第１
   及び第２部分から前記第２データ・バス上への前記デー
   タの読取りのタイミングを指定する第２手段であって、
   該第２手段は前記第１手段と同期せず、 前記第１動作モードの間に前記第１部分へ書込み可能な
   データおよび前記第２部分から読取り可能なデータと、
   前記第２動作モードの間に前記第２部分へ書込み可能な
   データおよび前記第１部分から読取り可能なデータとの
   合計の最大量を、前記第１及び第２部分への読取り者ま
   たは書込み者の要求に基づいて制限する手段であって、
   該制限手段は前記読取り者または書込み者によって、前
   記最大量が前記第１部分の容量よりも少なくかつ前記第
   ２部分の容量よりも少なくセットするためにプログラム
   可能であり、 前記第１データ・バスから書込まれたデータが前記記憶
   アレイの部分の１つを前記最大量まで満たし、まだ該デ
   ータが前記第２データ・バス上に読取られておらず、か
   つ他の記憶アレイ部分の全てのデータが前記第２データ
   ・バス上に読取られるときに、前記書込み回路手段及び
   読取り回路手段を前記動作の第１及び第２モードに切り
   換えるモード制御手段と を含む前記システム。