JPH0646629B2 - リフトオフ処理方法 - Google Patents

リフトオフ処理方法

Info

Publication number
JPH0646629B2
JPH0646629B2 JP60022143A JP2214385A JPH0646629B2 JP H0646629 B2 JPH0646629 B2 JP H0646629B2 JP 60022143 A JP60022143 A JP 60022143A JP 2214385 A JP2214385 A JP 2214385A JP H0646629 B2 JPH0646629 B2 JP H0646629B2
Authority
JP
Japan
Prior art keywords
layer
lift
substrate
metal
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60022143A
Other languages
English (en)
Other versions
JPS613411A (ja
Inventor
ハーバート・ルドルフ・アンダーソン、ジユニア
ハーバンス・シン・サチデヴ
クリシユナ・ガンジー・サチデヴ
Original Assignee
インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション filed Critical インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション
Publication of JPS613411A publication Critical patent/JPS613411A/ja
Publication of JPH0646629B2 publication Critical patent/JPH0646629B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/039—Macromolecular compounds which are photodegradable, e.g. positive electron resists
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/046—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer
    • H05K3/048—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer using a lift-off resist pattern or a release layer pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高集積密度の半導体の結線金属システムを
形成するための処理方法に関し、特に平面化された表面
をもつ安定化された層に埋め込まれた多層金属構造に必
要なリフトオフ物質の処理方法に関するものである。
〔従来技術〕
集積回路デバイスにおける結線金属システムを形成する
ための典型的処理方法には、所望の金属パターンをフオ
トレジストの露光及び現像によつて画成してそのあとス
パツタエツチングまたは反応性イオンエツチングを行う
ことと、金属を付着することとが含まれる。さらに、絶
縁層に形成した貫通孔を介して下方の層と金属対金属の
接触をはかるために第２の金属レベルが同様に画成され
る。半導体の多層金属処理を行うために一般的に採用さ
れる別の方法としては、次の文献に示すように消耗可能
なマスク法（expendable mask method）、リフトオフ法
（lift-off method）、またはステンシル法（stencil m
ethod）と呼ばれるものがある。
(i)１９６７年１０月発行のK.C.フ（Ｈｕ）の“消耗可
能なマスク：蒸着金属薄膜形成のための新しい技術（A
New Jechnique for Patterning Evaporated Metal Film
s）”と題する論文 (ii)“正確な影像をつくり出す方法（Method of Produc
ing Precision Images）”と題する、１９５１年７月３
日発行の米国特許第２５５９３８９号 また、リフトオフ方法の改良は米国特許第３８４９１３
６号、第４００４０４４号、第４２０２９１４号に記載
されており、これらによれば先ず半導体基板上に非感光
性の有機ポリマ薄膜がスピン塗布され、熱的に安定化さ
せるために硬化される。そのあと、その有機ポリマ薄膜
には障壁層として、好ましくは金属マスクである無機物
質の薄膜が重ねられ、さらにレジスト層が重ねられる。
その所望の金属パターンは集積回路の製造分野で利用さ
れる周知のフオトリソグラフイツク技術を用いて形成さ
れたものである。その金属マスクは、基底層を貫通して
基板にまで達する影像的な開口を形成するための反応性
エツチングを行う間に、酸素との反応性を有するイオン
エツチ障壁としてのはたらきを行う。そのあとの金属化
ステツプと“リフトオフ”マスクの除去には、基底のポ
リマ薄膜を溶解し、膨張させ、もしくは離脱させ、以て
基板上に影像的な金属パターンの形成するための、溶剤
への浸沈工程を含む周知の技術が用いられる。
上述の方法には、多重レベル金属構造に適用した場合に
平面度が保たれない、という問題が生じる。そこでこの
問題を克服するための、さらに改良されたリフトオフ技
術が米国特許第３９８５５９７号に記載さている。結線
金属システムを形成するための方法としてこの文献中で
特許請求されているプレーナプロセスによれば、基底層
が基板上に付着され、そのあと溶液により除去可能なリ
フトオフ層と酸素による反応性イオンエツチングに抵抗
を有する薄膜層と、レジスト層とが付着される。所望の
金属パターンは通常のフオトリソグラフイツク技術によ
り画成され、次にＣＦ４とＯ２とで交互に反応性イオン
エツチングを行うことによつて、基板にまで達するよう
にその金属パターンが下方の層に複写される。このあと
金属化工程があり、さらにＮ−メチルピロリドンのよう
な溶液に浸すことによりリフトオフが行なわれる。米国
特許第３９８５５９７号で特許請求されているプレーナ
プロセスに好適な物質は、基底層としてはポリイミド、
リフトオフ層としてはインペリアル・ケミカル・インダ
ストリ社（Imperial Chemical Industry）から入手可能
なポリスルホン樹脂であり、フオトレジスト層に被せら
れるマスク層としてはガラス樹脂ポリマ（例えば、オー
ウエンス・イリノイ社（Owens Illinois,Inc.）の“ガ
ラス樹脂”タイプ６５０）が好ましい。この方法はＬＳ
Ｉ回路の製造においてきわめて重要なプレーナ多重レベ
ル金属処理を提供するように構成されているけれども、
リフトオフ層としての、周知のポリスルホン樹脂の性能
に依然として限界があつた。
例えば、ポリスルホン樹脂をリフトオフするためには、
８０〜８５℃のＮメチルピロリドンなどの強力な溶解液
に長時間浸しておく必要がある。ところが、このような
条件下では、溶剤への浸沈により、エツチングの停止膜
としてビルトインされている窒化シリコン膜にひび割れ
が生じるため、完全に硬化したポリイミドの基底層が膨
出してしまう。さらに、リフトオフに必要な浸沈時間は
金属蒸着の条件によつて影響され、ばらつきがある。例
えば、金属化プロセスを電子ビーム蒸着によつて行う場
合は、高周波（ＲＦ）蒸着によつて行う場合よりも浸沈
時間が長くかかることが観察されている。また、ポリス
ルホン樹脂は湿度に敏感であるため、被覆処理は低湿度
に制御された環境下で行なわなくてはならないが、する
と基板上に薄膜をスピン塗付する際にその薄膜からとき
どき湿気を除去する必要が生じるとともに、高温で硬化
を行うときに接触層にひび割れが生じる。
〔発明が解決しようとする問題点〕
この発明は、多重レベル金属構造の構造の全体的なプロ
セスを改良するために、ポリスルホンリフトオフ物質を
別のより好ましい物質に置き換えることに関するもので
ある。
そこでこの発明の主な目的は、集積回路技術に採用され
るリフトオフプロセスに適した、改良された物質とプロ
セスとを提供することにある。
この発明の一つの目的は、金属結線システム用のリフト
オフ方法を提供することにある。
この発明の別の目的は、従来のポリスルホン・リフトオ
フ層を、金属化のあとのリフトオフマスクの除去にあま
り厳密な条件を要さないようなポリマ被覆に置き換える
ことにある。
この発明のさらに別の目的は、下層のポリイミド薄膜の
膨張と、それに関連して生じる、シリコン窒化膜やシリ
コン配化膜などの上層の障壁膜のひびわれとを防止する
ことのできるリフトオフ方法を提供することにある。
この発明のさらに別の目的は、リフトオフ層として解重
合可能なポリマ（重合体）薄膜を使用することにある。
この発明のさらに別の目的は、金属蒸着のあとでリフト
オフ薄膜を熱の誘導によつて解重合させることによりリ
フトオフを行うことにある。
この発明のさらに別の目的は、解重合または分子量の減
少を引き起こす短時間の熱処理のあと、適当な溶剤に短
時間浸すことにより、リフトオフを行うことにある。
この発明のさらに別の目的は、Ｎ−メチルピロリドンの
ような強力な溶剤に長期間さらす工程を不要とするリフ
トオフ方法を提供することにある。
この発明のさらに別の目的は、ポリイミド、ポリフエニ
レン、ポリキノキサリン及び他の高温ポリマなどの有機
絶縁層や、シリコン窒化層あるいはシリコン酸化層など
の無機障壁層にひび割れが生じることのない構造を提供
することにある。
この発明のさらに別の目的は、湿度に関連する問題が生
じないようなリフトオフ被覆を提供することにある。
この発明のさらに別の目的は、ほとんどの無機及び有機
接触膜に接着でき、溶解液によつて比較的低温で除去で
きるようなリフトオフ被覆を提供することにある。
〔問題点を解決するための手段〕
ここに開示される発明は、平面状の多重レベル金属構造
の製造において、リフトオフ層として解重合可能な重合
体を使用したリフトオフ処理方法を提供するものであ
る。そのリフトオフ層は、先ず金属化を施したあとの構
造を、リフトオフ重合システムの解重合温度で短時間熱
処理したあと、やはり短時間溶剤に浸すことにより効果
的に除去される。さまざまなレベルの金属化を画成する
ための全体の処理シーケンスに対して、米国特許第３９
８５５７９号に記載されたビルトインのエツチング停止
膜をもつポリイミドのプレーナプロセスを行うことがで
きる。すなわち、この米国特許においては、酸素エツチ
ング停止用及び双対誘電体としてプラズマＣＶＤにより
付着されたシリコン窒化膜が採用されている。
この発明によれば、結線金属システムを形成するための
プロセスは、基板上にポリイミドのような熱硬化性の基
底層を形成し、そのあと酸素の反応性イオンエツチング
（ＲＩＥ）の障壁層と、解重合可能な重合体層と、酸素
の反応性イオンエツチングの障壁層とを順次形成し、最
後にレジスト層を形成することからなる。望ましい金属
パターンは周知のフオトリソグラフイツクプロセスによ
つて画成され、反応性イオンエツチングによつて下層に
複写され、そのあと金属化工程が行なわれる。尚、この
金属化の温度は、選択したリフトオフ重合体の分解温度
よりも低い、３０〜５０℃である。次に、その構造を２
〜１０分間加熱してそのあと比較的短時間溶剤に浸すこ
とによりリフトオフ層の除去が行なわれる。この溶剤へ
の浸沈が短時間で済むのは、その前段階の熱処理で薄膜
構造に破裂と、接着性の減少と、多孔性とが生じせしめ
られているからであり、これによりリフトオフ層には効
果的に溶剤が浸透し、低重合度（oligomeric）の種の解
離が促進されるのである。
〔実施例〕
この発明に基づく使用に適した物質は、この実施例の以
下の部分に個別的に記載する。これらのシステムはさま
ざまの適用技術に広く有用であるが、ここでは特に高密
度集積回路デバイスの多重レベル金属処理におけるリフ
トオフ層に本発明を適用する場合につき説明する。ま
た、この発明はさまざまの好適な実施例に関連して記述
されるが、これらの具体的なシステムに限定されるもの
でなく、この発明がそれらの変更を含む一般的範囲の構
成を含むものであることに注意されたい。さらに、この
あとに掲げる物質は、熱的安定性や、機械的強度や、接
着性や、有機及び無機の接触層との適合性において最適
な膜の性質を提供するために、単一または互いに混合し
て使用することができる。これらのリフトオフ層用の改
良された物質は、ガラス遷移温度によつて特徴づけられ
る。また、障壁層としてシリコン窒化膜またはシリコン
酸化膜を使用する従来の処理、あるいは１９８３年１２
月２７日に出願され現在係属中の米国特許出願第５６５
５６２号に開示されている、酸素反応性イオン障壁及び
第２の誘電体としてプラズマにより重合された有機シリ
コンを用いた改良されたパッキング構造に使用されてい
るポリスルフオンのかわりに下記の物質をリフトオフ層
として使用することができる。
この発明を実施する際に使用に適したポリマとして次の
ようなものがある： ポリメチルメタクリレート：（ＰＭＭＡ） ポリ（メチルメタクリレート−共メタクリル酸）：ポリ
（ＭＭＡ−ＭＡＡ） ポリ（メチルメタクリレート−共メタクリルアミド） ポリ（メチルメタクリレート−無水メタクリル酸−メタ
クリル酸）：ポリ（ＭＭＡ−ＭＡＡ−ＭＡ） ポリメタクリルアミド ポリ（アダマンチルメタクリレート） ポリ−α−メチルスチレン：（ＰαＭＳ） ポリメチルイソプロペニル・ケトン ポリオキシエチレン ポリオキシメチレン オリオレフインスルフオン ポリフエニルメタクリレート（ＰＰＭＡ） ポリ（ベンジルフエニル）メタクリレート（ＰＢＰＭ
Ａ） ポリイソブチレン ポリテトラフルオルエチレン この発明の目的のためには、選択された重合物質は揮発
性の汚染物を含んではならず、低分子量の単量体または
オリゴマーである必要がある。さらに、その物質が軟化
し、融解し、解重合される温度は、構造形成のさまざま
な段階で望ましくないガス放出や影像流出（image flo
w）の生じる可能性を除去すべく特定の適用例に最適化
された金属化温度にその物質が耐えるように十分に高く
なくてはならない。
この発明の好適な実施例においては、機能的な性能の均
一性を保証するために、比較的狭い分子量分布をもつ、
高分子量の媒体が使用される。ＰＭＭＡの場合、好まし
い分子量の範囲は６００００から１０００００である。
ポリ（α−メチルスチレン）の場合、分子量２００００
から２０００００の媒体及び分子量５０００００の媒体
が使用される。また、ＭＭＡ対ＭＡＡが６５：３５のポ
リ（ＭＭＡ−ＭＡＡ）の場合、好ましい分子量の範囲は
４００００から８００００である。これらのポリマのさ
まざまな立体化学構造の中で、“アタクチツク（atacti
c）”構造がこの発明には最も適している。
一般に、高分子量物質で形成した膜はすぐれた機械的性
質と接触膜との接着性を有する。望ましい金属線を最適
に形成するためには、溶剤や揮発性の汚染物及びオリゴ
マーを追い出すために、ここに記載した物質からなり溶
剤を流し込んだ膜を十分高い温度でプリベークしておく
ことが重要である。このとき、その特定の物質に対する
熱的分析により予め決定された適当な温度で真空ベーク
を行うことを併せて行つてもよい。ちなみに、ＰＭＭ
Ａ、ポリ（ＭＭＡ−ＭＡＡ）、ＰαＭＳ、ＰＰＭＡ及び
ＰＢＰＭＡについての熱重量分析及びさまざまの測熱検
査を含む熱的試験によれば、３００℃までで重量の損失
が生じないようにするためには、ＰＭＭＡは２６０℃
で、ポリ（ＭＭＡ−ＭＡＡ）では２８０℃で、ＰαＭＳ
では２５７℃で、ＰＰＭＡでは２７０℃で、ＰＢＰＭＡ
では２７０℃でそれぞれプリベークする必要があること
が分かつた。しかし、リフトオフの段階では、３４０℃
あるいはそれ以上に達する加熱により、さまざまなリフ
トオフ用溶剤中での分離あるいは解離を容易ならしめる
十分な分解及び解重合及びその結果としてのマトリクス
破壊が生じる。
プロセスの説明 本発明のリフトオフ物質を用いた多重レベル金属処理
は、次の(a)〜(j)までの工程からなる。
(a)典型的には単結晶シリコンの基板上に、ポリイミド
などの硬化した有機ポリマ層を形成すること。その基板
には、能動及び受動デバイスとの接触用の開口をもつ誘
電層が設けられている。ここに説明するプロセスによれ
ば、半導体回路デバイスとそれに接続される結線を支持
するべくモジユール上に金属を形成するために、セラミ
ツクやガラスやその他の絶縁物質などの別の基板を使用
することもできる。
(b)プラズマまたはプラズマＣＶＤによつて薄いマスク
層を付着すること。このマスク層は例えば窒化シリコ
ン、酸化シリコンまたは１９８３年１２月２７日に出願
された米国特許出願第５６５５６２号に記載されている
プラズマ重合有機シリコンなどである。また、米国特許
第４００４０４４号に記載さている固溶被覆された“ガ
ラス樹脂”タイプの物質をこの場合に使用することもで
きる。
(c)この発明に基づく解重合可能なリフトオフ層を、適
当な溶剤に１０〜４０％溶かしてスピンコーテイングに
より付着。このあと、その選択した物質の解重合温度よ
りは低い少くとも５０℃の温度でプリベークを行う。
(d)Ｏ２を含む雰囲気中で反応性イオンエツチング（Ｒ
ＩＥ）により下層に影像を転写する間に障壁としてはた
らくように、酸素反応性イオンエツチングに抵抗性を有
する層を付着すること。
(e)スピンコーテイングによるレジスト層の付着。その
あと適当な温度でプリベークを行う。この膜の厚さは典
型的には１〜３μｍである。
(f)所望の金属パターンが、そのレジスト性質に応じ
て、光ビーム、電子ビーム、Ｘ線またはイオンビームの
周知のリソグラフイ技術を用いてレジストに画成され
る。
(g)影像を現像したあと、障壁をエツチングするために
ＣＦ４を含む雰囲気中で反応性イオンエツチングにより
下層にパターンを複写し、リフトオフ層をエツチングす
るためＯ２を含む雰囲気中で反応性イオンエツチングを
行い、障壁層をエツチングするため再びＣＦ４を含む雰
囲気中で反応性イオンエツチングを行い、最後にポリイ
ミド層をエツチングするため再びＯ２を含む雰囲気中で
反応性イオンエツチングを行う。
(h)リフトオフ用ポリマの解重合温度以下の、好ましく
は５０℃付近の温度で、電子ビームまたは高周波（Ｒ
Ｆ）蒸着により、アルミ銅合金のような金属の蒸着を行
う。
(i)この工程では先ず、リフトオフ物質の解重合温度で
金属化構造を短時間熱処理する。次にパターン化された
金属層を残してリフトオフ層の分離を行うように、基底
のポリマ層でなくリフトオフ層用に選択された適当な溶
剤中に短時間浸す。
これらのステツプは、あとのレベルの金属層のために、
必要と考えられるだけ繰り返すことができる。次に、こ
の発明を一層理解しやすくするために、図面を参照しな
がら具体例につき説明を進めてゆくことにする。
第１図において、基板１は、典型的には半導体単結晶シ
リコン、あるいは金属線（図示しない）を設けたセラミ
ツクまたはガラスである。基板１の上面は誘電体の被覆
層２で覆われている。この被覆層２は例えばＳｉ
３Ｎ４、ＳｉＯ２、ＳｉＯｘまたはＴａ２Ｏ５である。
また、基板１は上面に複数の受動及び能動デバイスを形
成され、それらを適正に絶縁してなる集積回路デバイス
であつてもよい。さらに、図示しないが被覆（誘電体）
層２には、下方のデバイスとの電気的接触をはかるため
の接点用開口が設けられている。パツキングを行う場合
は、基板１はやはり、集積回路デバイス用の金属線をも
つガラスセラミツクまたはアルミナセラミツクであつて
もよい。
第２図においては、誘電体層２上に絶縁用有機樹脂の層
３が付着される。具体的にはこの層３の物質はE.I.デユ
ポン社により製造されているポリイミド・ピラリン（Ｒ
Ｃ−５８７８）であり、その層３は１〜５μｍの厚さで
付着される。尚、デバイスを製造する場合は好ましい厚
さは１〜２μｍであり、パツキングの場合は、４〜５μ
ｍの厚膜が採用される。
次に熱の影響により解重合可能な有機ポリマからなる層
４により層３が被覆される。この層４に用いられる典型
的な物質は、ポリメチルメタクリレート、ポリ（メタク
リル酸、ポリ−α−メチルスチエン、無水メタクリル
酸、メチルメタクリレート）の３重合体であり、それら
はメチルメタクリレート−メタクリル酸共重合体（６
０：４０）を２２０〜２４０℃で２０〜４０分加熱する
ことにより得られる。同様にこの発明の範囲に含まれる
のは、ポリ（ベンテン−１−スルフオン）及びポリアル
キルアリル・ケトンである。この発明の範囲に含まれる
別のポリマとして、２重結合の２つの位置を入れ換えた
有機単量体から得られるものがあり、それらもまたこの
発明のプロセスに使用することができる。すなわち： ここでＸは，ＣＨ３、ＣＦ３、Ｃ２Ｈ５、Ｃ６Ｈ５のど
れかであり、ＲはＣ６Ｈ５、ＣＯＯＣＨ３、ＣＯＯＨＣ
ＯＣ６Ｈ５、Ｃ２ＨＨ５、またはＣＯＮＨ２である。
層４の典型的な厚さは、集積回路の場合0.3〜１μｍで
あり、パツキングの場合１〜３μｍである。
特に、リフトオフを容易化するために熱的に解重合可能
なポリマを使用する点が、従来技術との主な相違であ
る。
リフトオフ層４上に付着された層５は反応性イオンエツ
チングに抵抗性を有する任意の物質でよい。例えば、こ
の物質はプラズマ付着した有機シリコン・シビニル・テ
トラメチル・ジシロキサン、または米国特許出願第５６
５５６２号に記載されたヘキサメチルジシラザン（１２
００〜２０００Å）またはＳｉｘＮｙＨｚであつてもよ
い。しかし、ＳｉＯｘＳｉＯ２、Ａｌ２Ｏ３などの無機
物質を層５として採用することもできる。プラズマ付着
した有機シリコン層の場合は、好ましくは、付着のあと
約２５０℃で約１０分間のアニールが行なわれる。
次に、例えばアゾプレート・ノボラツク型レジストであ
るＡＺ１３５０Ｊのようなポジタイプのフオトレジスト
層６が、周知の技術に基づき層５上に付着される。第３
図に示すように、現像後の影像パターンが開口５０とし
て下方の層４、５に転写される。この転写は米国特許第
４３６７１１９号及び係属中の米国特許出願第５６５５
６２号に記載された方法に基づき行なわれる。
反応性イオンエツチング用の好適な装置は米国特許第３
５８４７１０号に開示されている。
次に、例えばアルミ銅合金からなる導電性の金属層７が
この基板構造上に蒸着される。この間基板の温度は約８
０℃あるいはそれ以下である。この金属化工程により、
開口５０を介して層２上にも金属蒸着が行なわれる。
尚、層７の厚さは約３μｍに等しい。
第５図には、パターン化された層３上のすべての層の除
去により得られた構造が示されている。
この工程は次のようにして実行されたものである。すな
わち、基板は窒素の存在下で約１０分間２９〜３００℃
に加熱され、そのあとすぐに、米国カリフオルニア州に
居在するマクロナテイクス社（Macronatics Inc.）製造
のマクロナテイクス・ジエツト・エツチング装置（Macr
onatics Get Etcher）を装備した、６０℃のジグリム
（diglym）またはジグリム−ＮＭＰ溶漕に移される。リ
フトオフは常に１〜１０分で完了する。基板はジグリム
中でリンスされ、最後にイオンを除去した水でリンスさ
れる。こうして出来た金属パターン７Ａは、例えば上述
したポリイミド５８７８であるパターン化された層３に
よつてとり囲まれており、ほぼ平面状である。金属線の
高品質を保証するために、約３００℃の還元性の雰囲気
中で、金属化のあとの焼結が行なわれる。
従来においては、リフトオフ層として例えば米国特許第
４３６７１１９号に示されるようにポリスルフオンが使
用されていた。しかしポリスルホンの場合、ＮＭＰによ
る長時間の処理（６０〜９０℃で約５〜２０時間）が必
要であつた。このため、ポリスルホンのかわりに解重合
可能なポリマを使用した上述のリフトオフ技術は、従来
の技術に較べて顕著な硬化を奏するのである。また、熱
いＮＭＰに長時間浸沈しておくことは著しく信頼性を損
なうと考えられる。というのは、ポリイミド層は、特に
無機酸化層や、Ｓｉ３Ｎ４またはＳｉＯｘなどのエツチ
ング停止あるいはエツチング障壁膜とに隣接するように
構成されているときに、熱いＮＭＰとの接触によりひず
みやひび割れや接着性の低下を来たすからである。
さて第５図において、次のレベルの金属層を形成するた
めの第２の工程が行なわれるときに、小さな隙間８は層
３に使用されたポリイミドまたは別の任意の適当な樹脂
によつて満たされる。ここでも、隙間の充填と上レベル
の平面化を達成するための２つの被膜としてデユポン社
のポリイミドＲＣ−５８７８を使用することが好まし
い。
第６図の層４′、５′は第２図の層４、５に対応する。
次にフオトレジスト層６′が層５′上に付着され、層
６′は現像後貫通孔パターン（第７図）を形成するよう
に好適にパターン化をされる。そしてこのパターンを介
して層５′をＣＦ４で反応性イオンエツチングし、層
４′をＯ２で反応性イオンエツチングし、層９をＣＦ４
またはＯ２とＣＦ４の混合気体で反応性イオンエツチン
グし、最後にＯ２で反応性イオンエツチングして再び層
７Ａとの接触をはかる。尚、金属パターン７Ａ上の残留
層を除去するために、この段階で数秒間光学的スパツタ
リング清掃を行うことが望ましい。次に金属層７′には
再び被覆が設けられ、これは第８図に示すように、金属
パターン７Ａと接触するスタツド７Ｂの形成となる。
次に、層４′を構成するターポリマーリフトオフ層を解
重合温度、すなわち２９０〜３００℃で５〜１５分間、
窒素中で加熱し、そのあとマクロニクス・ジエツト・エ
ツチング装置を装備したジグリムまたはシグリム−ＮＭ
Ｐ（１：１）に素早く転移させる。そのリフトオフは１
〜１０分以内に実行される。そのあと、金属層は前述し
たようにアニールされる。こうして出来上がつた構造は
第９図に示すとおりである。
上述の一連の処理は、第１０〜１３図に示すように、さ
らに多くのレベルの金属パターンを形成するために繰り
返すことができるが、便宜上これ以上の説明を省略す
る。
〔発明の効果〕
以上のように、この発明によれば、リフトオフ層として
解重合可能なポリマを使用するので、リフトオフ処理に
要する時間を著しく短縮できるという効果がある。
【図面の簡単な説明】
第１〜５図は、本発明に基づき第１の金属パターンを形
成するプロセスを示す図、 第６〜９図は、本発明に基づき第２の金属パターンを形
成するプロセスを示す図、 第１０〜１３図は本発明に基づき第３の金属パターン形
成するプロセスを示す図である。 １……基板、２……被覆層、３、３′、３″……絶縁
（ポリイミド）層、４、４′、４″……リフトオフ層、
５、５′、５″……ＲＩＥ用障壁層、６、６′、６″…
…フオトレジスト層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリシユナ・ガンジー・サチデヴ アメリカ合衆国ニユーヨーク州ワツピンジ ヤーズ・ホールズ、エングルウツド・ドラ イブ14番地 (56)参考文献 特公 平４−26211（ＪＰ，Ｂ２)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】熱的に解重合可能なポリマからなる少くと
    も１つのマスク層を基板上に付着し、 上記マスク層に所望のパターンを形成し、 上記パターンを介して上記マスク層及び基板上に金属を
    付着し、 上記マスク層を、解重合する温度で加熱し、 上記マスク層を、該マスク層を溶かすための溶剤に浸す
    工程を含むリフトオフ処理方法。
  2. 【請求項２】上記解重合可能なポリマがポリメチルメタ
    クリレートである特許請求の範囲第(1)項に記載のリフ
    トオフ処理方法。
  3. 【請求項３】上記解重合可能なポリマがポリメチルメタ
    クリル酸とポリ−α−メチルスチレンとからなる特許請
    求の範囲第(1)項に記載のリフトオフ処理方法。
  4. 【請求項４】上記解重合可能なポリマの平均分子量が２
    ００００から５０００００の間である特許請求の範囲第
    (1)項に記載のリフトオフ処理方法。
  5. 【請求項５】上記解重合可能なポリマがポリ−α−メチ
    ルスチレンである特許請求の範囲第(1)項に記載のリフ
    トオフ処理方法。
  6. 【請求項６】上記基板が半導体基板である特許請求の範
    囲第(1)項に記載のリフトオフ処理方法。
  7. 【請求項７】上記基板がアルミナ−セラミック基板であ
    る特許請求の範囲第(1)項に記載のリフトオフ処理方
    法。
  8. 【請求項８】上記基板がガラス−セラミック基板である
    特許請求の範囲第(1)項に記載のリフトオフ処理方法。
JP60022143A 1984-06-11 1985-02-08 リフトオフ処理方法 Expired - Lifetime JPH0646629B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US619516 1984-06-11
US06/619,516 US4519872A (en) 1984-06-11 1984-06-11 Use of depolymerizable polymers in the fabrication of lift-off structure for multilevel metal processes

Publications (2)

Publication Number Publication Date
JPS613411A JPS613411A (ja) 1986-01-09
JPH0646629B2 true JPH0646629B2 (ja) 1994-06-15

Family

ID=24482225

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60022143A Expired - Lifetime JPH0646629B2 (ja) 1984-06-11 1985-02-08 リフトオフ処理方法

Country Status (5)

Country Link
US (1) US4519872A (ja)
EP (1) EP0164675A3 (ja)
JP (1) JPH0646629B2 (ja)
BR (1) BR8502757A (ja)
CA (1) CA1212890A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190142269A (ko) * 2018-06-15 2019-12-26 도쿄엘렉트론가부시키가이샤 열분해 재료들을 사용하여 로우 k 재료들을 패터닝하는 방법

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS613339A (ja) * 1984-06-18 1986-01-09 Hitachi Ltd 高密度情報記録円板複製用スタンパおよびその製造方法
US4631806A (en) * 1985-05-22 1986-12-30 Gte Laboratories Incorporated Method of producing integrated circuit structures
FR2588418B1 (fr) * 1985-10-03 1988-07-29 Bull Sa Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant
FR2588417B1 (fr) * 1985-10-03 1988-07-29 Bull Sa Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant
DE3689971T2 (de) * 1986-03-05 1994-12-08 Sumitomo Electric Industries Herstellung einer halbleiteranordnung.
US4886573A (en) * 1986-08-27 1989-12-12 Hitachi, Ltd. Process for forming wiring on substrate
DE3782904T2 (de) * 1986-09-17 1993-04-08 Fujitsu Ltd Verfahren zur ausbildung einer kupfer enthaltenden metallisierungsschicht auf der oberflaeche eines halbleiterbauelementes.
JPS63104425A (ja) * 1986-10-09 1988-05-09 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション バイアの形成方法
US5147741A (en) * 1987-03-20 1992-09-15 International Business Machines Corporation Phenyl-endcapped depolymerizable polymer
US4835086A (en) * 1988-02-12 1989-05-30 Hoechst Celanese Corporation Polysulfone barrier layer for bi-level photoresists
US4861425A (en) * 1988-08-22 1989-08-29 International Business Machines Corporation Lift-off process for terminal metals
US5258264A (en) * 1989-07-06 1993-11-02 International Business Machines Corporation Process of forming a dual overhang collimated lift-off stencil with subsequent metal deposition
US5024896A (en) * 1989-07-06 1991-06-18 International Business Machines Corporation Collimated metal deposition
FR2650472A1 (fr) * 1989-07-27 1991-02-01 Bull Sa Procede de depot d'une couche isolante sur une couche conductrice du reseau multicouche d'une carte de connexion de circuit integre de haute densite, et carte en resultant
US5112448A (en) * 1989-11-28 1992-05-12 The Boeing Company Self-aligned process for fabrication of interconnect structures in semiconductor applications
US5130275A (en) * 1990-07-02 1992-07-14 Digital Equipment Corp. Post fabrication processing of semiconductor chips
US5240878A (en) * 1991-04-26 1993-08-31 International Business Machines Corporation Method for forming patterned films on a substrate
US5277749A (en) * 1991-10-17 1994-01-11 International Business Machines Corporation Methods and apparatus for relieving stress and resisting stencil delamination when performing lift-off processes that utilize high stress metals and/or multiple evaporation steps
JPH05243223A (ja) * 1992-02-28 1993-09-21 Fujitsu Ltd 集積回路装置の製造方法
US5434451A (en) * 1993-01-19 1995-07-18 International Business Machines Corporation Tungsten liner process for simultaneous formation of integral contact studs and interconnect lines
US5451295A (en) * 1994-04-12 1995-09-19 Micron Technology, Inc. Process for removing film from a substrate
US5722162A (en) * 1995-10-12 1998-03-03 Fujitsu Limited Fabrication procedure for a stable post
US5776805A (en) * 1995-12-29 1998-07-07 Lg Semicon Co., Ltd. Method for manufacturing MESFET
US6143476A (en) * 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
TWI246633B (en) 1997-12-12 2006-01-01 Applied Materials Inc Method of pattern etching a low k dielectric layen
US6352918B1 (en) * 1998-11-24 2002-03-05 United Microelectronics Corp. Method of forming inter-metal interconnection
US6413854B1 (en) 1999-08-24 2002-07-02 International Business Machines Corp. Method to build multi level structure
DE19952018C1 (de) * 1999-10-28 2001-08-23 Martin Moeller Verfahren zur Herstellung von im Nanometerbereich oberflächendekorierten Substraten
US6444402B1 (en) 2000-03-21 2002-09-03 International Business Machines Corporation Method of making differently sized vias and lines on the same lithography level
US6383943B1 (en) 2000-10-16 2002-05-07 Taiwan Semiconductor Manufacturing Company Process for improving copper fill integrity
US6495912B1 (en) * 2001-09-17 2002-12-17 Megic Corporation Structure of ceramic package with integrated passive devices
US6913870B2 (en) * 2002-05-10 2005-07-05 International Business Machines Corporation Fabrication process using a thin liftoff stencil formed by an image transfer process
US7129590B2 (en) * 2003-05-14 2006-10-31 Intel Corporation Stencil and method for depositing material onto a substrate
DE102004059965A1 (de) * 2004-12-13 2006-06-14 Epcos Ag Dünnschichtresonator und Verfahren zur Herstellung eines Vielschichtbauelements
KR100919636B1 (ko) * 2005-06-30 2009-09-30 엘지디스플레이 주식회사 리프트 오프를 이용한 패턴 형성 방법과 이를 이용한액정표시장치용 어레이 기판의 제조방법
US20080217730A1 (en) * 2007-03-07 2008-09-11 Toshiharu Furukawa Methods of forming gas dielectric and related structure
US7579232B1 (en) * 2008-07-11 2009-08-25 Sandisk 3D Llc Method of making a nonvolatile memory device including forming a pillar shaped semiconductor device and a shadow mask
JP5620669B2 (ja) * 2009-10-26 2014-11-05 東芝機械株式会社 レーザダイシング方法およびレーザダイシング装置
JP5452247B2 (ja) * 2010-01-21 2014-03-26 東芝機械株式会社 レーザダイシング装置
JP5981094B2 (ja) 2010-06-24 2016-08-31 東芝機械株式会社 ダイシング方法
JP5140198B1 (ja) 2011-07-27 2013-02-06 東芝機械株式会社 レーザダイシング方法
JP2014011358A (ja) 2012-06-29 2014-01-20 Toshiba Mach Co Ltd レーザダイシング方法
US8703611B1 (en) * 2013-04-12 2014-04-22 United Microelectronics Corp. Method for manufacturing a semiconductor structure
KR102603867B1 (ko) * 2016-08-01 2023-11-21 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR20180080416A (ko) * 2017-01-03 2018-07-12 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR102401711B1 (ko) * 2018-03-02 2022-05-26 도쿄엘렉트론가부시키가이샤 패턴을 층에 전사하기 위한 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2559389A (en) * 1942-04-02 1951-07-03 Keuffel & Esser Co Method of producing precision images
US3535137A (en) * 1967-01-13 1970-10-20 Ibm Method of fabricating etch resistant masks
US3849136A (en) * 1973-07-31 1974-11-19 Ibm Masking of deposited thin films by use of a masking layer photoresist composite
US3934057A (en) * 1973-12-19 1976-01-20 International Business Machines Corporation High sensitivity positive resist layers and mask formation process
US4119483A (en) * 1974-07-30 1978-10-10 U.S. Philips Corporation Method of structuring thin layers
US3985597A (en) * 1975-05-01 1976-10-12 International Business Machines Corporation Process for forming passivated metal interconnection system with a planar surface
US4004044A (en) * 1975-05-09 1977-01-18 International Business Machines Corporation Method for forming patterned films utilizing a transparent lift-off mask
US4224361A (en) * 1978-09-05 1980-09-23 International Business Machines Corporation High temperature lift-off technique
US4181755A (en) * 1978-11-21 1980-01-01 Rca Corporation Thin film pattern generation by an inverse self-lifting technique
US4202914A (en) * 1978-12-29 1980-05-13 International Business Machines Corporation Method of depositing thin films of small dimensions utilizing silicon nitride lift-off mask
US4272561A (en) * 1979-05-29 1981-06-09 International Business Machines Corporation Hybrid process for SBD metallurgies
JPS5621332A (en) * 1979-07-31 1981-02-27 Fujitsu Ltd Manufacture of semiconductor device
US4367119A (en) * 1980-08-18 1983-01-04 International Business Machines Corporation Planar multi-level metal process with built-in etch stop
US4456675A (en) * 1983-07-26 1984-06-26 International Business Machines Corporation Dry process for forming metal patterns wherein metal is deposited on a depolymerizable polymer and selectively removed
JPS60142545A (ja) * 1983-12-27 1985-07-27 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 多層複合構造体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190142269A (ko) * 2018-06-15 2019-12-26 도쿄엘렉트론가부시키가이샤 열분해 재료들을 사용하여 로우 k 재료들을 패터닝하는 방법

Also Published As

Publication number Publication date
CA1212890A (en) 1986-10-21
US4519872A (en) 1985-05-28
JPS613411A (ja) 1986-01-09
EP0164675A2 (en) 1985-12-18
EP0164675A3 (en) 1987-06-16
BR8502757A (pt) 1986-02-18

Similar Documents

Publication Publication Date Title
JPH0646629B2 (ja) リフトオフ処理方法
EP0046525B1 (en) Planar multi-level metal-insulator structure comprising a substrate, a conductive interconnection pattern and a superposed conductive structure and a method to form such a structure
US3985597A (en) Process for forming passivated metal interconnection system with a planar surface
US4692205A (en) Silicon-containing polyimides as oxygen etch stop and dual dielectric coatings
US4539222A (en) Process for forming metal patterns wherein metal is deposited on a thermally depolymerizable polymer and selectively removed
US5240878A (en) Method for forming patterned films on a substrate
US5277749A (en) Methods and apparatus for relieving stress and resisting stencil delamination when performing lift-off processes that utilize high stress metals and/or multiple evaporation steps
US4447824A (en) Planar multi-level metal process with built-in etch stop
US4353778A (en) Method of etching polyimide
US4451971A (en) Lift-off wafer processing
JPH0627671A (ja) 感光性ケイ素含有レジスト組成物及びその使用方法
JPS6357941B2 (ja)
JPH02151030A (ja) パターン形成方法
US4830706A (en) Method of making sloped vias
US4089766A (en) Method of passivating and planarizing a metallization pattern
EP0150403B1 (en) Multilevel metal structure and process for making same
JPH0368904B2 (ja)
US6655024B2 (en) Method of manufacturing a circuit board
JPH038581B2 (ja)
US4407859A (en) Planar bubble memory circuit fabrication
JP3911209B2 (ja) 有機薄膜の表面処理方法
JPH02156244A (ja) パターン形成方法
JPH0677208A (ja) 半導体装置の製造方法
JPH11119431A (ja) 金属パターンの形成方法
JPS61248039A (ja) パタ−ンの形成方法