JPH0646504B2 - 磁気バブルメモリ駆動装置 - Google Patents
磁気バブルメモリ駆動装置Info
- Publication number
- JPH0646504B2 JPH0646504B2 JP2459783A JP2459783A JPH0646504B2 JP H0646504 B2 JPH0646504 B2 JP H0646504B2 JP 2459783 A JP2459783 A JP 2459783A JP 2459783 A JP2459783 A JP 2459783A JP H0646504 B2 JPH0646504 B2 JP H0646504B2
- Authority
- JP
- Japan
- Prior art keywords
- magnetic bubble
- bubble memory
- signal
- circuit
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は磁気バブルメモリ駆動装置、特に小容量から大
容量までの磁気バブルメモリデバイスの制御に好適な磁
気バブルメモリ駆動装置に関するものである。
容量までの磁気バブルメモリデバイスの制御に好適な磁
気バブルメモリ駆動装置に関するものである。
一般に磁気バブルメモリ装置は、第１図にブロック図で
示すように所定のプログラムで動作するホストコンピュ
ータ（以下ＣＰＵと称する）１０の外部記憶装置として
使用される。磁気バブルメモリデバイスＭＢＭ（２１）
は、情報を磁気バブルで読み書きする磁気バブルメモリ
素子（チップ）、回転磁界発生コイル、バイアス磁界発
生用永久磁石等の組立体からなる。ＭＢＭ２１を中心に
みると、その周辺回路はそれを直接的に駆動する直接周
辺回路２０と、前記直接周辺回路２０を制御する、言い
換えればＭＢＭ２１を間接的に制御する間接周辺回路３
０とから構成されている。
示すように所定のプログラムで動作するホストコンピュ
ータ（以下ＣＰＵと称する）１０の外部記憶装置として
使用される。磁気バブルメモリデバイスＭＢＭ（２１）
は、情報を磁気バブルで読み書きする磁気バブルメモリ
素子（チップ）、回転磁界発生コイル、バイアス磁界発
生用永久磁石等の組立体からなる。ＭＢＭ２１を中心に
みると、その周辺回路はそれを直接的に駆動する直接周
辺回路２０と、前記直接周辺回路２０を制御する、言い
換えればＭＢＭ２１を間接的に制御する間接周辺回路３
０とから構成されている。
直接周辺回路２０は、回転磁界を与えるための回転磁界
駆動回路（以下ＣＤＲと称する）２２と、動作に要する
ジェネレートパルス（書き込み信号）や書き込み、読み
出し制御パルスなどを発生しそのパルス電流をＭＢＭ２
１に供給するパルス電流駆動回路（以下ＣＰＧと称す
る）２３と、ＭＢＭ２１からの出力を読み取るセンスア
ンプ回路（以下ＳＡＭと称する）２４とから構成されて
いる。
駆動回路（以下ＣＤＲと称する）２２と、動作に要する
ジェネレートパルス（書き込み信号）や書き込み、読み
出し制御パルスなどを発生しそのパルス電流をＭＢＭ２
１に供給するパルス電流駆動回路（以下ＣＰＧと称す
る）２３と、ＭＢＭ２１からの出力を読み取るセンスア
ンプ回路（以下ＳＡＭと称する）２４とから構成されて
いる。
一方、上記間接周辺回路３０は、ＭＢＭ２１の読み出
し、書き込み動作に要するＣＤＲ２２およびＣＰＧ２３
のタイミング電流を制御するファンクションタイミング
発生回路（以下ＦＴＧと称する）３１と、ＭＢＭ２１の
書き込み、読み出し動作を制御する回路ＢＭＣ（３２）
とから構成されている。
し、書き込み動作に要するＣＤＲ２２およびＣＰＧ２３
のタイミング電流を制御するファンクションタイミング
発生回路（以下ＦＴＧと称する）３１と、ＭＢＭ２１の
書き込み、読み出し動作を制御する回路ＢＭＣ（３２）
とから構成されている。
本発明者等は応用システムが必要とする記憶容量に対応
するため、ＭＢＭ２１を複数個拡張できるよう、第２図
に示すようにＢＭＣ３２からＭＢＭ２１を択一的に選択
する信号（ＭＢＭアドレス信号）３２ａを出力させるこ
とを考えた。
するため、ＭＢＭ２１を複数個拡張できるよう、第２図
に示すようにＢＭＣ３２からＭＢＭ２１を択一的に選択
する信号（ＭＢＭアドレス信号）３２ａを出力させるこ
とを考えた。
第２図の例では、選択信号３２ａはいずれか一つが論理
１または論理０の非コード化信号であり、信号数ｎの数
だけＭＢＭ２１を拡張できる。しかし、選択信号数ｎを
増やせば半導体集積回路（ＩＣ）等で構成されるＢＭＣ
３２の外部接続端子数が増え、この数はＩＣ等のパッケ
ージサイズ等から制約が有る。選択信号３２ａを２進コ
ード化し、その後にデコーダ回路をつなげば、２のｎ乗
個のＭＢＭ２１を拡張できるが、１個当たりの記憶容量
が大きいＭＢＭ２１の、拡張数がｎ以内で済む小システ
ムの場合もデコーダを接続しなければならなくなる。
１または論理０の非コード化信号であり、信号数ｎの数
だけＭＢＭ２１を拡張できる。しかし、選択信号数ｎを
増やせば半導体集積回路（ＩＣ）等で構成されるＢＭＣ
３２の外部接続端子数が増え、この数はＩＣ等のパッケ
ージサイズ等から制約が有る。選択信号３２ａを２進コ
ード化し、その後にデコーダ回路をつなげば、２のｎ乗
個のＭＢＭ２１を拡張できるが、１個当たりの記憶容量
が大きいＭＢＭ２１の、拡張数がｎ以内で済む小システ
ムの場合もデコーダを接続しなければならなくなる。
したがって本発明は、このようなジレンマを解決すべ
く、磁気バブルメモリデバイスの拡張に融通性の有る磁
気バブルメモリ駆動装置を提供することを目的としてい
る。
く、磁気バブルメモリデバイスの拡張に融通性の有る磁
気バブルメモリ駆動装置を提供することを目的としてい
る。
本発明は、デバイス選択信号（アドレス信号３２ａ）の
モード設定入力端子３８ａに入力されるレベルに応じて
デバイス２１のアドレス信号を２進化するか、非コード
化することにより、メモリの拡張に融通性を持たせたも
のである。本発明によれば下記の磁気バブルメモリ駆動
装置が提供される。
モード設定入力端子３８ａに入力されるレベルに応じて
デバイス２１のアドレス信号を２進化するか、非コード
化することにより、メモリの拡張に融通性を持たせたも
のである。本発明によれば下記の磁気バブルメモリ駆動
装置が提供される。
複数の磁気バブルメモリデバイス２１を駆動するための
磁気バブルメモリ駆動装置であって、上記デバイスの各
々を共通に駆動できる駆動回路２０と、該駆動回路の動
作を制御し上記複数のデバイスのうちの一つのみを選択
するための選択信号３２ａを出力する制御回路３０と、
上記選択信号のモード設定入力端子３８ａとを具備して
成り、上記端子の入力レベルに応答して、上記選択信号
は２進コード化信号または択一的非コード化信号のいず
れか一方のモードに設定された磁気バブルメモリ駆動装
置。
磁気バブルメモリ駆動装置であって、上記デバイスの各
々を共通に駆動できる駆動回路２０と、該駆動回路の動
作を制御し上記複数のデバイスのうちの一つのみを選択
するための選択信号３２ａを出力する制御回路３０と、
上記選択信号のモード設定入力端子３８ａとを具備して
成り、上記端子の入力レベルに応答して、上記選択信号
は２進コード化信号または択一的非コード化信号のいず
れか一方のモードに設定された磁気バブルメモリ駆動装
置。
〔発明の実施例〕 次に図面を用いて本発明の実施例を詳細に説明する。
第３図は本発明による磁気バブルメモリ装置に係わる磁
気バブルメモリデバイス制御回路（ＢＭＣ）周辺部を示
す要部ブロック構成図であり、前述の図と同記号は同一
要素となるのでその説明は省略する。同図において、３
５はＣＰＵからの命令を解読し磁気バブルメモリのシー
ケンスを制御する演算・制御回路、３６は第１図に示す
ＣＰＵ１０とデータを授受するインターフェイス回路、
３７は第２図に示す多数個接続されたＭＢＭ２１のうち
いずれか１個を読み出す選択信号を出力させる出力信号
回路、３２ａはその選択（アドレス）信号、選択信号線
または選択信号出力端子、３８は第２図に示す多数個接
続されたＭＢＭ２１の選択方式を決定させる外部からの
信号を入力する入力信号回路、３８ａはそのセレクト方
式設定用信号入力端子（アドレス信号３２ａのモード設
定入力信号またはその入力端子）である。
気バブルメモリデバイス制御回路（ＢＭＣ）周辺部を示
す要部ブロック構成図であり、前述の図と同記号は同一
要素となるのでその説明は省略する。同図において、３
５はＣＰＵからの命令を解読し磁気バブルメモリのシー
ケンスを制御する演算・制御回路、３６は第１図に示す
ＣＰＵ１０とデータを授受するインターフェイス回路、
３７は第２図に示す多数個接続されたＭＢＭ２１のうち
いずれか１個を読み出す選択信号を出力させる出力信号
回路、３２ａはその選択（アドレス）信号、選択信号線
または選択信号出力端子、３８は第２図に示す多数個接
続されたＭＢＭ２１の選択方式を決定させる外部からの
信号を入力する入力信号回路、３８ａはそのセレクト方
式設定用信号入力端子（アドレス信号３２ａのモード設
定入力信号またはその入力端子）である。
端子３８ａをハイレベルにした場合は選択信号３２ａは
２進コード化され、ロウレベルにした場合は択一的非コ
ード化された信号となる。
２進コード化され、ロウレベルにした場合は択一的非コ
ード化された信号となる。
例えばｎが４の場合１本目〜４本目の選択信号３２ａ
は、羅列した論理値で逆順に表示すると、 （１）端子３８ａをハイレベルにした場合、１個目〜
（２のｎ乗）個目のＭＢＭが選択（アドレスまたはアク
セス）されるに対応してそれぞれ、"0000"、“0001"、“0
010"・・・"0001"となり、 （２）端子３８ａをロウレベルにした場合、１個目〜４
個目のＭＢＭが選択されるに対応してそれぞれ、 "0001"、"0010"、"0100"、"1000"となる。
は、羅列した論理値で逆順に表示すると、 （１）端子３８ａをハイレベルにした場合、１個目〜
（２のｎ乗）個目のＭＢＭが選択（アドレスまたはアク
セス）されるに対応してそれぞれ、"0000"、“0001"、“0
010"・・・"0001"となり、 （２）端子３８ａをロウレベルにした場合、１個目〜４
個目のＭＢＭが選択されるに対応してそれぞれ、 "0001"、"0010"、"0100"、"1000"となる。
このような２種類の選択信号は通常の論理設計で簡単に
実現でき、例えば、端子３８ａの入力レベルに応じて、
ホスト１０から送られるＭＢＭ２１のアドレス信号を演
算制御回路３５で加工しても良いし、出力回路３７にデ
コーダ回路を設け演算制御回路３５から供給されるＭＢ
Ｍ２進化アドレス信号をそのまま出力するか、デコーダ
を通して出力するようにしても良い。
実現でき、例えば、端子３８ａの入力レベルに応じて、
ホスト１０から送られるＭＢＭ２１のアドレス信号を演
算制御回路３５で加工しても良いし、出力回路３７にデ
コーダ回路を設け演算制御回路３５から供給されるＭＢ
Ｍ２進化アドレス信号をそのまま出力するか、デコーダ
を通して出力するようにしても良い。
次に、本発明を大システムと小システムに応用した例を
それぞれ第４図及び第５図を用いて説明する。第４図は
第３図に示す磁気バブルメモリデバイス制御回路（ＢＭ
Ｃ）３２を用いて最大２のｎ乗個のＭＢＭ２１を選択す
るように接続した場合の要部ブロック構成図であり、前
述の図と同記号は同一要素となるのでその説明は省略す
る。同図において、ＢＭＣ３２の設けられたセレクト方
式設定用信号入力端子３８ａには例えばハイレベルの信
号として＋５Ｖの電圧を印加し、ｎ本の磁気バブルメモ
リデバイス選択信号出力端子３２ａからはｎ本の２進数
信号を出力させ、それをデコード回路４０で解読するこ
とにより２のｎ乗個のＭＢＭ２１中の１個のＭＢＭ２１
を選択することによって、大容量の磁気バブルメモリ装
置を構成することができる。
それぞれ第４図及び第５図を用いて説明する。第４図は
第３図に示す磁気バブルメモリデバイス制御回路（ＢＭ
Ｃ）３２を用いて最大２のｎ乗個のＭＢＭ２１を選択す
るように接続した場合の要部ブロック構成図であり、前
述の図と同記号は同一要素となるのでその説明は省略す
る。同図において、ＢＭＣ３２の設けられたセレクト方
式設定用信号入力端子３８ａには例えばハイレベルの信
号として＋５Ｖの電圧を印加し、ｎ本の磁気バブルメモ
リデバイス選択信号出力端子３２ａからはｎ本の２進数
信号を出力させ、それをデコード回路４０で解読するこ
とにより２のｎ乗個のＭＢＭ２１中の１個のＭＢＭ２１
を選択することによって、大容量の磁気バブルメモリ装
置を構成することができる。
また、第５図は第３図に示す磁気バブルメモリデバイス
制御回路（ＢＭＣ）３２を用いてＭＢＭ２１のｎ個以内
の小容量磁気バブルメモリ装置を構成した場合の要部ブ
ロック構成図であり、前述の図と同記号は同一要素とな
るのでその説明は省略する。同図においては、ＢＭＣ３
２の設けられたセレクト方式設定用信号入力端子３８ａ
を例えばローレベルの信号としてアース接地する。これ
によってｎ本の磁気バブルメモリデバイス選択信号出力
端子３２ａから出力される選択信号の性格が変化し（択
一的な非コード化信号となり）、各ＭＢＭ２１0〜２１
n-1を直接的に指定することができる。このような構成
によれば、小容量の磁気バブルメモリ装置では第４図に
示すデコード回路４０を不要とすることができる。
制御回路（ＢＭＣ）３２を用いてＭＢＭ２１のｎ個以内
の小容量磁気バブルメモリ装置を構成した場合の要部ブ
ロック構成図であり、前述の図と同記号は同一要素とな
るのでその説明は省略する。同図においては、ＢＭＣ３
２の設けられたセレクト方式設定用信号入力端子３８ａ
を例えばローレベルの信号としてアース接地する。これ
によってｎ本の磁気バブルメモリデバイス選択信号出力
端子３２ａから出力される選択信号の性格が変化し（択
一的な非コード化信号となり）、各ＭＢＭ２１0〜２１
n-1を直接的に指定することができる。このような構成
によれば、小容量の磁気バブルメモリ装置では第４図に
示すデコード回路４０を不要とすることができる。
なお、前述した第４図、第５図から理解されるように、
直接周辺回路２０は複数のＭＢＭ２１に共通に接続され
ているが、直接周辺回路２０を各ＭＢＭ２１毎に設けて
も同様の効果が得られるが、コストの面で前者の方が優
れている。
直接周辺回路２０は複数のＭＢＭ２１に共通に接続され
ているが、直接周辺回路２０を各ＭＢＭ２１毎に設けて
も同様の効果が得られるが、コストの面で前者の方が優
れている。
また、前述したセレクト方式設定用信号入力端子３８ａ
の電源オンまたはアース接地への切換は、ＭＢＭ２１の
数量に対応してＢＭＣ３２に切換手段を設けておき、Ｃ
ＰＵ１０からの指令または手動によって操作させても同
様の効果が得られることは勿論である。
の電源オンまたはアース接地への切換は、ＭＢＭ２１の
数量に対応してＢＭＣ３２に切換手段を設けておき、Ｃ
ＰＵ１０からの指令または手動によって操作させても同
様の効果が得られることは勿論である。
〔発明の効果〕 以上説明したように本発明は、磁気バブルメモリデバイ
ス制御回路に磁気バブルメモリデバイスのセレクト方式
設定端子を設けたことによって、小容量から大容量まで
の磁気バブルメモリ装置に最適な回路構成を選択できる
ので、広い使用範囲にわたって応用可能な磁気バブルメ
モリ駆動装置が得られるという極めて優れた効果を有す
る。
ス制御回路に磁気バブルメモリデバイスのセレクト方式
設定端子を設けたことによって、小容量から大容量まで
の磁気バブルメモリ装置に最適な回路構成を選択できる
ので、広い使用範囲にわたって応用可能な磁気バブルメ
モリ駆動装置が得られるという極めて優れた効果を有す
る。
第１図及び第２図は磁気バブルメモリ装置の一例を示す
要部ブロック構成図、第３図、第４図及び第５図は本発
明による磁気バブルメモリ装置の一例を示す要部ブロッ
ク構成図である。 １０……ホストコンピュータ（ＣＰＵ）、２０……直接
周辺回路、２１，２１0〜２１n-1……磁気バブルメモリ
デバイス（ＭＢＭ）、３０……間接周辺回路、３１……
ファンクションタイミング発生回路（ＦＴＧ）、３２…
…磁気バブルメモリデバイス制御回路（ＢＭＣ）、３２
ａ……磁気バブルメモリデバイス選択信号またはその出
力端子、３５……演算制御回路、３６……インターフェ
イス回路、３７……出力信号回路、３８……入力信号回
路、３８ａ……セレクト方式設定信号入力端子（選択信
号３２ａのモード設定入力端子）、４０……デコード回
路。
要部ブロック構成図、第３図、第４図及び第５図は本発
明による磁気バブルメモリ装置の一例を示す要部ブロッ
ク構成図である。 １０……ホストコンピュータ（ＣＰＵ）、２０……直接
周辺回路、２１，２１0〜２１n-1……磁気バブルメモリ
デバイス（ＭＢＭ）、３０……間接周辺回路、３１……
ファンクションタイミング発生回路（ＦＴＧ）、３２…
…磁気バブルメモリデバイス制御回路（ＢＭＣ）、３２
ａ……磁気バブルメモリデバイス選択信号またはその出
力端子、３５……演算制御回路、３６……インターフェ
イス回路、３７……出力信号回路、３８……入力信号回
路、３８ａ……セレクト方式設定信号入力端子（選択信
号３２ａのモード設定入力端子）、４０……デコード回
路。
Claims (1)
- 【請求項１】複数の磁気バブルメモリデバイス２１を駆
動するための磁気バブルメモリ駆動装置であって、上記
デバイスの各々を共通に駆動できる駆動回路２０と、該
駆動回路の動作を制御し上記複数のデバイスのうちの一
つのみを選択するための選択信号３２ａを出力する制御
回路３０と、上記選択信号のモード設定入力端子３８ａ
とを具備して成り、上記端子の入力レベルに応答して、
上記選択信号は２進コード化信号または択一的非コード
化信号のいずれか一方のモードに設定されることを特徴
とする磁気バブルメモリ駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2459783A JPH0646504B2 (ja) | 1983-02-18 | 1983-02-18 | 磁気バブルメモリ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2459783A JPH0646504B2 (ja) | 1983-02-18 | 1983-02-18 | 磁気バブルメモリ駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151381A JPS59151381A (ja) | 1984-08-29 |
| JPH0646504B2 true JPH0646504B2 (ja) | 1994-06-15 |
Family
ID=12142558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2459783A Expired - Lifetime JPH0646504B2 (ja) | 1983-02-18 | 1983-02-18 | 磁気バブルメモリ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646504B2 (ja) |
-
1983
- 1983-02-18 JP JP2459783A patent/JPH0646504B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59151381A (ja) | 1984-08-29 |
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