JPH0644698A

JPH0644698A - データ蓄積装置読出チャンネル用可変遅延回路

Info

Publication number: JPH0644698A
Application number: JP5125656A
Authority: JP
Inventors: Ee Matsuchison Rodonii; エー．マッチソンロドニー
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-06-22
Filing date: 1993-05-27
Publication date: 1994-02-18
Anticipated expiration: 2013-05-28
Also published as: US5867332A; JP2758344B2

Abstract

(57)【要約】【目的】遅延読み出しデータシングル・ショット（Ｄ
ＲＤＳＳ）回路として知られているデータ蓄積装置読出
チャンネル用可変遅延回路に関する。【構成】読出チャンネルは、読み出されているゾーン
のクロック周波数に対応するレベルの充電電流が供給さ
れる容量性インピーダンス４８を持つ可変発振器３０を
有している。電流複製回路５２が充電電流の複製となる
出力電流Ｉ_DRDSSを発生し、その関数としての出力レベ
ルＶ₃を供給する。その出力レベルはランプ信号Ｖ_RAMP
と比較され（５６）、それらが等しくなった時に、デー
タ蓄積装置から読み出された信号の遅延形態（ＤＲＤＳ
Ｓ出力）が発生される。ランプ信号は、可変発振器のも
の（４８）と実質的に一致する容量性インピーダンス６
２を持つランプ発生器５８により、発生され、それは信
号がデータ蓄積装置から読み出された時に充電される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ蓄積装置の読み
出しチャンネルに特別に適応された可変遅延回路に関
し、特に、データ蓄積装置における異なったゾーンから
のデータ信号に可変の遅延を与えるための遅延読出デー
タ用シングルショット（ｄｅｌａｙｅｄｒｅａｄｄａ
ｔａｓｉｎｇｌｅｓｈｏｔ，ＤＲＤＳＳ）回路に関
する。

【０００２】

【従来の技術】ハードディスク駆動装置の読み出しチャ
ンネルのような磁気媒体からのデータ読み出しにおいて
は、反復する予め定められた「ウインドウ」内における
フラックスの変化を検知することが従来普通に行われて
いる。そのウインドウ内にフラックスの変化があれば、
「１」が存在すると仮定され、フラックスの変化がなけ
れば、「０」であると仮定される。「１」および「０」
の連続は、一連の交番するフラックスの変化として記録
されている。すなわち、正方向（あるいは負方向）のフ
ラックス変化が「１」を表わすために記録され、フラッ
クスの無変化が「０」を表わす。通常、連続するフラッ
クス変化がいくつかの「０」によって分離されている場
合であれば、先行するフラックス変化に対し逆の極性で
あるフラックス変化が「１」を表わすために記録され
る。これは、検出されたフラックス変化を誤って解釈す
ることになりかねないビット間干渉、ノイズおよび位相
シフトを最小化するために実行される。例えば、連続す
るビットがそれぞれのビットセル（データセルとしても
引用される）を占有していると考えると、個別のビット
セル内で必要とされるフラックス変化が、後続のビット
セル内で検出されるように、十分にシフト、あるいは時
間遅延されることとなる。

【０００３】一般的に、データはセルフクロッキング
（ｓｅｌｆ−ｃｌｏｃｋｉｎｇ）・コードで記録されて
おり、それは、読み出し動作中に、適当な検出ウインド
ウを発生し、その間のフラックス変化が検知されるよう
にするウインドウ発生器を同期するために供給される。
標準的には、データ分離器が読み出しチャンネル中に設
けられて、磁気媒体から再生されるセルフクロッキング
・コードに固有の時間情報を復元し、そして、この時間
情報を用いて読み出しクロックを発生させる。この読み
出しクロックを発生し、かつ、この読み出しクロックと
媒体から読み出されたデータパルスとを分離、すなわ
ち、同期させるために、位相同期ループ（ＰＬＬ）を用
いることが通例である。その後、同期されたデータパル
スは前述したウインドウと比較され、ビットセル中に
「１」あるいは「０」のいずれが存在するかを決定す
る。

【０００４】しかしながら、データ分離器、すなわち、
同期器は、即時的には動作することができない。すなわ
ち、データ分離器のＰＬＬは、データパルスが蓄積媒体
から再生されると、それらのデータパルス中に通常存在
するシフトやジッターに即座に追従するように、実時間
で動作することはできない。その結果、精確にデータ分
離を実行するためには、すなわち、再生されたデータパ
ルスがあるビットセル中で発生されたウインドウ内に編
入されるか否かを決定するためには、データパルスをウ
インドウと比較する前に遅延させるのが通例である。換
言すれば、データパルスは、ウインドウを発生するＰＬ
Ｌに供給する前に、遅延される。典型的には、データパ
ルスに与えられる遅延は、ビットセルの１／２のオーダ
ーであり、この遅延を生成するために用いられる遅延回
路は、１／２セル遅延、先行処理（ａｎｔｉｃｉｐａｔ
ｏｒ）、可変ビットセル遅延、１／３セル遅延および遅
延読み出しデータ・シングルショット（ＤＲＤＳＳ）と
して、当業者により既に開示されている。この遅延回路
は、ここではＤＲＤＳＳ回路として引用されており、そ
れはそのより精確な記述であると考えられる。

【０００５】これまで、ＤＲＤＳＳ回路は固定遅延を示
していた。このことは、データパルスが記録されている
個別のトラックとは無関係に、データパルスを記録する
ために用いられている記録方式が一様かつ一定のデータ
クロックに基づいているので、何ら困難を呈することは
なかった。典型的には、データクロック周波数は、最内
側トラックにおける最大ビット密度でデータパルスを記
録するように、選択されていたし、そして、同じデータ
クロック周波数が最外側トラックにおけるデータパルス
を記録するために用いられているので、後者はより低い
ビット密度で記録されていた。ディスク媒体のための記
録密度を改善するために、いわゆる定ビット密度記録技
術が開発された。この技術においては、ディスク媒体は
いくつかのラディアル・ゾーンに分割され、各ゾーンは
他の全てのゾーンと実質的に同じビット密度を有するよ
うにされる。好適な具体例においては、データクロック
周波数は、半径方向外側に向けてゾーン毎に、増大され
る。そこで、最外側ゾーンに記録されるデータは、最内
側ゾーンに記録されるデータよりもより大きいクロック
周波数を示し、そして、これにより、ゾーン毎に同等の
ビット密度が維持される。

【０００６】

【発明が解決すべき課題】定ビット密度形式で記録され
たデータを再生する場合、ビットセルのサイズ、すなわ
ち、継続期間は最内側ゾーンに対するものよりも最外側
ゾーンに対して小さくなる。しかしながら、ＤＲＤＳＳ
回路によって再生データパルスに与えられる遅延が一定
に維持されるならば、この遅延は、より外側のゾーンか
ら再生されるデータパルスに対して大きくなり過ぎる
か、あるいは、より内側のゾーンから再生されるデータ
パルスに対して小さくなり過ぎることとなる。いずれの
事態においても、媒体に基因するデータパルスの位相シ
フトがデータ分離器ＰＬＬにおけるかなりの時間ジッタ
ーを発生させ、データエラーを引き起すこととなる。標
準的にデータ分離器に含まれている位相検出器は、再生
されたデータパルスが大きな位相シフトを受けるという
事態においては、ノイズの影響を受けやすくなる。

【０００７】データ分離器を、ゾーンビット記録におい
て異なったクロック周波数を用いるように適合させ、そ
して、それによって、異なった継続時間のビットセルを
形成するための一つの提案が、米国特許第４，８９４，
７３４号に開示されている。そこでは、再生されたデー
タパルスは、いくつかのタップを有する遅延線として形
成された先行処理器、すなわち、遅延回路に供給され
る。データパルスが復元される個別のゾーンに応じて、
先行処理器の対応するタップが選択され、遅延されたデ
ータパルスを供給する。しかしながら、この提案は、一
般的には、マルチタップの遅延線はまさに大きくて高価
であることから、十分なものではない。ディスク駆動装
置のサイズは世代の進展とともに小さくなってきている
ので、単純には、マルチタップの遅延線を用いうる余地
（あるいは、実際的な情況）はない。更に、この提案
は、あるゾーンから復元される実際のクロック周波数が
その名目上の周波数と異なる場合であっても、そのゾー
ンに対して固定の遅延を与えるようにしている。すなわ
ち、熱的影響、経時変化、ドリフトや他の磁気媒体の固
有の特性が、再生されたデータパルスのクロック周波数
を設計された周波数と異なる影響を受けたものに変化さ
せてしまう。結果として、実際のビットサイズは予期さ
れたものと異なり、そこで、個別のタップに与えられる
遅延がそのビットセルに対しては大き過ぎるか、あるい
は、小さ過ぎることとなる。

【０００８】したがって、本発明の目的は、上記した提
案の欠点および不利益を解消および回避し、記録媒体の
ようなデータ蓄積装置の異なったゾーンから再生された
データパルスに対して可変の遅延を与えるための改善さ
れたデータ蓄積装置読出チャンネル用可変遅延回路を提
供することである。本発明の他の目的は、集積回路とし
て容易に具体化することができ、かつ、データパルスが
再生されるゾーンのみならず、再生されたデータの実際
のクロック周波数に対して整合された遅延を供給するこ
とができるデータ蓄積装置読出チャンネル用可変遅延回
路を提供することである。

【０００９】本発明の更に他の目的は、上述のデータ蓄
積装置読出チャンネル用可変遅延回路と協働し、それに
より、ディスク駆動装置のエラーレートを容易かつ迅速
に決定することができるようにするウインドウ設定装置
（ｗｉｎｄｏｗｍａｒｇｉｎｉｎｇａｐｐａｒａｔ
ｕｓ）を提供することである。本発明のその他の種々の
目的、利点および特徴点は、後述する詳細な記載から容
易に明らかなものとなり、そして、新規な特徴点は特に
特許請求の範囲の項に指摘されている。

【００１０】

【課題を解決するための手段】本発明によれば、データ
蓄積装置読出チャンネル用可変遅延回路、特に、ＤＲＤ
ＳＳ回路が、データ蓄積装置の異なったゾーンにそれぞ
れ異なったクロック周波数で記録されている信号を読み
出すことができる読み出しチャンネルに使用するために
提供され、そこでは、その読み出しチャンネルが、読み
出されているゾーンのクロック周波数に対応するレベル
の充電電流が供給される容量性インピーダンスを有する
可変発振器に結合可能とされている（あるいは、有して
いる）。デュプリケータがその可変発振器に結合され
て、その充電電流の実質的に一致する複製である出力電
流を発生し、その出力電流の関数として出力レベルを供
給する。その出力レベルは、ランプ信号と比較され、ラ
ンプ信号がその出力レベルと実質的に等しくなると、デ
ータ蓄積装置から読み出された信号の遅延形態が発生さ
れる。ランプ信号は、可変発振器の容量性インピーダン
スに実質的に一致する容量性インピーダンスを有し、そ
して、データ蓄積装置から読み出された信号に応答して
トリガーされるランプ発生器によって、発生される。

【００１１】本発明の特色として、可変発振器およびラ
ンプ発生器はともに共通の集積回路として形成され、そ
して、各々における容量性インピーダンスはキャパシタ
により構成されている。他の特色として、可変発振器は
複数の抵抗器を持った単安定マルチバイブレータを有し
ており、そして、デュプリケータは出力電流が流れる基
準抵抗器を有しており、その基準抵抗器は単安定マルチ
バイブレータの抵抗器と整合させられる。利点として、
それらの単安定マルチバイブレータおよび基準抵抗器は
共通の集積回路中に形成される。

【００１２】本発明のこの特徴における更なる特色とし
て、デュプリケータはカレントミラー回路を有してい
る。更に他の特色として、フリップフロップ回路のよう
な双安定回路が、データ蓄積装置から信号が読み出され
ると、第１の状態にトリガーされ、そして、ランプ信号
が出力レベルに実質的に等しくなると、その読み出され
た信号の遅延形態を発生する第２の状態にトリガーされ
る。

【００１３】本発明のもう一つの特徴としては、ＤＲＤ
ＳＳ回路がウインドウ設定装置と協働させられ、それ
は、ウインドウ継続期間内において、ゾーンビットが記
録されているデータ蓄積装置から再生されたデータパル
スが生じたことを検出する。ＤＲＤＳＳ回路によって生
成された遅延データパルスがウインドウパルス発生器を
トリガーし、それは、再生されたデータパルスが検出用
ウインドウ内に発生したか否かを検出するための検出器
にウインドウパルスを供給する。そのウインドウ設定の
特徴を有効にするため、再生されたデータパルスが可変
遅延手段によりその検出器に供給され、その可変遅延手
段は、再生されたデータパルス中に存在する位相エラー
が遅延されたデータパルスをウインドウの外に落し込む
ような方向に、検出用ウインドウに関連するデータパル
スをシフトするように意図された遅延を与える。

【００１４】

【実施例】図面、特に図１を参照すれば、ハード磁気デ
ィスク１０のような記録媒体上に記録されたデータを復
元するために用いられる典型的な読み出しチャンネルが
例示されている。図１には、一個のディスクの一面のみ
が例示されているが、実際の実施例においては、ディス
ク駆動装置はそれぞれがその上にデータを記録している
面を有しているいくつかのディスクを備えていることが
認識されるであろう。データはディスク１０の面上にわ
たって駆動されるヘッド１２によって再生され、そのヘ
ッドは当業者に既知の回転式アクチュエータのようなア
クチュエータ１４により所望のトラックに位置決めされ
る。上述した実際の実施例においては、アクチュエータ
は一群の（ｓｔａｃｋ）支持アームからなり、それらに
（ヘッド１２と同様な）個別のヘッドが固定されてお
り、各ヘッドは各ディスク面と協働してその面上のデー
タを書き込みあるいは読み出す。全てのヘッドが同時に
位置決めされるが、スタック中の１個のヘッドが作動さ
れて、書き込みあるいは読み出し動作を実行する。

【００１５】ヘッド１２は読み出しチャンネルに結合さ
れており、それはリードアンプ１６、復調器（ｑｕａｌ
ｉｆｉｅｒ）１８、データ分離器２０およびデコーダ２
２とから構成されるものとして例示されている。ヘッド
１２により再生されたデータパルスは「生の」データと
して参照され、この生データはリードアンプ１６によっ
てデータを容易に検出しうるレベルにまで増幅される。
図２（Ａ）は、そのヘッド増幅器により生成される増幅
された生データの波形表示である。

【００１６】リードアンプ１６からの増幅された生デー
タは復調器１８に結合され、それは生データ中の正およ
び負のピークを検出するように動作する。生データ、特
にその中のピークは、「１」を記録するときに発生され
るフラックス変化を表わしていることが明らかである。
典型的なものとして、連続するフラックス変化には、そ
れらが無変化の期間により分離されていても、逆極性の
転移が与えられる。各フラックス変化はフラックスセル
の継続期間を占有し、そのセルは、理解を容易にするた
め、実質的にビットセルの継続期間に等しいものとして
考えることとする。そこで、図２（Ａ）に示されている
増幅された生データは、二進表示〔１１０００１０００
１０００１１０１〕として表現することができる。復調
器はフラックス変化を検出するように構成されており、
そこで、「１」あるいは「０」のいずれが再生されてい
るかを決定する。復調器の各種の具体例は当業者に既知
であり、ピーク検出器を含むこともできる。ここに記載
されている実施例においては、復調器１８は、そこに供
給される増幅された生データにおける検出された正ある
いは負のピークに応答して、出力パルスを発生するよう
に構成されている。図２（Ｂ）は、生データのピーク検
出に応答して、復調器１８により発生されるパルスの波
形表示である。

【００１７】復調器１８の出力はデータ分離器に結合さ
れている。データ分離器もまたデータ同期器として当業
者に既知であり、復調器１８によって発生されたパルス
を同期、あるいは、再クロックをかけるように構成され
ており、それによって、ビットセル内で予め定められた
継続時間の同期されたパルスを発生する。図２（Ｃ）
は、記録媒体１０から復元され、分離すなわち同期化さ
れたデータの波形表示である。典型的には、データ分離
器は位相同期ループを有しており、それは（図２（Ｂ）
に示されているような）復調されたデータパルスに含ま
れているタイミング情報を復元し、かつ、ビットセルの
継続期間中に「１」あるいは「０」のいずれが存在する
かを決定するように動作する。勿論、ビットセルの継続
期間は復元されるタイミング情報の関数となる。

【００１８】データ分離器２０の出力、すなわち、図２
（Ｃ）に示されている同期化されたパルスは、デコーダ
２２に結合され、そこで、通常の１．７コードのような
記録目的に用いられたコードが復号化される。通常の
「１」および「０」形式に復号されたデータは、デコー
ダ２２から更に他の装置、例えば、ディスク駆動装置と
ともに用いられるコンピュータシステムに供給される。

【００１９】データが、データ蓄積用ディスク１０上
で、定ビット密度記録に従って異なったゾーンに記録さ
れている場合、データの書き込みおよび読み出しの双方
に対して用いられるクロック周波数は、ヘッド１２がゾ
ーンからゾーンへ移動するに伴って、調整されなければ
ならない。書込および読出データクロックは、図３に示
されているタイプの周波数シンセサイザによって発生さ
れる。ここに、その周波数シンセサイザは、可変発振器
３０を組み込んだ位相同期ループを有しており、その発
振周波数がデータ蓄積用ディスク１０に書き込まれ、あ
るいは、そこから読み出されるデータと組み合わされる
クロック周波数を設定する。可変発振器は好ましくは電
圧制御型発振器（ＶＣＯ）であり、その発振周波数は、
位相同期ループの動作に加えて、後述するマイクロプロ
セッサ４２によって、決定される。

【００２０】位相同期ループは、通常のＰＬＬとして示
されており、それは、ＶＣＯ３０、周波数分割器３２、
比較器３４、チャージポンプ３８およびフィルタ４０が
ループ内に内部結合されて構成される。比較器３４は、
そこに供給される各信号の周波数と位相を比較するよう
に設計されており、その一方の入力が周波数分割器３２
に結合されてＶＣＯ３０からの繰返し信号を受け取り、
かつ、もう一つの入力が基準発振器３６により発生され
る基準繰返し信号を受け取るように結合されている。好
ましくは、安定な繰返し信号を供給するために、発振器
３６は水晶発振器とされる。

【００２１】比較器３４の出力は、ＶＣＯ３０の発振周
波数と基準発振器３６の周波数との間の誤差を表わすよ
うに設計される。こうして、基準信号とＶＣＯ３０によ
り設定されたクロック周波数との間の周波数および位相
の誤差が、比較器３４により、発生される。その比較器
はチャージポンプ３８に結合されて、フィルタ４０を充
放電するように動作し、そのフィルタ出力はＶＣＯ３０
に結合され、ＶＣＯに制御電圧を供給するように構成さ
れている。チャージポンプが変化すると、制御電圧も変
化することとなる。ＶＣＯ３０はその制御電圧の変化に
応答し、そこから出力されるクロック周波数を調整す
る。こうして、ＶＣＯが基準発振器３６から比較器３４
に供給される基準信号と同じ周波数および位相で動作す
るならば、一定の制御電圧がＶＣＯに供給され、一定の
発振周波数を確保することとなる。

【００２２】マイクロプロセッサ４２がＶＣＯ３０に結
合されており、「コアース（ｃｏａｒｓｅ）」制御とし
て作動するゾーン識別信号をＶＣＯに供給するように設
定されている。マイクロプロセッサは、また、周波数分
割器３２に分周比を供給しており、この分周比はヘッド
１２によりアクセスされている特定のゾーンが変化する
につれて変化する。周波数分割器３２が１／Ｎの周波数
分割器であるものとすれば、マイクロプロセッサ４２
は、そこに値Ｎを供給する。こうして、ＶＣＯ３０の発
振周波数がマイクロプロセッサ４２から出力されるゾー
ン識別電圧に応答して変化する時に、分周比Ｎが同様に
変化するということは、クロック周波数が変化しても、
比較器３４に供給される発振信号の周波数は一定に保た
れるということを意味する。この点に関し、比較器３４
に供給される繰返し信号の周波数を整合させるために、
分周比Ｍが分周比Ｎと連動されており、マイクロプロセ
ッサ４２から周波数分割器３７に供給される。

【００２３】一様な安定動作の下では、フィルタ４０か
らＶＣＯ３０に供給される制御電圧は、定格基準レベル
に実質的に等しくなることが理解される。数値例として
は、この基準レベルは約２．７Ｖのオーダーとなる。比
較器４４がフィルタ４０に結合されており、ＶＣＯ３０
に供給される制御電圧と、適当な電源による基準電圧４
６として供給されている上記定格基準電圧レベルとを比
較するように構成されている。比較器４４の出力はマイ
クロプロセッサ４２に結合されて、ある時間周期におい
て、この基準電圧からのＶＣＯ制御電圧の偏差の指示を
マイクロプロセッサに供給するように設計されている。
ランダムな偏差が予想されるが、長期にわたる偏差はそ
うではない。マイクロプロセッサ４２は、そのような長
期間偏差を決定し、必要ならば、ＶＣＯ３０に供給され
るコアース制御信号を修正するように機能する。すなわ
ち、ＶＣＯに供給されるゾーン識別電圧がそのような長
期間偏差の関数として調整されることとなる。それにも
かかわらず、所望により、比較器４４は省略することが
できる。

【００２４】図３に示されている周波数シンセサイザの
動作は当業者に既知である。簡単には、特定のゾーンか
らのデータ読み出し動作の間、ＶＣＯ３０のコアース発
振周波数がマイクロプロセッサ４２により設定され、そ
のゾーンに関連するクロック周波数に名目上等しくされ
る。マイクロプロセッサは、また、周波数分割器３２お
よび３７の分周比ＮおよびＭを設定し、それにより、そ
れらの周波数分割器も読み出されているゾーンに整合さ
れる。そこで、復調器１８により発生され、図２（Ｂ）
に示されているデータパルスのような、データ蓄積用デ
ィスク１０から再生されたデータパルスが、（図１およ
び図３に示されている）データ分離器２０に供給され
る。ＶＣＯ３０により発生されるクロック信号も同様に
データ分離器に供給される。データ分離器は位相同期ル
ープを有しており、そこで、ＶＣＯにより発生される読
出用クロック信号と、データ蓄積用ディスクから再生さ
れるデータパルスとの間のいかなる位相偏差もデータ分
離器に利用されて、その内部の発振器を調整し、それに
よって、同期化されたデータパルスがデータ分離器２０
の出力に生成されることとなる。

【００２５】図４を参照すれば、データ同期化器２０に
用いられるＤＲＤＳＳ回路のブロック図が例示されてお
り、それは、データ蓄積用ディスク１０から読み出され
たデータパルスを、それらのデータが読み出される特定
のゾーンにより決定される量ほど遅延させる。そのＤＲ
ＤＳＳ回路は、デュプリケータ回路５２、基準電圧発生
器５４、比較器５６、ランプ発生回路５８および双安定
回路６４を有している。デュプリケータ５２は、図３に
示されている周波数シンセサイザに含まれている可変発
振器３０を通って流れる電流を複製するように構成され
ている。可変発振器の一実施例が以下により詳細に示さ
れており、そして、この回路が動作する周波数は、その
中のキャパシタのような容量性インピーダンス４８によ
り、また、その容量性インピーダンスに対する充電電流
源として作用する電流によって、決定されることが理解
されるであろう。この電流はＩ_VCOとして特定される。
容量性インピーダンス４８を構成するキャパシタは固定
されており、そして、可変発振器を通る電流Ｉ_VCOは発
振周波数の変化とともに変化する。上述したように、Ｖ
ＣＯ３０の発振周波数は、マイクロプロセッサ４２から
そこに供給されるゾーン識別電圧およびフィルタ４０に
より発生される制御電圧により、決定される。そこで、
発振器電流Ｉ_VCOは、それらゾーン識別電圧および制御
電圧が変化するとともに、変化することとなる。

【００２６】デュプリケータ５０は、カレントミラー回
路により具体化され、そして、後ほど言及されるが、発
振器電流Ｉ_VCOの実質的に一致する複製を供給するよう
に構成されている。この複製された電流Ｉ_DRDSSは、か
くして、発振器電流における変化を反映することとな
る。このカレントミラー回路は、ここでは抵抗器５４と
して示されている基準電圧発生器５４に結合されてい
る。複製された電流（ミラー電流、ｍｉｒｒｏｒｅｄ
ｃｕｒｒｅｎｔ）Ｉ_DRDSSが抵抗器５４を通って流れる
と、その両端に出力電圧Ｖ₃が発生され、そして、この
出力電圧はＶＣＯ３０の発振周波数を表わしていること
が理解される。こうして、異なったゾーンからデータパ
ルスが復元される時のように、発振周波数が変化する
と、出力電圧Ｖ ₃も同様な態様で変化することとなる。

【００２７】比較器５６は、抵抗器５４と、また、ラン
プ発生器５８にも結合されており、ランプ信号、すなわ
ち、ランプ発生器により発生されたランプ電圧Ｖ_RAMPを
抵抗器５４を横切って生じる出力電圧と比較するように
構成されている。ランプ発生器は、好ましくはキャパシ
タであって、その値がキャパシタ４８の値に整合されて
いる容量性インピーダンス６２を有している。一実施例
においては、キャパシタ４８および６２は同等であり、
そして、このことは、ＶＣＯ３０およびランプ発生器５
８を共通の集積回路中に製作することによって容易に実
現される。図６により詳細に示されているように、ラン
プ発生器はまた禁止回路を有しており、それは、例え
ば、データパルスがデータ蓄積用ディスク１０から再生
されない時に、キャパシタ６２が充電（あるいは、代わ
りに放電）されないようにそのキャパシタを短絡、ある
いは、分路するようにする。この禁止回路は、標準的に
は、データパルスがデータ蓄積用ディスクから読み出さ
れる時に発生されるＳＴＡＲＴ信号に応答して、不作動
に、あるいは他の状態に、されて、ランプ発生器５８が
作動される。作動されると、ランプ発生器は比較器５６
に後述するランプ電圧Ｖ_RAMPを供給することとなる。

【００２８】図４に例示されているように、ランプ発生
器５８には、動作電圧、あるいは、それに代えて、基準
電圧４６（図３）のような基準電圧が供給されており、
それからランプ電圧Ｖ_RAMPが発生される。上述したよう
に、ＶＣＯ３０にフィルタ４０により供給される制御電
圧は、名目上、この基準電圧に等しい。比較器５６は、
通常の電圧比較器でよく、ランプ電圧Ｖ_RAMPのレベルが
抵抗器５４に生じる出力電圧Ｖ₃のレベルと等しくなる
時に、出力パルスを発生するように構成されている。比
較器５６の出力は双安定回路６４にリセット信号として
供給され、そこから遅延されたデータパルスが発生され
る。双安定回路６４が簡単なセット／リセット型フリッ
プフロップ回路であれば、そのセット入力は、復調器１
８により発生され、かつ、図２（Ｂ）に示されているデ
ータパルスのような、データ蓄積用ディスク１０から復
元されるデータパルスを供給されるように設計されてお
り、また、そのＱ出力はＤＲＤＳＳ出力として用いら
れ、そこから遅延されたデータパルスが導出される。更
に、Ｑ出力は、ＮＯＲゲート６６を経て、ランプ発生器
５８の禁止回路に結合されており、そこに上述したＳＴ
ＡＲＴ信号を供給する。ＮＯＲゲート６６のもう一つの
入力は、データ蓄積用ディスクから復元されるデータパ
ルスを受け取るように接続されている。

【００２９】ＶＣＯ３０およびランプ発生器５８の回路
例を説明する前に、図４に示されているＤＲＤＳＳ回路
の動作態様について、図５（Ａ）〜（Ｄ）に示されてい
る波形図を参照しつつ、簡単に説明する。ＶＣＯ３０
は、マイクロプロセッサ４２（図３）から出力されるゾ
ーン識別電圧によって、名目的に決定される周波数の読
出クロック信号を発生するように動作する。ＶＣＯ３０
を含む位相同期ループは、ＶＣＯ３０により発生される
クロック周波数がデータ蓄積用ディスク１０から復元さ
れるデータパルスに固有のタイミング情報に同期化され
るという標準的な態様で動作していると仮定する。とす
れば、フィルタ４０によりＶＣＯに供給される制御電圧
は、必要なときに、発振周波数を調整するように作用す
ることとなる。ＶＣＯ電流Ｉ_VCOがキャパシタ４８の充
電を制御し、また、読出クロック周波数を精確に表示す
る。このＶＣＯ電流Ｉ_VCOは、カレントミラー回路５２
によって複製され、複製された電流（ミラー電流、ｍｉ
ｒｒｏｒｅｄｃｕｒｒｅｎｔ）Ｉ_DRDSSを抵抗器５４
に供給する。したがって、図５（Ｂ）に破線により示さ
れている出力電圧Ｖ₃は、読出クロック周波数の精確な
指示となる。異なったゾーンからデータが読み出される
時のように、この読出クロック周波数が変化すると、出
力電圧Ｖ₃が対応して変化する。

【００３０】最初は、ランプ発生器５８が禁止されてい
ると仮定する。更に、図５（Ａ）に示されているよう
に、時間ｔ₀において、データパルスがディスク１０か
ら読み出されると仮定する。このデータパルスは、フリ
ップフロップ回路６４のセット入力、そして、ＮＯＲゲ
ート６６にも供給される。したがって、ＳＴＡＲＴ信号
がＮＯＲゲートを経てランプ発生器５８に供給され、そ
こで、図５（Ｂ）に示されているランプ電圧Ｖ_RAMPをラ
ンプ発生器から発生させる。ここでは、ランプ電圧は下
降する電圧と仮定しているが、その代わりに、必要なら
ば、ランプ電圧は上昇する電圧でもよいことは明らかで
ある。また、フリップフロップ回路６４は、図５（Ｄ）
に示されているように、時間ｔ₀において、データ蓄積
用ディスクから読み出されたパルスに応答してセットさ
れる。

【００３１】ランプ電圧Ｖ_RAMPのレベルが出力電圧レベ
ルＶ₃に達すると、比較器５６は、図５（Ｃ）に示され
ている時間ｔ₁において発生されるパルスのように、出
力パルスを発生する。この出力パルスが、図５（Ｄ）に
示すように、フリップフロップ回路６４をリセットし、
そして、フリップフロップ回路のＱ出力に生じる信号の
負方向転移、すなわち、立下りエッジが、遅延されたデ
ータパルスとして用いられる。フリップフロップ回路が
リセットされると、ＮＯＲゲート６６はランプ発生器５
８に禁止信号を供給し、それにより、図５（Ｂ）に示さ
れているように、ランプ電圧Ｖ_RAMPを当初の値にリセッ
トする。

【００３２】図６を参照すれば、ＶＣＯ３０、カレント
ミラー回路５２およびランプ発生器５８の実施例の概略
構成が例示されている。ＶＣＯ３０は、クロス接続され
たトランジスタの対７２，７４および７６，７８を有す
る単安定マルチバイブレータとして例示されている。そ
れらのトランジスタはバイポーラ・トランジスタとして
例示されているが、必要ならばＭＯＳ装置でもよいこと
は明らかである。

【００３３】クロス接続されたトランジスタ７２および
７６のエミッタ回路がキャパシタ４８に接続されてい
る。また、それらエミッタ回路の各々は、それぞれ、電
流源トランジスタ８６および８８に結合されており、そ
れらのトランジスタはフィルタ４０により発生される制
御電圧を受け取るように構成された共通接続されたベー
ス電極を有している。トランジスタ８６および８８のエ
ミッタ回路は、それぞれのエミッタ抵抗器９０および９
４を経て、共通接続点に接続されている。

【００３４】クロス接続されたトランジスタ７２および
７６のコレクタ回路は、コレクタ抵抗８０および８２を
経て、適当な動作電位源（図示せず）に結合されてい
る。クロス接続されたトランジスタ７４および７８は、
それらのベース−コレクタ回路がそれぞれトランジスタ
７２および７６と共通に接続されていて、電流源トラン
ジスタ８４に接続されたエミッタ電極を有しており、そ
のトランジスタ８４のエミッタは、抵抗器９２を経て、
上記した共通接続点に結合されている。この共通接続点
はカレントミラー回路５２に結合されており、それは、
ベース−エミッタ回路が並列接続されたトランジスタ９
６および９８により例示されており、そして、トランジ
スタ９６はダイオード構成に接続されている。トランジ
スタ９８のコレクタ−エミッタ回路は抵抗器５４に結合
されており、そして、その抵抗器は上記した動作電位源
に接続されている。トランジスタ９８のコレクタは、ま
た、比較器５６の一方の入力にも結合されている。

【００３５】ランプ発生器５８は、トランジスタ１００
のコレクタ−エミッタ回路を経て、抵抗器１０８に直列
に接続されているキャパシタ６２を有している。フィル
タ４０によりＶＣＯ３０に供給されている制御電圧が、
また、バッファおよびフィルタ１０２を経てトランジス
タ１００のベース電極に結合されている。このトランジ
スタのエミッタ電極は、抵抗器１０８とバッファおよび
フィルタ１０４を経て、カレントミラー回路５２へ結合
されている上述した共通接続点に接続されている。

【００３６】ランプ発生器５８のキャパシタ６２は禁止
回路１０６に並列接続されており、その禁止回路には、
データ蓄積用ディスク１０からデータパルスが読み出さ
れる時に発生される上述したＳＴＡＲＴ信号が供給され
ている。図６に示されている実施例においては、エミッ
タ抵抗９０，９４および１０８の抵抗値は等しくされて
いる。これは、例示されている回路を共通の集積回路中
に製作することにより容易に実現される。すなわち、Ｖ
ＣＯ３０、カレントミラー回路５２およびランプ発生器
５８は集積回路として形成されている。

【００３７】更に、この実施例においては、抵抗器８０
および８２の抵抗値が等しくされており、この値は抵抗
器５４の１／２の抵抗値である。データパルスが再生さ
れるゾーンに整合するそのデータパルスの遅延、したが
って、そのゾーンに関連するクロック周波数、を供給す
るためには、ランプ発生器５８の時定数がＶＣＯ３０の
時定数に整合しなければならない。このことは、ＶＣＯ
とランプ発生器を共通の集積回路中に製作することによ
り、容易に実現される。更に、ＶＣＯの時定数、ランプ
発生器の時定数、ＶＣＯ電流Ｉ_VCOおよび出力電圧Ｖ₃
を決定するミラー電流Ｉ_DRDSSの間にある関係があるこ
とが明らかである。例えば、キャパシタ４８のキャパシ
タンスがキャパシタ６２のものに等しく（Ｃ₄₈＝
Ｃ₆₂）、かつ、抵抗器８０，８２および５４の抵抗値が
Ｒ₈₀＝Ｒ₈₂＝Ｒ₅₄／２で表わされるならば、ミラー電流
はＶＣＯ電流と等しくなる（Ｉ_DRDS _S＝Ｉ_VCO）。しか
しながら、Ｃ₆₂＝２Ｃ₄₈であれば、Ｉ_DRDSS＝Ｉ_VCO／
２となる。

【００３８】図６に例示されている回路において、トラ
ンジスタ８６を通って流れる電流Ｉ _CV1は、このトラン
ジスタのベースに印加される電圧により決定される。こ
の回路構成からみて同様に、トランジスタ８８を流れる
電流Ｉ_CV2も、この電圧により決定されることとなる。
集積回路構成により容易に実現できるように、トランジ
スタ８６および８８は実質的に同等なものであり、ま
た、抵抗器９０および９４も実質的に同等であることか
ら、Ｉ_CV1＝Ｉ_CV2となる。ここで、トランジスタ１０
０がトランジスタ８６および８８と整合し、かつ、抵抗
器１０８が抵抗器９０および９４の各々と等しいとすれ
ば、同じ制御電圧がトランジスタ１００に印加されてい
るのであるから、そこに流れる電流Ｉ_RAMPはトランジス
タ８６を通って、あるいは、トランジスタ８８を通って
流れる電流と等しくなる。すなわち、Ｉ_RAMP＝Ｉ_CV1＝
Ｉ_CV2となる。電流Ｉ_CV1およびＩ_CV2はキャパシタ４
８の充電電圧を設定し、電流Ｉ_RAMPはキャパシタ６２の
充電電流であることは明らかである。こうして、この例
においては、ＶＣＯ３０の充電電流がランプ発生器５８
の充電電流と等しくなる。より一般的に言えば、充電電
流は等しくなる必要はないが、それらは固定された関係
を示すことが必要である。

【００３９】上述のように、ＤＲＤＳＳ回路によりＶＣ
Ｏ３０の発振周波数に与える時間遅延を正しく整合さ
せ、それによって、データパルスが再生されるゾーンが
変化するに伴って再生されたデータパルスに与えられる
遅延を調整するためには、出力電圧Ｖ₃がＶＣＯの発振
周波数に整合していなければならない。ところで、ＶＣ
Ｏの発振周波数は、キャパシタ４８が充電し、そして、
放電するレートによって決定され、このレートΔＴは一
般的にはΔＴ＝ＣΔＴ／Ｉとして表わすことができる。
図６に示されているキャパシタ４８にこの一般式を適用
すると、そのキャパシタの発振周期は次のように表わさ
れる。：

【００４０】

【数１】

【００４１】上記の表現を一般的な充放電の式と比較す
れば、ΔＶ＝２×Ｉ_VCO×Ｒ₈₀であり、そして、発振の
完全な１サイクルΔＴに電流が一つの方向に流れ、他は
キャパシタ４８を通して流れることを示している。この
キャパシタ４８に生じる電圧変化ΔＶは、ＤＲＤＳＳ回
路の時間遅延を設定するランプ電圧Ｖ_RAMPにおける降下
に等しくなる。言い換えれば、ランプ電圧Ｖ_RAMPの当初
の電圧レベルが動作電圧（Ｖ_CCとして指示することがで
きる）に等しいと仮定すれば、図５（Ｂ）に示されてい
るように、このランプ電圧が量ΔＶほど変化すると、こ
の変化が生じる時間継続期間はＶＣＯ３０の発振周波数
に整合することとなる。これは、Ｉ_CV1＝Ｉ_CV2＝Ｉ
_RAMPであり、かつ、キャパシタ４８および６２が整合し
ているためである。

【００４２】ここで、Ｖ_RAMPが量ΔＶほど減少した時点
を決定するために、それは出力電圧Ｖ₃に比較され、Ｖ
₃＝Ｖ_CC−ΔＶとされる。したがって、ΔＶ＝Ｉ_DRDSS
Ｒ₅₄となり、そして、上述の検討から、ΔＶ＝２Ｉ_VCO
Ｒ₈₀となる。カレントミラー回路５２がＩ_DRDSS＝Ｉ
_VCOを設定するので、Ｒ₈₀＝Ｒ₅₄／２となり、また、Ｖ
ＣＯ３０を構成する単安定マルチバイブレータのコレク
タ抵抗は等しいので、Ｒ ₈₀＝Ｒ₈₂＝Ｒ₅₄／２となる。

【００４３】キャパシタ４８に対する充電電流Ｉ_CV1は
トランジスタ８６に供給される制御電圧とトランジスタ
８４のベースに供給される電圧との間の電圧差に依存す
ることが認識されるであろう。簡単化のために、ここで
は、トランジスタ８４のベースに接地電位が供給され、
そこで、充電電流Ｉ_CV1が制御電圧の関数となると仮定
されている。更に、この制御電圧は、例えばフィルタ４
０により発生される制御電圧と、図３に示されているマ
イクロプロセッサ４２から導出されるゾーン識別電圧と
の合成であると仮定されている。こうして、ＶＣＯの発
振周波数が異なったゾーンに対して設定されると、充電
電流Ｉ_CV1の値、したがって、ＶＣＯ電流Ｉ_VCOの値が
対応して調整される。この電流値が変化すると、ミラー
電流Ｉ_DR _DSSが同様に変化する。加えて、ランプ発生器
５８を通る電流Ｉ_RAMPもまた変化し、これが、図５
（Ｂ）に示されているランプ信号の傾斜を変化させる。
その結果、ＤＲＤＳＳ回路により与えられる遅延が調整
可能となり、そして、可変発振器３０の発振周波数に整
合されることとなる。

【００４４】以上のことから、キャパシタ６２の放電が
終了する電圧は出力電圧Ｖ₃によって設定されており、
そして、これはキャパシタ４８の両端の発振電圧のピー
ク対ピーク値ΔＶに整合していることが理解される。ま
た、キャパシタ４８および６２は整合しており（一例と
してはＣ₄₈＝Ｃ₆₂、また、他の例としてはＣ₄₈＝２
Ｃ ₆₂）、そして、キャパシタ４８に対する充電電流Ｉ
_CV1がキャパシタ６２の充電電流Ｉ_RAMPに整合している
ことが理解される。かくして、ＤＲＤＳＳ回路の時間遅
延は、ＶＣＯ３０の発振周波数に精確に整合し、かつ、
精密に追従することとなる。この発振周波数は、読出ク
ロックレートおよびビットセル継続期間を定義する。そ
こで、異なったゾーンからデータパルスが再生される時
のように、読出クロックレートが変化すると、読み出し
パルスに与えられる遅延は、読出クロックレートにおけ
るこの変化に整合するように調整される。

【００４５】本発明は、データ読み出し動作だけでな
く、ウインドウ設定（ｗｉｎｄｏｗｍａｒｇｉｎｉｎ
ｇ）動作においても、特に有益である。当業者に既知で
あるように、ウインドウ作成とは、データ蓄積装置、特
に磁気ディスク駆動装置のエラーレートを予測する技術
である。典型的には、そして、先に詳細に仮定し、論じ
たように、データ蓄積用ディスク１０から再生されたデ
ータパルスは、予め定められたウインドウ内のその値を
検査することにより判別される。この方法により、
「１」および「０」を判別することができる。勿論、記
録媒体中の欠陥あるいはヘッド内または読み出しチャン
ネル内に存在するエラーがあれば、再生パルスは位相シ
フトを受け、それによりそれらのパルスの一部が検出用
ウインドウの外に発生することとなる。そのような誤っ
て検出される（あるいは未検出となる）パルスの数は、
少くとも部分的に、ディスク駆動装置のエラーレートを
確立することとなる。典型的には、１０^-10より悪いエ
ラーレートを有するディスク駆動装置は許容できないも
のである。ウインドウ設定は、このエラーレートを予測
するためのかなり簡単かつ効果的な技術を与えることが
できる。

【００４６】従来のウインドウ設定装置は、テストモー
ドの期間中再生されるデータパルスを、可変遅延回路を
介して読み出しチャンネル内のデータ分離器の通常のウ
インドウ検出器に供給する。典型的には、データパルス
が、位相シフトを引起こすビット間干渉の確率を高める
ように設計されたテストパターン中に記録される。可変
遅延回路が検出用ウインドウに関係する再生パルスの位
置をシフトするように構成されており、そして、これは
そのウインドウを狭くし、それにより、エラーの確率を
増大させる効果を有している。理想的には、データパル
スがウインドウの中央で再生されるが、可変遅延回路が
パルスの位置をウインドウの一方の端へシフトさせる。
勿論、この可変遅延回路により与えられる選定された遅
延が増加すると、パルスがウインドウ外へシフトする確
率が増加する。ディスク駆動装置の予測されるエラーレ
ートは、大きなエラー量が検出されないように、再生さ
れたパルスに与えられることとなる遅延量により、決定
される。その遅延量とエラーレートとの間には統計上あ
る関係があるが、この統計的関係は本発明を構成するも
のではない。

【００４７】典型的なウインドウ設定装置は、データが
一様かつ一定のクロックレートで記録されているディス
ク駆動装置のエラーレートを予測するように良好に動作
する。しかしながら、ゾーンビット記録が用いられる場
合は、この典型的なウインドウ設定装置は満足すべきも
のではなくなり、それは、検出用ウインドウは、再生さ
れるパルスのビットセルの実際の継続期間（すなわちク
ロックレート）に整合されることのない固定量（上述し
た１／３セル遅延、あるいは、先行処理器）により再生
されたパルスが遅延された後、そのパルスによりトリガ
ーされるためである。したがって、ウインドウ設定テス
トの間に異なったゾーンからパルスが再生されると、検
出用ウインドウはそのパルスに関して既にシフトされて
いることとなる。その結果、検出用ウインドウ内で固定
の１／３セル遅延により生成されるシフトが再生された
パルスに関して先行するものであるか、あるいは、遅延
するものであるかに依存して、過大な数のエラーが不正
に検出されたり、あるいは、その代わりに、過小な数の
エラーが検知されたりする。

【００４８】この問題は、ウインドウ設定のために、本
発明のＤＲＤＳＳ回路を用いることにより解消される。
本発明に用いられるウインドウ設定装置の一例が、図７
に例示されている。ここでは、ウインドウ設定動作の期
間にデータ蓄積用ディスク１０から再生されたパルス
は、ＤＲＤＳＳ回路１１０を経てウインドウ発生器１１
２に供給される。ウインドウ発生器は、図１および図３
に示されているデータ分離器２０に含まれている位相同
期ループを有しており、再生されたパルスの遅延形態が
ＤＲＤＳＳ回路１１０により供給されると、それに応答
して予め定められた継続期間の検出用ウインドウを発生
する。

【００４９】データ蓄積用ディスクから再生されたパル
スは、また、可変遅延回路１１４を経て、比較器１１６
に供給され、そこで、可変遅延されたパルスがウインド
ウ発生器１１２により発生された検出用ウインドウと比
較される。検出用ウインドウ内にその遅延されたパルス
が生じるならば、エラーは表示されない。しかし、遅延
されたパルスがこの検出用ウインドウの外に生じるとき
は、比較器１１６は出力エラー表示を発生する。

【００５０】比較器１１６は、ＤＲＤＳＳ回路１１０に
結合された第１の比較器１１８とウインドウ発生器１１
２とを有し、精確にパルスの判別を行うように、すなわ
ち、比較器１１８がデータ蓄積用ディスク１０から
「１」あるいは「０」のいずれが再生されているかを決
定するように構成されている。比較器１１６は、また、
ウインドウ発生器１１２および可変遅延回路１１４に結
合された第２の比較器１２０を有し、可変遅延されたパ
ルスを検出用ウインドウと比較するように構成されてい
る。第３の比較器１２２が比較器１１８および１２０に
結合されており、比較器１２０により行われる検出が比
較器１１８により行われる検出と同等であるか否かを決
定するように構成されている。これら二つの検出表示が
同等であれば、遅延回路１１４により遅延された時、再
生されたパルスは依然としてウインドウ発生器１１２に
より発生された検出用ウインドウ内に入ると結論され
る。しかし、これら二つの検出表示が等しくなければ、
比較器１２２によりエラー指示が供給される。図７の実
施例においては、比較器１１８，１２０および１２２の
各々は排他的ＯＲ回路として構成されている。

【００５１】データ蓄積用ディスクから「１」が再生さ
れておれば、比較器１１８は出力「０」を生じることと
なる。しかし、この再生された「１」に対して遅延回路
１１４により与えられる遅延のために、その遅延された
パルスが検出用ウインドウの外に生じると、比較器１２
０は出力「１」を発生することとなる。こうして、比較
器１２２は、比較器１１８から「０」を、また、比較器
１２０から「１」を供給され、そこで、出力エラー表示
として「１」を発生する。

【００５２】同様に、データ蓄積用ディスク１０から再
生される後続のビットセルが「０」を含むならば、比較
器１１８は出力「１」を生じる。しかし、遅延回路１１
４により与えられる遅延が、先行する「１」が当面の検
出用ウインドウ内に生じるために十分なほど遅延されて
しまうものであれば、比較器１２０は出力「０」を発生
する。そこで、比較器１２２は、比較器１１８から
「１」を、また、比較器１２０から「０」を受け取り、
それにより、「１」の出力エラー表示を発生することと
なる。かくして、比較器１１８は、比較器１２０の出力
が比較される基準を与えるものとして考えることができ
る。比較器１２０により発生される判別されたデータが
この基準に等しければ、エラー表示されない。しかし、
その判別されたデータが基準と異なれば、比較器１２２
は出力エラー表示を供給することとなる。

【００５３】図７に示されているウインドウ設定装置が
標準的な読み出し動作中の読み出しチャンネルに適用さ
れるならば、比較器１１８の出力はデータ蓄積用ディス
ク１０から再生された実際のエンコードされたデータの
反転形態を供給することとなる。上述したように、ウイ
ンドウ発生器１１２はデータ分離器２０の位相同期ルー
プを含んでいる。この位相同期ループはパルスが再生さ
れる特定のゾーンに対して整合されることとなり、より
高いクロークレートで記録されたデータを持つゾーンが
読み出される時には検出用ウインドウは継続期間を減少
され、そして、より低いクロックレートで記録されたデ
ータを持つゾーンが読み出される時には検出用ウインド
ウの継続期間は増加されることとなる。このことは、ウ
インドウ発生器の位相同期ループ中に含まれる可変発振
器の充電電流（例えば、ウインドウ発生器の可変発振器
に含まれる充電電流Ｉ_VCO）を、周波数シンセサイザに
含まれるＶＣＯ３０の充電電流に整合させることによ
り、容易に実現することができる。この充電電流の整合
は、（図６に示されている）カレントミラー回路５２と
同様なカレントミラー回路により、容易に達成される。
また、ウインドウ発生器の位相同期ループ内の可変発振
器は、好ましくは、図６に示されているＶＣＯ３０と同
じ構成のものである。

【００５４】ウインドウ設定装置の他の例が図８に例示
されており、それは図７の実施例に類似しており、そこ
では、排他的ＯＲ回路１１８および１２０がＤ型フリッ
プフロップ回路のようなクロック型フリップフロップ回
路２１８および２２０に置き換えられている。特に、デ
ータ、すなわち、フリップフロップ回路２１８のＤ入力
はＤＲＤＳＳ回路１１０に結合され、そのフリップフロ
ップ回路のクロック入力はウインドウ発生器１１２によ
り発生されるウインドウパルスを受け取るように結合さ
れている。同様に、フリップフロップ回路２２０のデー
タ入力は可変遅延回路１１４に結合され、このフリップ
フロップ回路のクロック入力はウインドウ発生器１１２
に結合されている。フリップフロップ回路２１８および
２２０の出力、すなわち、それらのＱ出力は、排他的Ｏ
Ｒ回路２２２に結合されており、それは実質的に上述し
た排他的ＯＲ回路１２２と同等なものでよい。

【００５５】当業者には知られているように、フリップ
フロップ回路２１８および２２０の各々は、そのクロッ
ク入力に供給されるウインドウパルスの転移、例えば負
方向への転移（すなわち、ウインドウパルスの後端）に
応答して、そのデータ入力に印加されている遅延された
パルスのレベルに依存して、そのＱ出力に「１」あるい
は「０」レベルを発生する。そこで、動作においては、
ＤＲＤＳＳ回路１１０によって生成される遅延されたパ
ルスがウインドウ発生器１１２により発生される検出用
ウインドウ内に落ち込むならば、フリップフロップ回路
２１８はそのＱ出力に「０」を生じるようにセットされ
る。しかし、データ蓄積用ディスク１０から再生される
パルスに対して可変遅延回路１１４により与えられる遅
延がこのパルスを遅延し、それが検出用ウインドウの外
に生じるようにするならば、フリップフロップ回路２２
０はリセットされたままとなり、「０」がそのＱ出力に
生じる。したがって、排他的ＯＲ回路２２２は、その各
入力に「１」および「０」を供給され、出力エラー表示
として「１」を発生することとなる。

【００５６】データ蓄積用ディスク１０から「０」が再
生され、かつ、可変遅延回路１１４により与えられる遅
延が先行する「１」を当面の検出用ウインドウ中にシフ
トするに十分なものであれば、同じエラー表示が発生さ
れることは明らかであろう。この事情においては、フリ
ップフロップ回路２１８がＤＲＤＳＳ回路１１０によっ
て発生される「０」によりリセットされ、そのＱ出力に
「０」を発生し、また、フリップフロップ回路２２０が
遅延された先行する「１」によってセットされ、そのＱ
出力に「１」を発生する。そこで、排他的ＯＲ回路２２
２が「１」の出力エラー表示を発生することとなる。

【００５７】こうして、フリップフロップ回路２１８
は、フリップフロップ回路２２０の出力が比較される基
準を供給するものとして考えることができる。図７の実
施例におけるように、フリップフロップ２２０により発
生される判別されたデータがこの基準と等しいならば、
エラー表示は与えられない。しかし、判別されたデータ
が基準と異なれば、出力エラー表示が排他的ＯＲ回路に
より発生される。

【００５８】ウインドウ設定装置の更に他の例が図９に
例示されており、それは、排他的ＯＲ回路２２２がセレ
クタ２２４に置き換っている以外は、図８に示されてい
る実施例と実質的に同じであることは明らかである。そ
のセレクタは、マルチプレクサ回路からなるものでよ
く、そして、例えばデコーダ２２（図１）に、フリップ
フロップ回路２１８のＱ出力に生じる同期化されて復元
されたデータ、あるいは、フリップフロップ回路２２０
のＱ出力に生じる「限界付けされた（ｍａｒｇｉｎｅ
ｄ）」データのいずれかを結合させる。好ましくは、セ
レクタの制御は、データ読み出し動作中、あるいは、ウ
インドウ設定動作中のいずれにおいてデータがデータ蓄
積用ディスクから読み出されているかに依存して、ユー
ザにより実行される。

【００５９】本発明は、特に好適な実施例を参照しつつ
開示され、説明されているが、本発明の精神と権利範囲
から離れることなく、各種の変形や修正が可能であるこ
とは当業者に容易に理解しうるところである。例えば、
ＶＣＯ３０およびランプ発生器５８に含まれる抵抗およ
びキャパシタの関係についての特定の数値例は変更する
ことができ、また、上述した特定の数値例に厳密にとら
われる必要はない。更に、図６には比較的簡単、かつ、
簡明で効果的な構成が示されているが、ＶＣＯ３０およ
びランプ発生器５８として他の回路構成を用いることが
できることは当業者に明らかである。更にまた、ここに
もＤＲＤＳＳ回路として説明された調整可能な遅延回路
は、磁気ディスク駆動装置とともに用いるために当初設
計されたが、この遅延回路は他の用途や応用も可能であ
り、また、この遅延回路はディスク駆動装置のみの用途
に限定されないことも明らかである。加えて、ＤＲＤＳ
Ｓ回路により与えられる遅延は、好ましくは、可変発振
器３０のクロックレートに整合されるが、ＤＲＤＳＳ回
路はタイミング情報を発生するように設計された他のク
ロック発生器、そのようなクロック発生器が図３に示さ
れているタイプの周波数シンセサイザに含まれているか
否かにかかわらず、それに整合されるようにしてもよい
ことは明らかである。特に、本発明はこの周波数シンセ
サイザにより、あるいは、それとの用途に限定されるも
のではない。

【００６０】それ故、特許請求の範囲は、ここに説明し
た特定の実施例と、これまで述べてきたそれらの修正
と、それらに等価なものとを含むものとして解釈される
べきものである。

【００６１】

【発明の効果】本発明によれば、データ蓄積装置の異な
ったゾーンから再生されたデータパルスに対して可変の
遅延を与えることのできる改善されたデータ蓄積装置読
出チャンネル用可変遅延回路、特にＤＲＤＳＳ回路が得
られる。さらに、集積回路として容易に具体化すること
ができ、かつ、データパルスが再生されるゾーンのみな
らず、再生されたデータの実際のクロック周波数に対し
て整合された遅延を供給することができるＤＲＤＳＳ回
路が得られ、また、そのＤＲＤＳＳ回路と協働し、それ
によりディスク駆動装置のエラーレートを容易かつ迅速
に決定することができるようにするウインドウ設定装置
を得られる。

【図面の簡単な説明】

【図１】ハードディスク駆動装置のような記録媒体から
再生されるデータを読み出すために用いられる読み出し
チャンネルを示す部分的な概観図および部分的なブロッ
ク図である。

【図２】読み出しチャンネルにおける種々の点に発生す
る信号の波形を示す波形図である。

【図３】ゾーンビット記録形式で記録されたデータを書
き込み、かつ、読み出すために用いることができる周波
数シンセサイザのブロック図である。

【図４】本発明の好適な実施例を示すブロック図であ
る。

【図５】図４の実施例の動作を説明するための波形図で
ある。

【図６】本発明によるＤＲＤＳＳ回路の一実施例を示す
回路図である。

【図７】本発明によるウインドウ設定装置の実施例を示
すブロック図である。

【図８】本発明によるウインドウ設定装置の他の実施例
を示すブロック図である。

【図９】本発明によるウインドウ設定装置の更に他の実
施例を示すブロック図である。

【符号の説明】

１０…ディスク１２…ヘッド１４…アクチュエータ１６…リードアンプ１８…復調器２０…データ分離器２２…デコーダ３０…ＶＣＯ３６…基準発振器３２，３７…周波数分割器３４，４４…比較器３８…チャージポンプ４０…フィルタ４２…マイクロプロセッサ４８，６２…キャパシタ５２…カレントミラー回路５６…比較器５８…ランプ発生器６４…フリップフロップ回路１１０…ＤＲＤＳＳ回路１１２…ウインドウ発生器１１４…遅延回路

Claims

【特許請求の範囲】

【請求項１】それぞれ異なったクロック周波数により
データ蓄積装置の異なったゾーンに記録されている信号
を読み出すことができる読出チャンネルに用いるデータ
蓄積装置読出チャンネル用可変遅延回路であって、該読
出チャンネルは読み出されているゾーンのクロック周波
数に対応するレベルのインピーダンス充電電流が供給さ
れる容量性インピーダンスを含む可変発振手段を有して
おり、該可変遅延回路は異なったゾーンから読み出され
る信号を異なった量だけ遅延させるように適合されてい
るものであり、そして、上記可変発振手段に結合されており、上記インピーダン
ス充電電流の実質的に一致した複製となる出力電流を発
生し、かつ、該出力電流の関数としての出力レベルを供
給するための複製手段と、上記可変発振手段の容量性インピーダンスに整合された
容量性インピーダンスを有し、そして、上記データ蓄積
装置から読み出された信号に応答して、ランプ信号を発
生するために該容量性インピーダンスの充電を開始する
ランプ発生手段と、上記ランプ信号が実質的に上記出力レベルに等しくなっ
た時に、上記データ蓄積装置から読み出された信号の遅
延された形態を発生するように、上記ランプ信号を上記
出力レベルと比較するための比較手段とを備えている可
変遅延回路。
【請求項２】請求項１に記載の可変遅延回路におい
て、複製手段がカレントミラー回路を有している可変遅
延回路。
【請求項３】請求項１に記載の可変遅延回路におい
て、可変発振手段中およびランプ発生手段中の容量性イ
ンピーダンスがキャパシタンス手段である可変遅延回
路。
【請求項４】請求項３に記載の可変遅延回路におい
て、可変発振手段およびランプ発生手段がともに共通の
集積回路中に形成されている可変遅延回路。
【請求項５】請求項１に記載の可変遅延回路におい
て、複製手段が出力電流に応答して基準出力レベルを発
生するための基準手段を有している可変遅延回路。
【請求項６】請求項５に記載の可変遅延回路におい
て、基準手段がランプ信号が比較される基準電圧を発生
するための基準抵抗器を有している可変遅延回路。
【請求項７】請求項６に記載の可変遅延回路におい
て、可変発振手段が抵抗器を含む単安定マルチバイブレ
ータ手段を有しており、かつ、基準抵抗器が該単安定マ
ルチバイブレータの抵抗器と整合されている可変遅延回
路。
【請求項８】請求項７に記載の可変遅延回路におい
て、単安定マルチバイブレータ手段および基準抵抗器が
共通の集積回路中に形成されている可変遅延回路。
【請求項９】請求項１に記載の可変遅延回路におい
て、比較手段が、データ蓄積装置から読み出された信号に応
答して第１の状態にトリガーされ、かつ、ランプ信号が
出力レベルに実質的に等しくなった時に第２の状態にト
リガーされる双安定手段を有しており、データ蓄積装置から読み出された信号の遅延された形態
が上記双安定手段を第２の状態にトリガーすることによ
り導出される可変遅延回路。
【請求項１０】ランプ発生手段に結合されており、か
つ、双安定手段が第２の状態にある時には、その中の容
量性インピーダンスが充電されることを禁止するための
禁止手段を更に備えている請求項９に記載の可変遅延回
路。
【請求項１１】ランプ発生手段に結合されて、その中
の容量性インピーダンスを充電するための基準電圧源
と、可変発振手段に結合されて、該可変発振手段の発振レー
トを制御するために基準電圧に名目上等しい制御電圧を
供給する制御電圧源と、上記制御電圧を変化させる手段とを更に備えている請求
項１に記載の可変遅延回路。
【請求項１２】ウインドウ期間内におけるゾーンビッ
ト記録されたデータ蓄積装置から再生されたデータパル
スの発生を検出するためのウインドウ設定装置であっ
て、上記データ蓄積装置から再生されたデータパルスを調整
可能な量だけ遅延させて、遅延データパルスを生成する
ためのデータ蓄積装置読出チャンネル用可変遅延回路で
あって、該遅延の量は上記データパルスが再生されるゾ
ーンによって決定されるものと、上記可変遅延回路と共通に結合されており、上記データ
蓄積装置から再生された上記データパルスを遅延させる
ための可変遅延手段と、上記可変遅延回路に結合されており、上記遅延データパ
ルスに応答して予め定められた期間のウインドウパルス
を発生するためのウインドウパルス発生手段と、そし
て、上記ウインドウパルス発生手段と上記可変遅延手段とに
結合されており、上記可変遅延手段により遅延されたデ
ータパルスが上記ウインドウパルス内に生じるか否かを
検出するための検出手段とを備えている装置。
【請求項１３】請求項１２に記載のウインドウ設定装
置において、検出手段が、可変遅延手段により遅延され
たデータパルスをウインドウパルスと比較するための第
１の比較手段と、遅延データパルスを上記ウインドウパ
ルスと比較するための第２の比較手段と、そして、上記
第１の比較手段の比較が上記第２の比較手段の比較と異
なる場合にエラー表示を発生するように上記第１および
第２の比較手段を比較するための第３の比較手段とを有
しているウインドウ設定装置。
【請求項１４】請求項１３に記載のウインドウ設定装
置において、各比較手段が排他的ＯＲ回路を有している
ウインドウ設定装置。
【請求項１５】請求項１２に記載のウインドウ設定装
置において、可変遅延手段は、データパルスをウインド
ウパルスに関し、再生されたデータパルス中の位相エラ
ーが該可変遅延手段によって遅延されたデータパルスを
該ウインドウパルスの外側に出るような方向に、シフト
させることを目的とした遅延を与えるウインドウ設定装
置。
【請求項１６】請求項１２に記載のウインドウ設定装
置において、ウインドウパルス発生手段は、ウインドウ
パルスおよび遅延データパルスが同期化されるタイミン
グを示すように、該遅延データパルスにより同期化され
る位相同期ループを有しているウインドウ設定装置。
【請求項１７】請求項１６に記載のウインドウ設定装
置において、位相同期ループは、データパルスが再生さ
れるデータ蓄積装置のゾーンにより決定される可変周波
数のクロック信号と、該クロック信号および遅延データ
パルスの間の位相差とを発生するための可変発振器を有
しているウインドウ設定装置。
【請求項１８】請求項１７に記載のウインドウ設定装
置において、可変発振手段は、容量性インピーダンスと、該容量性イ
ンピーダンスに充電電流を供給するための電流発生源と
を有しており、可変遅延回路は、上記可変発振手段の容量性インピーダ
ンスに整合されており、かつ、データパルスが再生され
たときに充電を開始する容量性インピーダンスと、該可
変遅延回路の容量性インピーダンスがしきい値まで充電
され、それに応答して遅延された出力を生成する時点を
検知する検知手段とを有しているウインドウ設定装置。
【請求項１９】請求項１８に記載のウインドウ設定装
置において、検知手段は、可変発振手段に結合されてお
り、電流発生手段により発生される電流に実質的に一致
した複製となる出力電流を発生するための複製手段と、
該複製手段に結合されており、該出力電流の関数として
該しきい値を発生するための抵抗出力とを有しているウ
インドウ設定装置。
【請求項２０】請求項１９に記載のウインドウ設定装
置において、可変遅延回路は、可変発振手段の容量性インピーダンス
に実質的に一致した容量性インピーダンスを有してお
り、データパルスが再生された時にランプ信号を発生す
るためのランプ発生手段を更に備えており、そして、検知手段は、上記ランプ信号をしきい値と比較して、上
記ランプ信号が該しきい値に実質的に等しくなった時に
遅延データパルスを発生する比較手段を更に有している
ウインドウ設定装置。
【請求項２１】請求項２０に記載のウインドウ設定装
置において、比較手段は、データパルスが再生された時
に第１の状態にトリガーされ、かつ、ランプ信号がしき
い値に実質的に等しくなった時に第２の状態にトリガー
される双安定手段を有しているウインドウ設定装置。
【請求項２２】請求項２１に記載のウインドウ設定装
置において、可変遅延回路は、ランプ発生手段に結合さ
れており、双安定手段が第２の状態にある時に該ランプ
発生手段中の容量性インピーダンスの充電を禁止するた
めの禁止手段を更に有しているウインドウ設定装置。
【請求項２３】請求項２０に記載のウインドウ設定装
置において、可変遅延回路の複製手段はミラーカレント
回路を有しているウインドウ設定装置。
【請求項２４】請求項２０に記載のウインドウ設定装
置において、可変発振手段およびランプ発生手段の容量
性インピーダンスの各々はキャパシタンス手段を有して
いるウインドウ設定装置。
【請求項２５】請求項２４に記載のウインドウ設定装
置において、可変発振手段およびランプ発生手段はとも
に共通の集積回路上に形成されているウインドウ設定装
置。
【請求項２６】請求項２０に記載のウインドウ設定装
置において、可変発振手段は抵抗器を含む単安定マルチバイブレータ
回路を有しており、検知手段の抵抗手段は上記単安定マルチバイブレータの
抵抗器に整合された基準抵抗器を有しているウインドウ
設定装置。
【請求項２７】請求項２６に記載のウインドウ設定装
置において、単安定マルチバイブレータ回路および基準
抵抗器はともに共通の集積回路上に形成されているウイ
ンドウ設定装置。