JPH0640112B2 - 電源電圧検出保持回路 - Google Patents
電源電圧検出保持回路Info
- Publication number
- JPH0640112B2 JPH0640112B2 JP61004788A JP478886A JPH0640112B2 JP H0640112 B2 JPH0640112 B2 JP H0640112B2 JP 61004788 A JP61004788 A JP 61004788A JP 478886 A JP478886 A JP 478886A JP H0640112 B2 JPH0640112 B2 JP H0640112B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- circuit
- detection
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、たとえばCMOS（相補性絶縁型）マイクロコン
ピュータ用集積回路に設けられ、電源電圧低下時とか電
源電圧投入時を検出してその状態を保持する電源電圧検
出保持回路に関する。
ピュータ用集積回路に設けられ、電源電圧低下時とか電
源電圧投入時を検出してその状態を保持する電源電圧検
出保持回路に関する。
マイクロコンピュータを高信頼性制御分野で使用する場
合、適応制御パラメータを記憶するためにマイクロコン
ピュータの非動作時にも主メモリであるRAM （ランダム
アクセスメモリ）の内容を保持するスタンバイ・モード
を備え、且つその保持内容の正当性を保証するためにス
タンバイ・モード期間中に使用電源の電圧が規定値以下
に低下することがあると、これを検出して記憶保持する
機能が重要になってくる。この機能をCMOS型マイクロコ
ンピュータ用集積回路に持たせる場合、CMOS型集積回路
の製造に際してプロセス上の欠陥の有無をそのスタンバ
イ電流の測定値によって検査をすることに対して悪影響
を与えないように工夫する必要がある。このような事情
に鑑みて本出願人によって既に特願昭６０−９１４１９
号により提案されている電源電圧低下検出回路を第２図
に示している。即ち、１は集積回路の電源電圧を拡散抵
抗ＲとＮチャネルエンハンスメント型MOS トランジスタ
Ｑとの直列回路により分圧するための電源分圧回路であ
り、この分圧回路１の出力端にCMOSインバータ２の入力
端が接続されており、このCMOSインバータ２の出力端が
CMOSフリップフロップ回路３のリセット入力端に接続さ
れており、前記ＮチャネルトランジスタＱのゲートに制
御用パッド４が接続されており、このパッド４に集積回
路スタンバイ電流測定時と集積回路使用時に応じて集積
回路外部からの制御信号入力により異なる電位が与えら
れるものである。これによって、集積回路スタンバイ電
流側定時には電源分圧回路１の電流をオフ状態に設定で
きるのでスタンバイ電流を支障なく測定でき、集積回路
使用時には電源分圧回路１を動作状態に設定しておくこ
とによって電源電圧の規定値以下の低下時を検出してフ
リップフロップ回路３により記憶保持することができ
る。
合、適応制御パラメータを記憶するためにマイクロコン
ピュータの非動作時にも主メモリであるRAM （ランダム
アクセスメモリ）の内容を保持するスタンバイ・モード
を備え、且つその保持内容の正当性を保証するためにス
タンバイ・モード期間中に使用電源の電圧が規定値以下
に低下することがあると、これを検出して記憶保持する
機能が重要になってくる。この機能をCMOS型マイクロコ
ンピュータ用集積回路に持たせる場合、CMOS型集積回路
の製造に際してプロセス上の欠陥の有無をそのスタンバ
イ電流の測定値によって検査をすることに対して悪影響
を与えないように工夫する必要がある。このような事情
に鑑みて本出願人によって既に特願昭６０−９１４１９
号により提案されている電源電圧低下検出回路を第２図
に示している。即ち、１は集積回路の電源電圧を拡散抵
抗ＲとＮチャネルエンハンスメント型MOS トランジスタ
Ｑとの直列回路により分圧するための電源分圧回路であ
り、この分圧回路１の出力端にCMOSインバータ２の入力
端が接続されており、このCMOSインバータ２の出力端が
CMOSフリップフロップ回路３のリセット入力端に接続さ
れており、前記ＮチャネルトランジスタＱのゲートに制
御用パッド４が接続されており、このパッド４に集積回
路スタンバイ電流測定時と集積回路使用時に応じて集積
回路外部からの制御信号入力により異なる電位が与えら
れるものである。これによって、集積回路スタンバイ電
流側定時には電源分圧回路１の電流をオフ状態に設定で
きるのでスタンバイ電流を支障なく測定でき、集積回路
使用時には電源分圧回路１を動作状態に設定しておくこ
とによって電源電圧の規定値以下の低下時を検出してフ
リップフロップ回路３により記憶保持することができ
る。
しかし、上記電源電圧低下検出回路によれば、電源分圧
回路１の電源電圧検出用トランジスタＱを集積回路スタ
ンバイ電流測定時にオフ状態にするために制御パッド４
の電位を集積回路外部からの制御信号入力により制御す
る必要があり、集積回路の使用方法が複雑になり、この
制御の仕方によっては外部端子数が増える場合が生じる
などの欠点があった。また、上記回路は、電源分圧回路
１、CMOSインバータ２、CMOSフリップフロップ回路３か
らなり、使用素子数が多い。
回路１の電源電圧検出用トランジスタＱを集積回路スタ
ンバイ電流測定時にオフ状態にするために制御パッド４
の電位を集積回路外部からの制御信号入力により制御す
る必要があり、集積回路の使用方法が複雑になり、この
制御の仕方によっては外部端子数が増える場合が生じる
などの欠点があった。また、上記回路は、電源分圧回路
１、CMOSインバータ２、CMOSフリップフロップ回路３か
らなり、使用素子数が多い。
本発明は上記の事情に鑑みてなされたもので、少数の回
路素子により電源電圧低下時あるいは電源電圧投入時を
検出して自己保持でき、電源電圧検出用トランジスタを
オフ状態に設定して保持したい場合に外部からの制御信
号入力を必要とせず、回路構成の簡略化を実現し得ると
共に使用方法の簡単化を図り得る電源電圧検出保持回路
を提供するものである。
路素子により電源電圧低下時あるいは電源電圧投入時を
検出して自己保持でき、電源電圧検出用トランジスタを
オフ状態に設定して保持したい場合に外部からの制御信
号入力を必要とせず、回路構成の簡略化を実現し得ると
共に使用方法の簡単化を図り得る電源電圧検出保持回路
を提供するものである。
本発明の電源電圧検出保持回路は、電源電圧を抵抗とＭ
ＯＳトランジスタとの直列接続により分圧する電源分圧
回路と、前記電源分圧回路の出力信号とセット信号とが
入力する第１のノア回路と、前記第１のノア回路の出力
信号とリセット信号とが入力する第２のノア回路と、前
記第２のノア回路の出力信号を反転して前記ＭＯＳトラ
ンジスタのゲートに与えるインバータとを備えている。
ＯＳトランジスタとの直列接続により分圧する電源分圧
回路と、前記電源分圧回路の出力信号とセット信号とが
入力する第１のノア回路と、前記第１のノア回路の出力
信号とリセット信号とが入力する第２のノア回路と、前
記第２のノア回路の出力信号を反転して前記ＭＯＳトラ
ンジスタのゲートに与えるインバータとを備えている。
本発明の電源電圧検出保持回路は、電源電圧を抵抗とＭ
ＯＳトランジスタとの直列接続により分圧する電源分圧
回路と、前記電源分圧回路の出力信号を反転する第１の
インバータと、前記第１のインバータの出力信号とリセ
ット信号とが入力するノア回路と、前記ノア回路の出力
信号を反転して前記ＭＯＳトランジスタのゲートに与え
る第２のインバータとを備えている。
ＯＳトランジスタとの直列接続により分圧する電源分圧
回路と、前記電源分圧回路の出力信号を反転する第１の
インバータと、前記第１のインバータの出力信号とリセ
ット信号とが入力するノア回路と、前記ノア回路の出力
信号を反転して前記ＭＯＳトランジスタのゲートに与え
る第２のインバータとを備えている。
したがって、前記トランジスタをオフ状態に設定して保
持したい場合に外部制御信号を必要とすることなく電源
電圧を規定値以下まで低下させるだけで簡単に実現で
き、その使用方法は簡単である。また、フィードバック
制御のための回路は少数の回路素子で実現可能であり、
全体として回路構成を簡略化することができる。
持したい場合に外部制御信号を必要とすることなく電源
電圧を規定値以下まで低下させるだけで簡単に実現で
き、その使用方法は簡単である。また、フィードバック
制御のための回路は少数の回路素子で実現可能であり、
全体として回路構成を簡略化することができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はたとえばCMOS集積回路に設けられた電源電圧低
下検出保持回路を示しており、１０は電源電圧ＶDDを拡
散抵抗ＲとＮチャネルエンハンスメント型MOS トランジ
スタＱとの直列回路により分圧するための電源分圧回路
であり、上記抵抗ＲとトランジスタＱとの接続点が出力
ノードＮとなっている。１１は二入力の第１のノア回路
であり、その一方の入力端に上記出力ノードＮが接続さ
れ、他方の入力端にセット入力が与えられるものであ
る。１２は二入力の第２のノア回路であり、その一方の
入力端に上記第１のノア回路１１の出力端が接続され、
他方の入力端にリセット入力が与えられるものである。
この第２のノア回路１２と前記トランジスタＱのゲート
との間にインバータ回路１３が接続されている。
下検出保持回路を示しており、１０は電源電圧ＶDDを拡
散抵抗ＲとＮチャネルエンハンスメント型MOS トランジ
スタＱとの直列回路により分圧するための電源分圧回路
であり、上記抵抗ＲとトランジスタＱとの接続点が出力
ノードＮとなっている。１１は二入力の第１のノア回路
であり、その一方の入力端に上記出力ノードＮが接続さ
れ、他方の入力端にセット入力が与えられるものであ
る。１２は二入力の第２のノア回路であり、その一方の
入力端に上記第１のノア回路１１の出力端が接続され、
他方の入力端にリセット入力が与えられるものである。
この第２のノア回路１２と前記トランジスタＱのゲート
との間にインバータ回路１３が接続されている。
上記回路において、通常動作時（電源電圧ＶDDが規定値
以上のとき）には、電源分圧回路１０に検出電流が流れ
ており、出力ノードＮの出力Ｑは“０”レベルであり、
セット入力は通常は“０”レベルであるので第１のノア
回路11の出力は“１”レベルであり、リセット入力のレ
ベル（通常は“０”）に拘らず第２のノア回路１２の出
力は“０”レベルであり、インバータ回路１３の出力は
“１”レベルであり、トランジスタＱはオン状態であ
り、この状態を回路自体で自己保持している。
以上のとき）には、電源分圧回路１０に検出電流が流れ
ており、出力ノードＮの出力Ｑは“０”レベルであり、
セット入力は通常は“０”レベルであるので第１のノア
回路11の出力は“１”レベルであり、リセット入力のレ
ベル（通常は“０”）に拘らず第２のノア回路１２の出
力は“０”レベルであり、インバータ回路１３の出力は
“１”レベルであり、トランジスタＱはオン状態であ
り、この状態を回路自体で自己保持している。
これに対して、電源電圧ＶDDが規定値より低下したと
き、出力ノードＮの出力Ｑは“１”レベルに変わるた
め、第１のノア回路１１の出力は“０”レベルになり、
リセット入力は通常は“０”レベルであるので第２のノ
ア回路１２の出力は“１”レベルになり、インバータ回
路１３の出力は“０”レベルになり、トランジスタＱは
オフ状態になり、この状態を回路自体が自己保持する。
き、出力ノードＮの出力Ｑは“１”レベルに変わるた
め、第１のノア回路１１の出力は“０”レベルになり、
リセット入力は通常は“０”レベルであるので第２のノ
ア回路１２の出力は“１”レベルになり、インバータ回
路１３の出力は“０”レベルになり、トランジスタＱは
オフ状態になり、この状態を回路自体が自己保持する。
なお、上記電源電圧低下検出保持状態を解除する場合に
は、リセット入力として“１”レベルを与えることによ
り第２のノア回路１２の出力が“０”、インバータ回路
１３が“１”になり、トランジスタＱがオン状態にな
る。
は、リセット入力として“１”レベルを与えることによ
り第２のノア回路１２の出力が“０”、インバータ回路
１３が“１”になり、トランジスタＱがオン状態にな
る。
上記したように電源電圧低下検出保持状態においては電
源電圧低下検出用トランジスタＱがオフ状態になるので
回路の消費電流は小さくなる。したがって、集積回路ス
タンバイ電流測定時には集積回路電源電圧を規定値より
低下させることにより自動的に上記トランジスタＱをオ
フ状態に設定でき、このトランジスタＱの電流に埋没さ
れない状態でスタンバイ電流を正確に測定することが可
能になる。
源電圧低下検出用トランジスタＱがオフ状態になるので
回路の消費電流は小さくなる。したがって、集積回路ス
タンバイ電流測定時には集積回路電源電圧を規定値より
低下させることにより自動的に上記トランジスタＱをオ
フ状態に設定でき、このトランジスタＱの電流に埋没さ
れない状態でスタンバイ電流を正確に測定することが可
能になる。
したがって、上記実施例によれば、電源電圧低下検出保
持回路は電源分圧回路１０、２個のノア回路１１，１２
および１個のインバータ回路１３からなるので使用素子
数が少なくて回路構成が簡略化されているにも拘らず、
電源分圧回路１０のトランジスタＱをオフ状態にするよ
うに使用する場合（つまり、本例では集積回路スタンバ
イ電流測定のための検査を行なう場合）に外部からの制
御信号入力を与える必要がなくなり、使用方法が簡単に
なっている。
持回路は電源分圧回路１０、２個のノア回路１１，１２
および１個のインバータ回路１３からなるので使用素子
数が少なくて回路構成が簡略化されているにも拘らず、
電源分圧回路１０のトランジスタＱをオフ状態にするよ
うに使用する場合（つまり、本例では集積回路スタンバ
イ電流測定のための検査を行なう場合）に外部からの制
御信号入力を与える必要がなくなり、使用方法が簡単に
なっている。
なお、電源電圧低下時を検出する場合のみに上記回路を
使用するのであれば、上記回路のセット入力は不要であ
って、第１のノア回路１１をインバータ回路により置き
換えればよい。しかし、上記回路によれば、電源電圧投
入時に出力ノードＮの出力Ｑが“１”レベル（セット状
態）を自己保持でき、リセット入力を“１”レベルにす
ることによって上記出力Ｑを“０”レベルに設定し、セ
ット入力を“１”レベルにすることによって出力Ｑを
“１”レベルに設定することができるので、上記回路は
パワーオンセット付きフリップフロップ回路をなしてお
り、電源電圧投入検出保持を行なう回路としても使用で
きる。また、上記出力Ｑを出力として使用すれば、上
記回路はパワーオンリセット付きフリップフロップ回路
をなす。
使用するのであれば、上記回路のセット入力は不要であ
って、第１のノア回路１１をインバータ回路により置き
換えればよい。しかし、上記回路によれば、電源電圧投
入時に出力ノードＮの出力Ｑが“１”レベル（セット状
態）を自己保持でき、リセット入力を“１”レベルにす
ることによって上記出力Ｑを“０”レベルに設定し、セ
ット入力を“１”レベルにすることによって出力Ｑを
“１”レベルに設定することができるので、上記回路は
パワーオンセット付きフリップフロップ回路をなしてお
り、電源電圧投入検出保持を行なう回路としても使用で
きる。また、上記出力Ｑを出力として使用すれば、上
記回路はパワーオンリセット付きフリップフロップ回路
をなす。
なお、本発明は上記実施例に限定されるものではなく、
要は電源分圧回路１０の出力信号により電源分圧回路１
０のトランジスタＱのゲート入力をフィードバック制御
して、電源電圧の低下あるいは投入を電源分圧回路１０
により検出した状態を自己保持するように制御するフィ
ードバック制御回路を設ければよく、その具体的構成は
種々の変形実施可能である。例えばCMOS集積回路に限ら
ず個別部品の組合せにより構成することも可能である。
また、電源分圧回路は、Ｐチャネルエンハンスメント型
MOS トランジスタと抵抗とにより構成してもよい。
要は電源分圧回路１０の出力信号により電源分圧回路１
０のトランジスタＱのゲート入力をフィードバック制御
して、電源電圧の低下あるいは投入を電源分圧回路１０
により検出した状態を自己保持するように制御するフィ
ードバック制御回路を設ければよく、その具体的構成は
種々の変形実施可能である。例えばCMOS集積回路に限ら
ず個別部品の組合せにより構成することも可能である。
また、電源分圧回路は、Ｐチャネルエンハンスメント型
MOS トランジスタと抵抗とにより構成してもよい。
上述したように本発明の電源電圧検出保持回路によれ
ば、少数の回路素子により電源電圧低下時あるいは電源
電圧投入時を検出して自己保持でき、電源電圧検出用ト
ランジスタをオフ状態にしたい場合に外部からの制御信
号入力を必要としないので、回路構成の簡略化を実現し
得ると共に使用方法の簡単化を図ることができる。した
がって、上記回路は特に高信頼性制御分野で使用される
CMOS集積回路に設けた場合、集積回路スタンバイ電流測
定のための検査時に電源電圧を低下させるだけで前記電
源電圧検出用トランジスタをオフ状態にして自己保持さ
せることができるので好適である。
ば、少数の回路素子により電源電圧低下時あるいは電源
電圧投入時を検出して自己保持でき、電源電圧検出用ト
ランジスタをオフ状態にしたい場合に外部からの制御信
号入力を必要としないので、回路構成の簡略化を実現し
得ると共に使用方法の簡単化を図ることができる。した
がって、上記回路は特に高信頼性制御分野で使用される
CMOS集積回路に設けた場合、集積回路スタンバイ電流測
定のための検査時に電源電圧を低下させるだけで前記電
源電圧検出用トランジスタをオフ状態にして自己保持さ
せることができるので好適である。
第１図は本発明の電源電圧検出保持回路の一実施例を示
す回路図、第２図は従来の電源電圧低下検出回路を示す
回路図である。 １０……電源分圧回路、Ｒ……抵抗、Ｑ……Ｎチャネル
エンハンスメント型MOS トランジスタ、11，１２……ノ
ア回路、１３……インバータ回路。
す回路図、第２図は従来の電源電圧低下検出回路を示す
回路図である。 １０……電源分圧回路、Ｒ……抵抗、Ｑ……Ｎチャネル
エンハンスメント型MOS トランジスタ、11，１２……ノ
ア回路、１３……インバータ回路。
Claims (5)
- 【請求項１】電源電圧を抵抗とＭＯＳトランジスタとの
直列接続により分圧する電源分圧回路と、 前記電源分圧回路の出力信号とセット信号とが入力する
第１のノア回路と、 前記第１のノア回路の出力信号とリセット信号とが入力
する第２のノア回路と、 前記第２のノア回路の出力信号を反転して前記ＭＯＳト
ランジスタのゲートに与えるインバータと を具備することを特徴とする電源電圧検出保持回路。 - 【請求項２】電源電圧を抵抗とＭＯＳトランジスタとの
直列接続により分圧する電源分圧回路と、 前記電源分圧回路の出力信号を反転する第１のインバー
タと、 前記第１のインバータの出力信号とリセット信号とが入
力するノア回路と、 前記ノア回路の出力信号を反転して前記ＭＯＳトランジ
スタのゲートに与える第２のインバータと を具備することを特徴とする電源電圧検出保持回路。 - 【請求項３】前記電源電圧が規定値以上のときは、前記
電源分圧回路に検出電流が流れて電源電圧の検出状態を
自己保持しており、前記セット信号を変化させることに
より電源電圧の検出状態を解除し得ることを特徴とする
特許請求の範囲第１項に記載の電源電圧検出保持回路。 - 【請求項４】前記電源電圧が規定値以下のときは、前記
電源分圧回路に流れる検出電流を遮断して電源電圧の検
出状態を自己保持しており、前記リセット信号を変化さ
せることにより電源電圧の検出状態を解除し得ることを
特徴とする特許請求の範囲第１項に記載の電源電圧検出
保持回路。 - 【請求項５】前記電源電圧が規定値以下のときは、前記
電源分圧回路に流れる検出電流を遮断して電源電圧の検
出状態を自己保持しており、前記リセット信号を変化さ
せることにより電源電圧の検出状態を解除し得ることを
特徴とする特許請求の範囲第２項に記載の電源電圧検出
保持回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004788A JPH0640112B2 (ja) | 1986-01-13 | 1986-01-13 | 電源電圧検出保持回路 |
| US06/855,595 US4716323A (en) | 1985-04-27 | 1986-04-25 | Power voltage drop detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004788A JPH0640112B2 (ja) | 1986-01-13 | 1986-01-13 | 電源電圧検出保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62163128A JPS62163128A (ja) | 1987-07-18 |
| JPH0640112B2 true JPH0640112B2 (ja) | 1994-05-25 |
Family
ID=11593525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61004788A Expired - Lifetime JPH0640112B2 (ja) | 1985-04-27 | 1986-01-13 | 電源電圧検出保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640112B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4759869B2 (ja) * | 2001-07-31 | 2011-08-31 | セイコーエプソン株式会社 | 印刷装置、電圧管理装置及び電圧管理方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147537A (ja) * | 1983-02-10 | 1984-08-23 | Matsushita Electric Ind Co Ltd | パルス発生回路 |
-
1986
- 1986-01-13 JP JP61004788A patent/JPH0640112B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62163128A (ja) | 1987-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5347170A (en) | Semiconductor integrated circuit having a voltage stepdown mechanism | |
| US4296338A (en) | Power on and low voltage reset circuit | |
| US8754680B2 (en) | Power-on-reset circuitry | |
| US5894423A (en) | Data processing system having an auto-ranging low voltage detection circuit | |
| US4716323A (en) | Power voltage drop detecting circuit | |
| JPS60182219A (ja) | 半導体装置 | |
| KR20000000932A (ko) | 기준전압 발생기의 스타트 업 회로 | |
| EP0802632B1 (en) | Auto-reset circuit with improved testability | |
| JPH07244123A (ja) | 半導体集積回路 | |
| JPH0241838B2 (ja) | ||
| JPH0498173A (ja) | 半導体回路 | |
| JPH02213771A (ja) | 供給電圧降下検出回路、および供給電圧降下を検出し、初期化回路をリセットする回路 | |
| JPH0640112B2 (ja) | 電源電圧検出保持回路 | |
| JPH04212786A (ja) | 半導体集積回路 | |
| JP3211881B2 (ja) | 半導体記憶装置 | |
| JPS61150515A (ja) | 半導体集積回路 | |
| JP2000206157A (ja) | 電圧検出装置 | |
| JPS585026A (ja) | 半導体集積回路 | |
| JPH0576589B2 (ja) | ||
| JPS6167119A (ja) | マイクロコンピユ−タ | |
| JPH0199119A (ja) | 電源電圧変動検出装置 | |
| JPH0491466A (ja) | 半導体記憶装置 | |
| JPH0450679A (ja) | 半導体集積回路試験方法及び装置 | |
| JPS59129986A (ja) | メモリ回路 | |
| JPH0553693A (ja) | 情報端末機器等のリセツト回路 |