JPH0636482B2 - Input amplifier circuit - Google Patents
Input amplifier circuitInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入力アンプ回路に関し、特に相補型ＭＯＳ電
界効果トランジスタ（以下、ＣＭＯＳと略す）により構
成され、バッテリーセービング用の制御端子を有する入
力アンプ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input amplifier circuit, and more particularly, to an input having a control terminal for battery saving, which is composed of a complementary MOS field effect transistor (hereinafter abbreviated as CMOS). Regarding the amplifier circuit.
［従来の技術］ 近年、集積回路技術の進歩が著しく、特にディジタル回
路では、ＣＭＯＳ構成の回路が広く用いられるようにな
った。特に、ＣＭＯＳでは低消費電力化及び高速化が要
求されてきている。こうしたＬＳＩ化の進むなかでＬＳ
Ｉの内部と外部とを結ぶインターフェイスは重要な要素
となっている。理論振幅の小さい信号をＣＭＯＳ構成の
ゲート回路の理論振幅まで増幅する入力アンプ回路もそ
のうちの一つである。[Prior Art] In recent years, the progress of integrated circuit technology has been remarkably advanced, and especially in digital circuits, circuits having a CMOS structure have been widely used. Particularly in CMOS, low power consumption and high speed have been demanded. LS
The interface that connects the inside and outside of I is an important element. One of them is an input amplifier circuit that amplifies a signal having a small theoretical amplitude to the theoretical amplitude of a gate circuit having a CMOS structure.
従来、この種の入力アンプ回路としては第３図に示すも
のが知られている。この入力アンプ回路１は、入力端子
２，出力端子３を有し、信号源３２からの信号を結合容
量３１を介して入力端子２に導入するようになってい
る。そして、この入力アンプ回路１は、インバータ１１
の出力から、ゲート接地のＰチャネルＭＯＳトランジス
タ１３（以下Ｐ・ＭＯＳと略す）及びゲートを電源Ｖ
ＤＤに接続したＮチャネルＭＯＳトランジスタ１４（以
下Ｎ・ＭＯＳと略す）とからなるＭＯＳ抵抗回路１２を
介してインバータ１１の入力に帰還した基本入力アンプ
回路と、Ｐ・ＭＯＳ１６及びＮ・ＭＯＳ１７のゲートを
夫々電源ＶＤＤ及び接地に接続してＯＦＦさせ、Ｐ・Ｍ
ＯＳ１６及びＮ・ＭＯＳ１７のドレイン側を相互に接続
した構成の静電保護用の回路とを有する構成となってい
た。Conventionally, as this kind of input amplifier circuit, the one shown in FIG. 3 is known. The input amplifier circuit 1 has an input terminal 2 and an output terminal 3, and is adapted to introduce a signal from a signal source 32 to the input terminal 2 via a coupling capacitor 31. The input amplifier circuit 1 includes an inverter 11
From the output of the P-channel MOS transistor 13 (hereinafter abbreviated as P-MOS) with the grounded gate and the gate to the power source V
The basic input amplifier circuit fed back to the input of the inverter 11 via the MOS resistance circuit 12 including the N-channel MOS transistor 14 (hereinafter abbreviated as N-MOS) connected to DD , and the gates of the P-MOS 16 and the N-MOS 17 are provided. Connected to the power supply V DD and ground respectively, and turned off.
The circuit for electrostatic protection has a configuration in which the drain sides of the OS 16 and the N-MOS 17 are connected to each other.
本回路では、パワーダウン用の制御端子がないため、信
号源３２５に信号がなくなった場合に、結合容量３１を
介した入力端子２は、中点電位近傍にバイアスされる。
このため、インバータ１１には、かなりの電流が流れて
しまう。従って、パワーダウン用の制御端子をもうけ
て、信号源３２に信号がないときには制御端子の信号に
より、トランジスタのゲート類に電流を流さないように
する必要がある。In this circuit, since there is no power-down control terminal, when there is no signal in the signal source 325, the input terminal 2 via the coupling capacitor 31 is biased near the midpoint potential.
For this reason, a considerable current flows through the inverter 11. Therefore, it is necessary to provide a control terminal for power-down so that current does not flow through the gates of the transistors by the signal of the control terminal when there is no signal in the signal source 32.
第４図の従来のパワーダウン機能付入力アンプ回路であ
る（特願昭６０−２８７１５０号）。この回路は、２入
力ＮＡＮＤ回路２１の出力から、Ｐ・ＭＯＳ１３及びＮ
・ＭＯＳ１４からなるＭＯＳ抵抗回路１２を介し、２入
力ＮＡＮＤ回路２１の一方の入力に帰還をかけ、２入力
ＮＡＮＤ回路２１の他方の入力は制御端子４と接続す
る。また、ＭＯＳ抵抗回路１２のＮ・ＭＯＳ１４は制御
端子４と接続し、Ｐ・ＭＯＳ１３は制御端子４から一段
インバータ１５を介して接続する。２入力ＮＡＮＤ回路
２１のＭＯＳ抵抗１２が接続されている入力は、信号入
力端子２に接続されている。ＬＳＩ化した場合には、通
常、信号入力端子２は外部回路と接続することが多いた
め、Ｐ・ＭＯＳ１６及びＮ・ＭＯＳ１７からなる静電保
護用の回路を付加する。FIG. 4 shows a conventional input amplifier circuit with a power-down function (Japanese Patent Application No. 60-287150). This circuit outputs P-MOS 13 and N from the output of the 2-input NAND circuit 21.
The feedback is applied to one input of the 2-input NAND circuit 21 via the MOS resistance circuit 12 including the MOS 14, and the other input of the 2-input NAND circuit 21 is connected to the control terminal 4. Further, the N-MOS 14 of the MOS resistance circuit 12 is connected to the control terminal 4, and the P-MOS 13 is connected from the control terminal 4 via the one-stage inverter 15. The input to which the MOS resistor 12 of the 2-input NAND circuit 21 is connected is connected to the signal input terminal 2. In the case of an LSI, usually, the signal input terminal 2 is often connected to an external circuit, so an electrostatic protection circuit composed of the P-MOS 16 and the N-MOS 17 is added.
第４図の回路によれば、制御端子４が高レベルのときに
は、Ｐ・ＭＯＳ１３及びＮ・ＭＯＳ１４がＯＮし、ＭＯ
Ｓ抵抗としての機能をはたし、２入力ＮＡＮＤ回路２１
がアクティブの状態となり、信号入力端子２は、信号源
３２からの信号にバイアスが印加され、２入力ＮＡＮＤ
回路２１の出力端子３は、入力信号を増幅した信号があ
らわれる。信号源３２に信号がないときには、制御端子
４を低レベルにすることで、ＭＯＳ抵抗は開放に近い状
態となり、２入力ＮＡＮＤ回路はＯＦＦし、その出力が
高いレベルに固定されることで、消費電力を著しく低下
できる機能、つまり、バッテリセービング機能を有す
る。According to the circuit of FIG. 4, when the control terminal 4 is at a high level, the P-MOS 13 and the N-MOS 14 are turned on, and the MO
It functions as an S resistor and has a two-input NAND circuit 21.
Becomes an active state, the signal input terminal 2 receives a bias from the signal from the signal source 32, and a 2-input NAND
A signal obtained by amplifying the input signal appears at the output terminal 3 of the circuit 21. When there is no signal in the signal source 32, the control terminal 4 is set to a low level to bring the MOS resistance into a state close to an open state, the 2-input NAND circuit is turned off, and its output is fixed to a high level. It has a function of significantly reducing power, that is, a battery saving function.
［発明が解決しようとする課題］ しかるに上述した従来のバッテリーセービング機能を有
する入力アンプ回路は、２入力ＮＡＮＤ回路を用いてい
るため、第３図に示したインバータ１１で構成された入
力アンプ回路に比べて著しく動作周波数範囲が狭くなる
という欠点があった。また、２入力ＮＡＮＤ回路２１
は、インバータ１１に比べて２倍の素子感度があり、製
造ばらつき及び温度変動に対して弱く、高周波動作にな
る程その影響が顕著になるという欠点があった。[Problems to be Solved by the Invention] However, since the above-described conventional input amplifier circuit having the battery saving function uses the 2-input NAND circuit, the input amplifier circuit configured by the inverter 11 shown in FIG. There is a drawback that the operating frequency range is remarkably narrowed. In addition, the 2-input NAND circuit 21
Has the element sensitivity twice as high as that of the inverter 11, is weak against manufacturing variations and temperature fluctuations, and has a drawback that its effect becomes more remarkable as the frequency becomes higher.
本発明はかかる問題点に鑑みてなされたものであって、
２入力ＮＡＮＤ回路を用いることなく高速動作が可能で
あり、バッテリーセービング機能を有する入力アンプ回
路を提供することを目的とする。The present invention has been made in view of such problems,
An object is to provide an input amplifier circuit which can operate at high speed without using a 2-input NAND circuit and has a battery saving function.
［課題を解決するための手段］ 本発明に係る入力アンプ回路は、ＣＭＯＳ構成のインバ
ータ回路と、このインバータ回路の出力から入力へ帰還
をかけるための制御信号によりＯＮ／ＯＦＦするＭＯＳ
抵抗回路と、前記制御信号により前記インバータ回路の
入力状態を入力イネーブル又は入力固定に切替える入力
回路とを有することを特徴とする。[Means for Solving the Problems] An input amplifier circuit according to the present invention includes an inverter circuit having a CMOS structure, and a MOS that is turned on / off by a control signal for feedback from the output of the inverter circuit to the input.
It is characterized by having a resistance circuit and an input circuit for switching the input state of the inverter circuit to input enable or fixed input according to the control signal.
［作用］ 本発明においては、制御信号によりインバータ回路の入
力を入力イネーブル状態にすることができ、この状態で
インバータ回路はＣＭＯＳ構成であるから高速動作が可
能であり、一方、入力固定状態にすると、バッテリーセ
ービング機能を有することになる。[Operation] In the present invention, the input of the inverter circuit can be set to the input enable state by the control signal, and in this state, the inverter circuit has the CMOS configuration, so that high-speed operation is possible. , Will have a battery saving function.
［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。[Embodiment] Next, an embodiment of the present invention will be described with reference to the accompanying drawings.
第１図は本発明の実施例に係る入力アンプ回路を示す回
路図である。ＣＭＯＳ構成のインバータ回路１１の入力
は、信号入力端子２と接続し、出力は出力端子１３と接
続する。インバータ回路１１の入出力間には、Ｐ・ＭＯ
Ｓ１３とＮ・ＭＯＳ１４とをトランスファーゲートの構
成としたＭＯＳ抵抗回路１２を設けている。制御端子４
からの制御信号により、ＭＯＳ抵抗回路１２のＯＮ／Ｏ
ＦＦを行なう。また、信号入力端子２には、Ｎ・ＭＯＳ
１７のドレイン側を接続し、このＮ・ＭＯＳ１７のゲー
トも制御信号により制御される。信号入力端子２にドレ
イン側が接続されているＰ・ＭＯＳ１６は、通常ＯＦＦ
した回路となっている。FIG. 1 is a circuit diagram showing an input amplifier circuit according to an embodiment of the present invention. The input of the inverter circuit 11 having the CMOS structure is connected to the signal input terminal 2, and the output is connected to the output terminal 13. Between the input and output of the inverter circuit 11, P.MO
A MOS resistance circuit 12 having a transfer gate configuration of S13 and N.MOS 14 is provided. Control terminal 4
ON / O of the MOS resistance circuit 12 by the control signal from
Perform FF. In addition, the signal input terminal 2 has an N-MOS
The drain side of 17 is connected, and the gate of the N-MOS 17 is also controlled by the control signal. The P-MOS 16 whose drain side is connected to the signal input terminal 2 is normally off.
It has become a circuit.
信号源３２から正弦波等の信号があるときに、制御端子
４を高レベルとすると、入力が制御端子４と接続された
インバータ回路１５の出力は低レベルとなり、Ｐ・ＭＯ
Ｓ１３及びＮ・ＭＯＳ１４ともＯＮしてＭＯＳ抵抗とし
て作用する。また、Ｎ・ＭＯＳ１７はＯＦＦし、信号入
力端子２にはバイアスがかかった信号が印加される。こ
の状態でインバータ回路１１は、アンプとして作用し、
出力には、入力信号に従った矩形波に近い波形があらわ
れる。If the control terminal 4 is set to a high level when there is a signal such as a sine wave from the signal source 32, the output of the inverter circuit 15 whose input is connected to the control terminal 4 becomes a low level, and P.MO
Both S13 and N.MOS 14 are turned on to act as a MOS resistor. Further, the N-MOS 17 is turned off, and the biased signal is applied to the signal input terminal 2. In this state, the inverter circuit 11 acts as an amplifier,
At the output, a waveform close to a rectangular wave according to the input signal appears.
そこで、インバータ回路１１を、ＣＭＯＳ構成とし、Ｎ
ｃｈ及びＰｃｈのトランジスタサイズを次のようにし
た。Therefore, the inverter circuit 11 has a CMOS configuration and N
The transistor sizes of ch and Pch are as follows.
Ｎｃｈ：ゲート長＝１．６μｍ、ゲート幅96μｍ Ｐｃｈ：ゲート長＝１．８μｍ、ゲート幅30μｍ 上記の条件で、出力振幅＝入力振幅となる特性周波数ｆ
Ｔは、４５０ＭＨｚであった。第４図に示した回路で、
２入力ＮＡＮＤ回路を上記のトランジスタサイズとした
場合、ｆＴは２５０ＭＨｚ程度であった。Nch: Gate length = 1.6 μm, gate width 96 μm Pch: Gate length = 1.8 μm, gate width 30 μm Characteristic frequency f where output amplitude = input amplitude under the above conditions
T was 450 MHz. In the circuit shown in FIG.
When the 2-input NAND circuit has the above transistor size, f T was about 250 MHz.
一方、信号源３２に信号がない場合に、制御信号を低レ
ベルとすれば、Ｐ・ＭＯＳ１３及びＮ・ＭＯＳ１４はＯ
ＦＦし、ＭＯＳ抵抗は開放状態となり、インバータ回路
１１は本来のインバータ動作を行なう。On the other hand, when there is no signal in the signal source 32, if the control signal is set to the low level, the P.MOS 13 and the N.MOS 14 become O.
The FF is performed, the MOS resistance is opened, and the inverter circuit 11 performs the original inverter operation.
また、Ｎ・ＭＯＳ１７がＯＮすることで信号入力端子２
は低レベルにプルダウンされ、インバータ回路１１は高
レベルとなる。Also, when the N-MOS 17 is turned on, the signal input terminal 2
Is pulled down to a low level, and the inverter circuit 11 becomes a high level.
このように入力端子２の入力状態に応じて制御信号を変
えることにより、直流バイアスがかからない静止状態に
することができ、インバータ回路１１はＣＭＯＳの構成
であるから消費電力を著しく低減できる。特に、出力端
子３に各種ＣＭＯＳディジタル回路が接続されている場
合には、中点電位に直流バイアスが多段にわたって印加
されることがなく、消費電力を著しく低減することがで
きる。By changing the control signal in accordance with the input state of the input terminal 2 in this way, it is possible to bring the circuit into a stationary state in which no DC bias is applied, and since the inverter circuit 11 has a CMOS configuration, it is possible to significantly reduce power consumption. In particular, when various CMOS digital circuits are connected to the output terminal 3, DC bias is not applied to the midpoint potential in multiple stages, and power consumption can be significantly reduced.
また、Ｐ・ＭＯＳ１６及びＮ・ＭＯＳ１７はトランジス
タサイズ、特にドレイン部及びソース部の面積を大きく
することで、静電保護の役目を兼ねているため、従来の
回路でも必要なトランジスタである。Further, the P-MOS 16 and the N-MOS 17 also have a role of electrostatic protection by increasing the transistor size, especially the area of the drain part and the source part, and thus are necessary transistors in the conventional circuit.
以上説明したように本実施例によれば、制御端子４の信
号により、入力信号がなくなったときに消費電力を著し
く低減できるバッテリーセービング機能を有し、且つ、
回路構成の最も簡単なＣＭＯＳ機能のインバータ回路１
１を用いているため、バッテリーセービング解除時の増
幅動作がより高周波まで可能になるという利点がある。As described above, according to the present embodiment, the signal from the control terminal 4 has a battery saving function capable of remarkably reducing power consumption when the input signal disappears, and
The simplest circuit configuration inverter circuit 1 with CMOS function
Since 1 is used, there is an advantage that the amplification operation when the battery saving is canceled can be performed up to a higher frequency.
また、インバータ回路１１の入力側が、ドレインを共通
接続したＰ・ＭＯＳ１３と、Ｎ・ＭＯＳ１４とで構成さ
れ、どちらか一方を制御するＣＭＯＳ抵抗回路１２とし
て構成されているため、このＰ・ＭＯＳ１３及びＮ・Ｍ
ＯＳ１４のトランジスタ面積を大きくすることで静電保
護となり、ＬＳＩに必要なものであるため、チップの大
きさが特に大きくなることもなく、バッテリーセービン
グ機能をもたすことができる。Further, since the input side of the inverter circuit 11 is composed of the P-MOS 13 and the N-MOS 14 whose drains are commonly connected, and is configured as the CMOS resistance circuit 12 for controlling either one, the P-MOS 13 and N・ M
By increasing the transistor area of the OS 14, electrostatic protection is provided, which is necessary for the LSI. Therefore, the size of the chip does not become particularly large, and the battery saving function can be provided.
第２図は本発明の他の実施例を示す回路図である。ＣＭ
ＯＳ構成のインバータ回路１１とトランスファーゲート
で構成されたＭＯＳ抵抗回路１２との接続は、先の実施
例と同様であり、Ｐ・ＭＯＳ１６及びＮ・ＭＯＳ１７の
ドレインはインバータ回路１１の入力に共通接続され、
Ｐ・ＭＯＳ１６のゲートは制御端子４の制御信号により
制御される。FIG. 2 is a circuit diagram showing another embodiment of the present invention. CM
The connection between the inverter circuit 11 having the OS structure and the MOS resistance circuit 12 composed of the transfer gate is the same as in the previous embodiment, and the drains of the P-MOS 16 and the N-MOS 17 are commonly connected to the input of the inverter circuit 11. ,
The gate of the P-MOS 16 is controlled by the control signal from the control terminal 4.
この実施例では、制御信号が高いレベルのときの動作
は、第１図に示した実施例と同一の動作をするが、制御
信号が低レベルのときには、Ｐ・ＭＯＳ１６がＯＮして
プルアップ動作となり、バッテリーセービング状態とな
る。これは、理論動作上、入力をプルアップしたい場合
には有効な手段となる。In this embodiment, the operation when the control signal is at the high level is the same as that of the embodiment shown in FIG. 1, but when the control signal is at the low level, the P-MOS 16 is turned on and the pull-up operation is performed. Then, the battery is saved. This is an effective means when it is desired to pull up the input theoretically.
［発明の効果］ 以上説明したように本発明は、バッテリーセービング機
能を有する制御端子をもち、高周波領域まで動作するＣ
ＭＯＳ構成のインバータ回路により構成されているの
で、高速動作を可能とし且つバッテリーセービング機能
を有するという効果がある。EFFECTS OF THE INVENTION As described above, the present invention has a control terminal having a battery saving function and operates up to a high frequency region.
Since it is composed of an inverter circuit having a MOS structure, it has an effect of enabling a high speed operation and having a battery saving function.
第１図は本発明の実施例を示す回路図、第２図は本発明
の他の実施例を示す回路図、第３図及び第４図は従来例
を示す回路図である。 １；入力アンプ回路、２；信号入力端子、３；出力端
子、４；制御端子、１１，１５；インバータ回路、１
２；ＭＯＳ抵抗回路、１３，１６；ＰチャネルＭＯＳト
ランジスタ（Ｐ・ＭＯＳ）、１４，１７；ＮチャネルＭ
ＯＳトランジスタ（Ｎ・ＭＯＳ）、２１；２入力ＮＡＮ
Ｄ回路、３１；結合容量、３２；信号源FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing another embodiment of the present invention, and FIGS. 3 and 4 are circuit diagrams showing a conventional example. 1; input amplifier circuit, 2; signal input terminal, 3; output terminal, 4; control terminal, 11, 15; inverter circuit, 1
2; MOS resistance circuit, 13, 16; P-channel MOS transistor (P-MOS), 14, 17; N-channel M
OS transistor (N-MOS), 21; 2-input NAN
D circuit, 31; coupling capacitance, 32; signal source
Claims (1)
ンバータ回路の出力から入力へ帰還をかけるための制御
信号によりＯＮ／ＯＦＦするＭＯＳ抵抗回路と、前記制
御信号により前記インバータ回路の入力状態を入力イネ
ーブル又は入力固定に切替える入力回路とを有すること
を特徴とする入力アンプ回路。1. An inverter circuit having a CMOS structure, a MOS resistance circuit which is turned on / off by a control signal for feedback from an output of the inverter circuit to an input, and an input enable of an input state of the inverter circuit by the control signal. Alternatively, an input amplifier circuit having an input circuit for switching to fixed input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216161A JPH0636482B2 (en) | 1988-08-30 | 1988-08-30 | Input amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216161A JPH0636482B2 (en) | 1988-08-30 | 1988-08-30 | Input amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0263306A JPH0263306A (en) | 1990-03-02 |
| JPH0636482B2 true JPH0636482B2 (en) | 1994-05-11 |
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ID=16684252
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63216161A Expired - Lifetime JPH0636482B2 (en) | 1988-08-30 | 1988-08-30 | Input amplifier circuit |
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| JP (1) | JPH0636482B2 (en) |
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