JPS63275223A - Output buffer circuit - Google Patents
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- JPS63275223A JPS63275223A JP62108874A JP10887487A JPS63275223A JP S63275223 A JPS63275223 A JP S63275223A JP 62108874 A JP62108874 A JP 62108874A JP 10887487 A JP10887487 A JP 10887487A JP S63275223 A JPS63275223 A JP S63275223A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号回路に係ル、特に集積回路の信
号を外部へ取シ出す出力バッファー回路に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to digital signal circuits, and particularly to an output buffer circuit for extracting signals from an integrated circuit to the outside.
従来のこの種の出力バッファー回路の一例を第５図に示
し説明する。An example of a conventional output buffer circuit of this type is shown in FIG. 5 and will be described.
図において、２１は信号入力端子、２２はＰ−ＭＯＳ
トランジスタ、２３はＮ−ＭＯＳ トランジスタ、２
４は電源端子、２５は接地（ＧＮＤ） 、２６はＰ−Ｍ
ＯＳ トランジスタ、２７は信号出力端子、２８はＮ−
ＭＯＳ トランジスタである。In the figure, 21 is a signal input terminal, 22 is a P-MOS
Transistor, 23 is N-MOS transistor, 2
4 is the power supply terminal, 25 is the ground (GND), 26 is P-M
OS transistor, 27 is a signal output terminal, 28 is N-
It is a MOS transistor.
そして、Ｐ−ＭＯＳ トランジスタ２２のゲートとＮ
−ＭＯＳ トランジスタ２３のゲートは信号入力端子
２１に接続され、Ｐ−ＭＯＳ トランジスタ２２のソ
ースは電源端子２４に接続され、ドレインはＮ−ＭＯＳ
トランジスタ２３のドレインに接続され、このＮ−Ｍ
ＯＳ トランジスタ２３のソースは接地されている。Then, the gate of the P-MOS transistor 22 and the N
- The gate of the MOS transistor 23 is connected to the signal input terminal 21, the source of the P-MOS transistor 22 is connected to the power supply terminal 24, and the drain is connected to the N-MOS transistor 23.
connected to the drain of transistor 23, and this N-M
The source of OS transistor 23 is grounded.
また、Ｐ−ＭＯＳ トランジスタ２６のゲートはＮ−
ＭＯＳ トランジスタ２８のゲートに接続されると共Ｋ
Ｐ−ＭＯ８トランジスタ２２のドレインおよびＮ−ＭＯ
Ｓ トランジスタ２３のドレインに接続され、ｐ−Ｍ
ｏ５ トランジスタ２６のソースは電源端子２４に接
続され、ドレインは信号出力端子２７に接続されると共
ＫＮ−ＭＯ８トランジスタ２８のドレインに接続され、
とのＮ−ＭＯＳ トランジスタ２８のソースは接地さ
れている。ここで、Ｐ−ＭＯＳ トランジスタ２６と
Ｎ−ＭＯＳ トランジスタ２８のトランジスタサイズ
は外部の大きな負荷を駆動させるため、大きく設定しで
ある。Further, the gate of the P-MOS transistor 26 is N-
When connected to the gate of MOS transistor 28, K
Drain of P-MO8 transistor 22 and N-MO
S connected to the drain of transistor 23, p-M
o5 The source of the transistor 26 is connected to the power supply terminal 24, the drain is connected to the signal output terminal 27 and the drain of the KN-MO8 transistor 28,
The source of the N-MOS transistor 28 is grounded. Here, the transistor sizes of the P-MOS transistor 26 and the N-MOS transistor 28 are set large in order to drive a large external load.
第６図および第７図は第５図の動作説明に供する入出力
直流伝達特性および入力電圧と出力段貫通電流を表わす
直流特性を示す特性図である。6 and 7 are characteristic diagrams showing the input/output direct current transfer characteristics and the direct current characteristics representing the input voltage and the output stage through current for explaining the operation of FIG. 5. FIG.
つぎに第５図に示す出力バッファー回路の動作を第６図
および第７図を参照して説明する。Next, the operation of the output buffer circuit shown in FIG. 5 will be explained with reference to FIGS. 6 and 7.
いま、Ｐ−ＭＯＳ トランジスタ２２およびＰ−ＭＯ
Ｓトランジスタ２６のスレッシュホールド電圧をＶＴＰ
とし、Ｎ−ＭＯＳ トランジスタ２３およびＮ−ＭＯ
Ｓ）７ンジスタ２８のスレッシュホールド電圧をＶＴＮ
とする。Now, P-MOS transistor 22 and P-MOS
The threshold voltage of the S transistor 26 is set to VTP.
and N-MOS transistor 23 and N-MOS
S) Set the threshold voltage of 7 resistor 28 to VTN.
shall be.
そして、Ｐ−ＭＯＳ トランジスタ２２のドレインと
Ｎ−ＭＯＳ トランジスタ２３のドレインの接続ノー
ドをＡとしたとき、そのノードＡおよび信号出力端子２
７の信号入力端子２１からの直流伝達特性は電源電圧を
ＶＤＤとすると、第６図に示すようになシ、論理的にバ
ッファとして動作する。この第６図において、０）は信
号入力端子２１における特性を示したものであシ、（ロ
）はノードＡにおける特性、（ハ）は信号出力端子２Ｔ
における特性を示したものである。When the connection node between the drain of the P-MOS transistor 22 and the drain of the N-MOS transistor 23 is defined as A, that node A and the signal output terminal 2
Assuming that the power supply voltage is VDD, the DC transfer characteristic from the signal input terminal 21 of No. 7 logically operates as a buffer as shown in FIG. In FIG. 6, 0) shows the characteristics at the signal input terminal 21, (B) shows the characteristics at the node A, and (C) shows the characteristics at the signal output terminal 2T.
This shows the characteristics of
また、そのときのｐ−ＭＯＳ ｌ’ランジスタ２６と
Ｎ−ＭＯＳ トランジスタ２８に流れ、電流Ｉは第７
図に示すように々シ、ノードＡの電圧がスレッシュホー
ルド電圧ＶＴＮよシも大きく、ｖＤＤ＋ｖＴＰよシも小
さい範囲で、Ｐ−ＭＯＳ トランジスタ２６とＮ−Ｍ
ＯＳ トランジスタ２８を通して、電源から接地（Ｇ
ＮＤ）へ大きな１通電流が流れる。Also, the current I flows through the p-MOS l' transistor 26 and the N-MOS transistor 28 at that time.
As shown in the figure, in the range where the voltage at node A is larger than the threshold voltage VTN and smaller than vDD+vTP, the P-MOS transistor 26 and N-M
The ground (G) is connected from the power supply through the OS transistor 28.
A large current flows to ND).
ｊ−
〔発明が解決しようとする問題点〕
上述した従来の出力バッ７アー回路では、入力が変化し
たとき、電源からＧＮＤへ大きな貫通電流が流れるため
に消費電力が大きく、電源やＧＮＤにインピーダンス成
分があると大きな雑音を発生するという問題点があった
。j- [Problems to be solved by the invention] In the conventional output buffer circuit described above, when the input changes, a large through current flows from the power supply to GND, resulting in large power consumption, and impedance is created in the power supply and GND. There was a problem in that the presence of such components would generate a large amount of noise.
本発明の出力バッファー回路は、信号入力端子を第１の
ＭＯＳ トランジスタのゲートと第２のＭＯＳトランジ
スタのゲートに接続し、上記第１のＭＯＳトランジスタ
のソースを電源端子に接続し、上記第２のＭＯＳ トラ
ンジスタのソースを接地し、インピーダンス素子の一端
を上記第１のＭＯＳトランジスタのドレインに接続し、
上記インピーダンス素子の他端を上記第２のＭＯＳ ト
ランジスタのドレインに接続し、第３のＭＯＳトランジ
スタのゲートを上記第１のＭＯＳ トランジスタのドレ
インに接続し、上記第３ノＭＯ８トランジスタのソース
を上記電源端子に接続し、第４のＭＯＳ トランジスタ
のゲートを上記第２のＭＯＳ トランジスタのドレイン
に接続し、上記第４のＭＯＳ トランジスタのソースを
接地し、上記第３のＭＯＳ トランジスタのドレインお
よび上記第４のＭＯＳ トランジスタのドレインを信号
出力端子に接続してなるようにしたものである。In the output buffer circuit of the present invention, the signal input terminal is connected to the gate of the first MOS transistor and the gate of the second MOS transistor, the source of the first MOS transistor is connected to the power supply terminal, and the signal input terminal is connected to the gate of the first MOS transistor and the gate of the second MOS transistor. The source of the MOS transistor is grounded, one end of the impedance element is connected to the drain of the first MOS transistor,
The other end of the impedance element is connected to the drain of the second MOS transistor, the gate of the third MOS transistor is connected to the drain of the first MOS transistor, and the source of the third MO8 transistor is connected to the power supply. terminal, the gate of the fourth MOS transistor is connected to the drain of the second MOS transistor, the source of the fourth MOS transistor is grounded, the drain of the third MOS transistor and the fourth The drain of a MOS transistor is connected to a signal output terminal.
本発明においては、第１のＭＯＳ トランジスタおよび
第２のＭＯＳ）７ンジスタのトランジスタサイズとイン
ピーダンスの大きさを、信号入力端子にｖＤＤ／２近傍
の電圧を与えたときに、第３のＭＯＳトランジスタと第
４のＭＯＳ トランジスタが同時にオン（ＯＮ） Ｌな
いように設定し、第３のＭＯＳトランジスタと第４のＭ
ＯＳ トランジスタを通して電源からＧＮＤ （接地）
へ貫通電流が流れないようにする。In the present invention, when a voltage near vDD/2 is applied to the signal input terminal, the transistor size and impedance of the first MOS transistor and the second MOS transistor are changed to that of the third MOS transistor. The fourth MOS transistor is set so that it is not turned on (ON) at the same time, and the third MOS transistor and the fourth
From the power supply through the OS transistor to GND (ground)
Prevent through-current from flowing to.
以下、図面に基づき本発明の実施例を詳細に説明する。 Embodiments of the present invention will be described in detail below based on the drawings.
第１図は本発明による出力バッファー回路の一実施例を
示す回路図で、インピーダンス素子として抵抗を用いた
場合を示すものである。FIG. 1 is a circuit diagram showing an embodiment of an output buffer circuit according to the present invention, in which a resistor is used as an impedance element.
図において、１は信号入力端子、２はＰ−ＭＯ８トラン
ジスタ、３はＮ−ＭＯＳ トランジスタ、４は電源端
子、５は接地（ＧＮＤ） 、６はインピーダンス素子で
ある抵抗、７はＰ−ＭＯＳ トランジスタ、８は信号
出力端子、９はＮ−ＭＯＳ トランジスタである。In the figure, 1 is a signal input terminal, 2 is a P-MO8 transistor, 3 is an N-MOS transistor, 4 is a power supply terminal, 5 is a ground (GND), 6 is a resistor that is an impedance element, 7 is a P-MOS transistor, 8 is a signal output terminal, and 9 is an N-MOS transistor.
そして、信号入力端子１はＰ−ＭＯＳ トランジスタ
２のゲートとＮ−ＭＯＳ トランジスタ３のゲートに
接続され、Ｐ−ＭＯＳ トランジスタ２のソースは電
源端子４に接続され、Ｎ−ＭＯＳ トランジスタ３の
ソースは接地（ＧＮＤ５）されている。また、抵抗６の
一端はＰ−ＭＯＳ トランジスタ２のドレインに接続
され、抵抗６の他端はＮ−ＭＯＳ トランジスタ３の
ドレインに接続されている。The signal input terminal 1 is connected to the gate of the P-MOS transistor 2 and the gate of the N-MOS transistor 3, the source of the P-MOS transistor 2 is connected to the power supply terminal 4, and the source of the N-MOS transistor 3 is grounded. (GND5). Further, one end of the resistor 6 is connected to the drain of the P-MOS transistor 2, and the other end of the resistor 6 is connected to the drain of the N-MOS transistor 3.
一方、Ｐ−ＭＯＳ トランジスタ７のゲートはＰ−Ｍ
ＯＳ トランジスタ２のドレインに接続され、Ｐ−ＭＯ
Ｓ トランジスタＴのソースは電源端子４に接続され、
Ｎ−ＭＯＳ トランジスタ９のゲートはＮ−ＭＯＳト
ランジスタ３のドレインに接続され、Ｎ−ＭＯＳトラン
ジスタ９のソースは接地（ＧＮＤ５）され、Ｐ−ＭＯＳ
トランジスタフのドレインとＮ−ＭＯＳ トランジ
スタ９のドレインは信号出力端子８に接続されている。On the other hand, the gate of P-MOS transistor 7 is P-M
OS Connected to the drain of transistor 2, P-MO
S The source of the transistor T is connected to the power supply terminal 4,
The gate of the N-MOS transistor 9 is connected to the drain of the N-MOS transistor 3, the source of the N-MOS transistor 9 is grounded (GND5), and the P-MOS
The drain of the transistor OFF and the drain of the N-MOS transistor 9 are connected to the signal output terminal 8.
そして、電源電圧をＶＤＤ、 Ｐ−ＭＯＳ トランジ
スタＴのスレッシュホールド電圧をＶｔｐ、 Ｎ−ＭＯ
Ｓトランジスタ９のスレッシュホールド電圧ヲｖｔｎと
し、Ｐ−ＭＯＳ トランジスタ２のドレインと抵抗６
の一端の接続ノードをａとし、Ｎ−ＭＯＳ トランジ
スタ３のドレインと抵抗６の他端の接続ノードをｂとす
ると、Ｐ−ＭＯＳ トランジスタ２およびＮ−ＭＯＳ
トランジスタ３のトランジスタサイズとＶＤＤ
抵抗６の大きさは、信号入力端子１に−の電圧を与えた
ときに、ノードａの電圧Ｖユはｖ８〉ｖＤＤ＋ｖｔ、を
満たすように、また、ノードｂの電圧ｖｂはｖｂ＜ｖ、
ｎを満たすようにそれぞれ設定しである。Then, the power supply voltage is VDD, the threshold voltage of the P-MOS transistor T is Vtp, and the N-MO
Let the threshold voltage of the S transistor 9 be vtn, and the drain of the P-MOS transistor 2 and the resistor 6.
If the connection node at one end of is a, and the connection node between the drain of N-MOS transistor 3 and the other end of resistor 6 is b, then P-MOS transistor 2 and N-MOS
The transistor size of the transistor 3 and the VDD size of the resistor 6 are set so that when a negative voltage is applied to the signal input terminal 1, the voltage V of the node a satisfies v8>vDD+vt, and the voltage of the node b vb is vb<v,
Each is set so that n is satisfied.
つぎにこの第１図に示す実施例の動作を第２図および第
３図を参照して説明する。Next, the operation of the embodiment shown in FIG. 1 will be explained with reference to FIGS. 2 and 3.
この第２図および第３図は第１図の動作説明に供する入
出力直流伝達特性を示す特性図で、に）は信号入力端子
ＩＫおける特性を示したものでアシ、（ホ）はノードａ
における特性、（へ）はノードｂにおけ−’／ −
る特性、（ト）は信号出力端子８における特性を示した
ものである。2 and 3 are characteristic diagrams showing the input/output DC transfer characteristics for explaining the operation of FIG.
(f) shows the characteristic at node b, and (g) shows the characteristic at the signal output terminal 8.
まず、ノードａとノードｂおよび信号出力端子８の信号
入力端子１からの直流伝達特性は第２図および第３図に
示すようにな）（第２図および第３図のに）、（ホ）、
（へ）、（ト）参照）、論理的にバッファとして動作す
る。First, the DC transfer characteristics from the signal input terminal 1 to the node a and b and the signal output terminal 8 are as shown in FIGS. ),
(see ), (g)), it logically operates as a buffer.
したがって、信号入力端子１の電圧がＯ−′ｖＤＤ２ン
ジスタを通じて電源からＧＮＤに貫通電流は流れない。Therefore, no through current flows through the voltage of the signal input terminal 1 from the power supply to GND through the O-'vDD2 transistor.
第２図は本発明の他の実施例を示す回路図で、インピー
ダンス素子としてＭＯＳ トランジスタを用いた場合を
示すものである。FIG. 2 is a circuit diagram showing another embodiment of the present invention, in which a MOS transistor is used as the impedance element.
この第２図において第１図と同一符号のものは相当部分
を示し、第１図と異なる点は、インピーダンス素子をし
てゲートを電源端子４に接続し九Ｎ−ＭＯ８トランジス
タ１０とゲートを接地したＰ−ＭＯＳ トランジスタ１
１の並列接続のＯＮ抵抗を利用していることにある。In FIG. 2, the same reference numerals as in FIG. P-MOS transistor 1
The reason is that 1 ON resistance is connected in parallel.
そして、動作については第１図に示す実施例と同じであ
るので、ここでの説明を省略する。Since the operation is the same as that of the embodiment shown in FIG. 1, the explanation here will be omitted.
以上説明したように、本発明によれば、特許請求の範囲
に記載した構成で、第１のＭＯＳトランジスタおよび第
２のＭＯＳ トランジスタのトランジスタサイズとイン
ピーダンスの大きさを、信号入力ＭＯ８トランジスタと
第４のＭＯＳ トランジスタが同時にＯＮ Ｌないよう
に設定し、第３のＭＯＳトランジスタと第４のＭＯＳ
トランジスタを通して電源からＧＮＤへ貫通電流が流れ
ないようにすることによって、消費電力および雑音を小
さくできるという効果がある。As explained above, according to the present invention, with the configuration described in the claims, the transistor size and impedance of the first MOS transistor and the second MOS transistor can be changed between the signal input MO8 transistor and the fourth transistor. MOS transistors are set so that they are not ON/L at the same time, and the third MOS transistor and fourth MOS transistor
By preventing a through current from flowing from the power supply to GND through the transistor, there is an effect that power consumption and noise can be reduced.
第１図は本発明による出力バッファー回路の一実施例を
示す回路図、第２図は本発明の他の実施例を示す回路図
、第３図および第４図は第１図の動作説明に供する入出
力直流伝達特性を示す特性図、第５図は従来の出力バッ
７アー回路の一例を示す回路図、第６図および第７図は
第５図の動作説明に供する入出力直流伝達特性および入
力電圧と出力段貫通電流を表わす直流特性を示す特性図
である。
１・・・・信号入力端子、２・・・・Ｐ−ＭＯＳトラン
ジスタ、３・・・・Ｎ−ＭＯＳ トランジスタ、４・
・・・電源端子、５・・・・ＧＮＤ、 ５・・・・抵抗
、７・・・・Ｐ−ＭＯＳ トランジスタ、８・・・・
信号出力端子、９・・・・Ｎ−ＭＯＳ トランジスタ
、１０・・・・Ｎ−ＭＯＳ トランジスタ、１１・・
・・Ｐ−ＭＯＳ トランジスタ。FIG. 1 is a circuit diagram showing one embodiment of an output buffer circuit according to the present invention, FIG. 2 is a circuit diagram showing another embodiment of the present invention, and FIGS. 3 and 4 are explanations of the operation of FIG. 1. Figure 5 is a circuit diagram showing an example of a conventional output buffer circuit; Figures 6 and 7 are input/output DC transfer characteristics to explain the operation of Figure 5. FIG. 3 is a characteristic diagram showing DC characteristics representing input voltage and output stage through current. 1...Signal input terminal, 2...P-MOS transistor, 3...N-MOS transistor, 4...
...Power supply terminal, 5...GND, 5...Resistor, 7...P-MOS transistor, 8...
Signal output terminal, 9...N-MOS transistor, 10...N-MOS transistor, 11...
...P-MOS transistor.
Claims (1)
２のＭＯＳトランジスタのゲートに接続し、前記第１の
ＭＯＳトランジスタのソースを電源端子に接続し、前記
第２のＭＯＳトランジスタのソースを接地し、インピー
ダンス素子の一端を前記第１のＭＯＳトランジスタのド
レインに接続し、前記インピーダンス素子の他端を前記
第２のＭＯＳトランジスタのドレインに接続し、第３の
ＭＯＳトランジスタのゲートを前記第１のＭＯＳトラン
ジスタのドレインに接続し、前記第３のＭＯＳトランジ
スタのソースを前記電源端子に接続し、第４のＭＯＳト
ランジスタのゲートを前記第２のＭＯＳトランジスタの
ドレインに接続し、前記第４のＭＯＳトランジスタのソ
ースを接地し、前記第３のＭＯＳトランジスタのドレイ
ンおよび前記第４のＭＯＳトランジスタのドレインを信
号出力端子に接続してなることを特徴とする出力バツフ
アー回路。A signal input terminal is connected to a gate of a first MOS transistor and a gate of a second MOS transistor, a source of the first MOS transistor is connected to a power supply terminal, and a source of the second MOS transistor is grounded; One end of the impedance element is connected to the drain of the first MOS transistor, the other end of the impedance element is connected to the drain of the second MOS transistor, and the gate of the third MOS transistor is connected to the drain of the first MOS transistor. The source of the third MOS transistor is connected to the power supply terminal, the gate of the fourth MOS transistor is connected to the drain of the second MOS transistor, and the source of the fourth MOS transistor is connected to the drain of the second MOS transistor. is grounded, and the drain of the third MOS transistor and the drain of the fourth MOS transistor are connected to a signal output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108874A JPS63275223A (en) | 1987-05-06 | 1987-05-06 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108874A JPS63275223A (en) | 1987-05-06 | 1987-05-06 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63275223A true JPS63275223A (en) | 1988-11-11 |
Family
ID=14495780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62108874A Pending JPS63275223A (en) | 1987-05-06 | 1987-05-06 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63275223A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03230616A (en) * | 1990-02-05 | 1991-10-14 | Fujitsu Ltd | Cmos output circuit |
| US5140199A (en) * | 1988-07-11 | 1992-08-18 | Samsung Electronics Co., Ltd. | Sense amplifier driver for memory device having reduced power dissipation |
-
1987
- 1987-05-06 JP JP62108874A patent/JPS63275223A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140199A (en) * | 1988-07-11 | 1992-08-18 | Samsung Electronics Co., Ltd. | Sense amplifier driver for memory device having reduced power dissipation |
| JPH03230616A (en) * | 1990-02-05 | 1991-10-14 | Fujitsu Ltd | Cmos output circuit |
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