JPH05199099A - Output buffer circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は出力バッファ回路に関
し、特にＣＭＯＳスリーステート出力バッファとして形
成される出力バッファ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit, and more particularly to an output buffer circuit formed as a CMOS three-state output buffer.
【０００２】[0002]
【従来の技術】従来の、この種の出力バッファ回路は、
ＬＳＩの外部出力端子および負荷等が過大で、迅速な駆
動が必要とされるＬＳＩ内部データ線の駆動回路等に多
数用いられており、制御端子、入力端子および出力端子
を備えて構成され、当該制御端子にインアクティブ電位
レベルが入力される場合には、出力端子はハイインピー
ダンス状態となり、またアクティブ電位が入力される
と、出力端子には当該入力電位レベルが出力される。2. Description of the Related Art A conventional output buffer circuit of this type is
It is used in large numbers in LSI internal data line drive circuits, etc. that require rapid drive due to excessive external output terminals, loads, etc. of LSIs, and are configured with control terminals, input terminals, and output terminals. When the inactive potential level is input to the control terminal, the output terminal is in a high impedance state, and when the active potential is input, the input potential level is output to the output terminal.
【０００３】この従来の出力バッファ回路の一例が、図
２の回路図に示される。図２に示されるように、このＣ
ＭＯＳスリーステート出力バッファ回路は、ＰＭＯＳト
ランジスタ１５、１８、２０、２１、２４および２５
と、ＮＭＯＳトランジスタ１６、１７、１９、２２、２
３および２６とにより構成されており、ＰＭＯＳトラン
ジスタ２５およびＮＭＯＳトランジスタ２６は出力回路
を形成し、ＰＭＯＳトランジスタ１５、２４およびＮＭ
ＯＳトランジスタ１６、１７は、ＰＭＯＳトランジスタ
２５を駆動するＮＡＮＤ回路を形成しており、ＰＭＯＳ
トランジスタ２０、２１およびＮＭＯＳトランジスタ２
２、２３は、ＮＭＯＳトランジスタ２６を駆動するＮＯ
Ｒ回路を形成している。また、ＮＭＯＳトランジスタ１
８およびＰＭＯＳトランジスタ１９は、前記ＮＯＲ回路
を駆動するインバータを形成している。An example of this conventional output buffer circuit is shown in the circuit diagram of FIG. As shown in FIG. 2, this C
The MOS three-state output buffer circuit includes PMOS transistors 15, 18, 20, 21, 24 and 25.
And NMOS transistors 16, 17, 19, 22, 2
3 and 26, the PMOS transistor 25 and the NMOS transistor 26 form an output circuit, and the PMOS transistors 15, 24 and NM
The OS transistors 16 and 17 form a NAND circuit that drives the PMOS transistor 25.
Transistors 20, 21 and NMOS transistor 2
2 and 23 are NO for driving the NMOS transistor 26
It forms an R circuit. Also, the NMOS transistor 1
8 and the PMOS transistor 19 form an inverter that drives the NOR circuit.
【０００４】本従来例の動作信号のタイミング図が、図
４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）に示されるが、“Ｈ”レベルの制御信号１０６の
入力に対応して、信号１０７の入力を受けて、ＰＭＯＳ
トランジスタ２５のゲートには信号１０８が入力され、
またＮＭＯＳトランジスタ２６のゲートには信号１０９
が入力される。これにより、出力バッファ回路の出力信
号１１０は図（ｅ）に示されるようになる。また、この
場合に、出力回路を形成するＰＭＯＳトランジスタ２５
とＮＭＯＳトランジスタ２６に流れる貫通電流の様子が
図４（ｆ）に示されれている。Timing diagrams of the operation signals of this conventional example are shown in FIGS. 4A, 4B, 4C, 4D, 4E, and 4F. In response to the input of the signal 106, the input of the signal 107 is received, and the PMOS
The signal 108 is input to the gate of the transistor 25,
The signal 109 is applied to the gate of the NMOS transistor 26.
Is entered. As a result, the output signal 110 of the output buffer circuit becomes as shown in FIG. Also, in this case, the PMOS transistor 25 forming the output circuit
A state of the through current flowing through the NMOS transistor 26 and the NMOS transistor 26 is shown in FIG.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓスリーステート出力バッファ回路においては、図４
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
に示されるように、制御信号１０６として“Ｈ”レベル
のアクティブ電位レベルが入力されている状態において
は、入力信号１０７の電位レベルが変化した場合には、
ディメンジョンの大きな最終出力回路を形成するＰＭＯ
Ｓトランジスタ２５とＮＭＯＳトランジスタ２６とが同
時にオン状態となる期間が存在するために、電源から接
地点に対して貫通電流が流れ、消費電力が増大するとい
う欠点がある。DISCLOSURE OF THE INVENTION The conventional CMO described above
In the S three-state output buffer circuit, as shown in FIG.
(A), (b), (c), (d), (e) and (f)
As shown in FIG. 3, when the potential level of the input signal 107 changes in the state where the active potential level of “H” level is input as the control signal 106,
PMO that forms the final output circuit with a large dimension
Since there is a period in which the S transistor 25 and the NMOS transistor 26 are in the ON state at the same time, there is a disadvantage that a through current flows from the power supply to the ground point and power consumption increases.
【０００６】[0006]
【課題を解決するための手段】本発明の出力バッファ回
路は、所定の内部回路から出力される信号を外部に出力
するＣＭＯＳスリーステート出力バッファ回路におい
て、所定の制御信号を入力して、当該制御信号を反転し
て出力するＣＭＯＳインバータと、ドレインが高電位電
源に接続され、ゲートに前記信号が入力される第１のＮ
ＭＯＳトランジスタと、ソースが接地点に接続され、ゲ
ートに前記信号が入力されて、ドレインが前記第１のＮ
ＭＯＳトランジスタのソースに接続される第１のＰＭＯ
Ｓトランジスタと、ソースに前記制御信号が入力され、
ゲートが前記第１のＮＭＯＳトランジスタのソースに接
続される第２のＰＭＯＳトランジスタと、ソースが前記
第２のＰＭＯＳトランジスタのドレインに接続され、ゲ
ートに前記信号が入力されて、ドレインが所定の節点Ｂ
に接続される第３のＰＭＯＳトランジスタと、ドレイン
が前記節点Ｂに接続され、ゲートに前記信号が入力され
て、ソースが接地点に接続される第２のＮＭＯＳトラン
ジスタと、ドレインが前記節点Ｂに接続され、ゲートに
前記ＣＭＯＳインバータの反転制御信号が入力されて、
ソースが接地点に接続される第３のＮＭＯＳトランジス
タと、ソースが高電位電源に接続され、ゲートに前記制
御信号が入力されて、ドレインが所定の節点Ａに接続さ
れる第４のＰＭＯＳトランジスタと、ソースが高電位電
源に接続され、ゲートに前記信号が入力されて、ドレイ
ンが前記節点Ａに接続される第５のＰＭＯＳトランジス
タと、ドレインが前記節点Ａに接続され、ゲートに前記
信号が入力される第４のＮＭＯＳトランジスタと、ドレ
インが前記第４のＮＭＯＳトランジスタのソースに接続
され、ゲートに前記第１のＮＭＯＳトランジスタのソー
スが接続されて、ソースが前記第３のＮＭＯＳトランジ
スタのゲートが接続される第５のＮＭＯＳトランジスタ
と、前記節点ＡおよびＢにおける前記信号に対応する出
力信号を受けて、所定の信号を外部に出力する最終段出
力回路とを備えて構成される。The output buffer circuit of the present invention is a CMOS three-state output buffer circuit which outputs a signal output from a predetermined internal circuit to the outside, and inputs a predetermined control signal to the control circuit. A CMOS inverter for inverting and outputting a signal, and a first N having a drain connected to a high-potential power supply and the gate receiving the signal.
The MOS transistor and the source are connected to the ground point, the signal is input to the gate, and the drain is connected to the first N
First PMO connected to source of MOS transistor
The control signal is input to the S transistor and the source,
A second PMOS transistor having a gate connected to the source of the first NMOS transistor, a source connected to the drain of the second PMOS transistor, the gate receiving the signal, and a drain having a predetermined node B
A third PMOS transistor connected to the node B, a drain connected to the node B, a second NMOS transistor connected to the gate to which the signal is input and a source connected to the ground, and a drain connected to the node B. Connected, and the inversion control signal of the CMOS inverter is input to the gate,
A third NMOS transistor whose source is connected to the ground point, and a fourth PMOS transistor whose source is connected to a high potential power supply, whose gate receives the control signal, and whose drain is connected to a predetermined node A , A source is connected to a high potential power supply, the gate is supplied with the signal, and a drain is connected to the node A, and a drain is connected to the node A, and the gate is supplied with the signal. And a drain connected to the source of the fourth NMOS transistor, a gate connected to the source of the first NMOS transistor, and a source connected to the gate of the third NMOS transistor. Receiving a fifth NMOS transistor and an output signal corresponding to the signal at the nodes A and B, Constructed and a final stage output circuit for outputting a constant signal to the outside.
【０００７】なお、前記ＣＭＯＳインバータは、ソース
が高電位電源に接続され、ゲートに前記制御信号が入力
されて、ドレインが所定の節点Ｃに接続される第６のＰ
ＭＯＳトランジスタと、ドレインが前記節点Ｃに接続さ
れ、ゲートに前記制御信号が入力がされて、ドソースが
接地点に接続される第６のＮＭＯＳトランジスタと、に
より構成してもよく、また、前記最終段出力回路は、ソ
ースが高電位電源に接続され、ゲートが前記節点Ａに接
続されて、ドレインが所定の出力端子に接続される第７
のＰＭＯＳトランジスタと、ドレインが前記出力端子に
接続され、ゲートが前記節点Ｂに接続されて、ソースが
接地点に接続される第７のＮＭＯＳトランジスタとによ
り構成してもよい。In the CMOS inverter, the source is connected to the high potential power source, the control signal is input to the gate, and the drain is connected to the predetermined node C.
It may be configured by a MOS transistor and a sixth NMOS transistor having a drain connected to the node C, the gate receiving the control signal, and a drain connected to the ground point. In the stage output circuit, a source is connected to a high potential power source, a gate is connected to the node A, and a drain is connected to a predetermined output terminal.
And a seventh NMOS transistor having a drain connected to the output terminal, a gate connected to the node B, and a source connected to the ground point.
【０００８】[0008]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＮＭＯＳ
トランジスタ１、４、７、８、１１、１２および１４
と、ＰＭＯＳトランジスタ２、３、５、６、９、１０お
よび１３とにより構成されており、ＰＭＯＳトランジス
タ３およびＮＭＯＳトランジスタ４はインバータを形成
し、ＮＭＯＳトランジスタ１、７、８、１１および１２
と、ＰＭＯＳトランジスタ２、５、６、９、１０は制御
回路を形成しており、また、ＰＭＯＳトランジスタ１３
およびＮＭＯＳトランジスタ１４は出力回路を形成して
いる。FIG. 1 is a block diagram showing an embodiment of the present invention. As shown in FIG. 1, in this embodiment, an NMOS
Transistors 1, 4, 7, 8, 11, 12 and 14
And PMOS transistors 2, 3, 5, 6, 9, 10 and 13, the PMOS transistor 3 and the NMOS transistor 4 forming an inverter, and the NMOS transistors 1, 7, 8, 11 and 12
And the PMOS transistors 2, 5, 6, 9, 10 form a control circuit, and the PMOS transistor 13
And the NMOS transistor 14 form an output circuit.
【００１０】図１において、制御信号１０１として
“Ｌ”レベルの信号が入力されると、ＰＭＯＳトランジ
スタ９はオン状態となり、また、ＰＭＯＳトランジスタ
３およびＮＭＯＳトランジスタ４により形成されるイン
バータにも“Ｌ”レベルの制御信号が入力されるため、
その出力レベルは“Ｈ”レベルとなる。従って、ＰＭＯ
Ｓトランジスタ１０、ＮＭＯＳトランジスタ１１および
１２のオン・オフ状態に関わらず、ＰＭＯＳトランジス
タ１３のゲートには“Ｈ”レベルが入力され、ＰＭＯＳ
トランジスタ１３はオフ状態となる。一方ＮＭＯＳトラ
ンジスタ８のゲートにはインバータ出力の“Ｈ”レベル
が入力され、ＮＭＯＳトランジスタ８はオン状態とな
る。また、ＰＭＯＳトランジスタ５のソースに対して
は、制御信号１０１の“Ｌ”レベルが入力されており、
これにより、ＰＭＯＳトランジスタ５、６およびＮＭＯ
Ｓトランジスタ７のオン・オフ状態に関わらずＮＭＯＳ
トランジスタ１４のゲートには“Ｌ”レベルが入力さ
れ、ＮＭＯＳトランジスタ１４はオフ状態となる。従っ
て、ＰＭＯＳトランジスタ１３およびＮＭＯＳトランジ
スタ１４により形成される出力回路の出力端はハイイン
ピーダンス状態となる。In FIG. 1, when a "L" level signal is input as the control signal 101, the PMOS transistor 9 is turned on, and the inverter formed by the PMOS transistor 3 and the NMOS transistor 4 is also "L". Since the level control signal is input,
The output level becomes "H" level. Therefore, PMO
Regardless of the on / off states of the S transistor 10 and the NMOS transistors 11 and 12, the “H” level is input to the gate of the PMOS transistor 13,
The transistor 13 is turned off. On the other hand, the "H" level of the inverter output is input to the gate of the NMOS transistor 8, and the NMOS transistor 8 is turned on. Further, the "L" level of the control signal 101 is input to the source of the PMOS transistor 5,
As a result, the PMOS transistors 5 and 6 and the NMO are
NMOS regardless of the on / off state of the S transistor 7
The "L" level is input to the gate of the transistor 14, and the NMOS transistor 14 is turned off. Therefore, the output terminal of the output circuit formed by the PMOS transistor 13 and the NMOS transistor 14 is in a high impedance state.
【００１１】次に、制御信号１０１として“Ｈ”レベ
ル、入力信号１０２として“Ｌ”レベルが入力されてい
る場合には、ＰＭＯＳトランジスタ９のゲートおよびイ
ンバータの入力レベルとしては“Ｈ”レベルが入力さ
れ、これによりＰＭＯＳトランジスタ９はオフ状態とな
り、インバータ出力は“Ｌ”レベルとなる。また、ＮＭ
ＯＳトランジスタ１、７および１１と、ＰＭＯＳトラン
ジスタ２、６および１０のゲートには、それぞれ“Ｌ”
レベルが入力されて、ＰＭＯＳトランジスタ２、６およ
び１０はオン状態となり、ＮＭＯＳトランジスタ１、７
および１１はオフ状態となる。これにより、ＰＭＯＳト
ランジスタ１０を通してＰＭＯＳトランジスタ１３のゲ
ートには“Ｈ”レベルが入力され、ＰＭＯＳトランジス
タ１３はオフ状態となる。一方、ＰＭＯＳトランジスタ
２を通してＰＭＯＳトランジスタ５のゲートには“Ｌ”
レベルが入力され、ＰＭＯＳトランジスタ５はオン状態
となり、これによりＰＭＯＳトランジスタ５および６を
通してＮＭＯＳトランジスタ１４のゲートには“Ｈ”レ
ベルが入力されて、ＮＭＯＳトランジスタ１４はオン状
態となり、ＰＭＯＳトランジスタ１３およびＮＭＯＳト
ランジスタ１４により形成される出力回路の出力信号１
０５は“Ｌ”レベルの信号として出力される。Next, when "H" level is input as the control signal 101 and "L" level is input as the input signal 102, "H" level is input as the input level of the gate of the PMOS transistor 9 and the inverter. As a result, the PMOS transistor 9 is turned off and the output of the inverter becomes "L" level. Also, NM
"L" is applied to the gates of the OS transistors 1, 7 and 11 and the PMOS transistors 2, 6 and 10, respectively.
When the level is input, the PMOS transistors 2, 6 and 10 are turned on, and the NMOS transistors 1 and 7 are turned on.
And 11 are turned off. As a result, the “H” level is input to the gate of the PMOS transistor 13 through the PMOS transistor 10, and the PMOS transistor 13 is turned off. On the other hand, the "L" is applied to the gate of the PMOS transistor 5 through the PMOS transistor 2.
When the level is input, the PMOS transistor 5 is turned on, whereby the “H” level is input to the gate of the NMOS transistor 14 through the PMOS transistors 5 and 6, the NMOS transistor 14 is turned on, and the PMOS transistor 13 and the NMOS transistor 14 are turned on. Output signal 1 of the output circuit formed by the transistor 14
05 is output as an "L" level signal.
【００１２】上記の状態において、入力信号１０２とし
て“Ｈ”レベルの信号が入力されると、ＮＭＯＳトラン
ジスタ１、７および１１はオン状態となり、ＰＭＯＳト
ランジスタ２、６および１０はオフ状態となって、ＮＭ
ＯＳトランジスタ１４のゲートには“Ｌ”レベルが入力
され、ＮＭＯＳトランジスタ１４は即オフの状態とな
る。一方、ＰＭＯＳトランジスタ５およびＮＭＯＳトラ
ンジスタ１２のゲートには、ＮＭＯＳトランジスタ１を
通して“Ｈ”レベルからＮＭＯＳトランジスタのスレッ
シュホールド電圧だけ下降した電位レベルが入力され、
ＮＭＯＳトランジスタ１２がオン状態になった時点にお
いて、ＮＭＯＳトランジスタ４、１２および１１を通し
てＰＭＯＳトランジスタ１３のゲートには“Ｌ”レベル
が入力されて、ＰＭＯＳトランジスタ１３はオン状態と
なる。従って、ＮＭＯＳトランジスタ１４がオフ状態に
なってからＰＭＯＳトランジスタ１３がオン状態となる
までには或る時間差を生ずる状態となり、出力回路を形
成するＰＭＯＳトランジスタ１３およびＮＭＯＳトラン
ジスタ１４が、同時にオン状態となる期間は大幅に短縮
される。In the above state, when an "H" level signal is input as the input signal 102, the NMOS transistors 1, 7 and 11 are turned on and the PMOS transistors 2, 6 and 10 are turned off. NM
The "L" level is input to the gate of the OS transistor 14, and the NMOS transistor 14 is immediately turned off. On the other hand, to the gates of the PMOS transistor 5 and the NMOS transistor 12, the potential level which is lowered from the “H” level by the threshold voltage of the NMOS transistor is input through the NMOS transistor 1,
When the NMOS transistor 12 is turned on, the “L” level is input to the gate of the PMOS transistor 13 through the NMOS transistors 4, 12 and 11, and the PMOS transistor 13 is turned on. Therefore, there is a certain time difference between the NMOS transistor 14 being turned off and the PMOS transistor 13 being turned on, and the PMOS transistor 13 and the NMOS transistor 14 forming the output circuit are turned on at the same time. The period will be greatly shortened.
【００１３】図３（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）および（ｆ）は、本実施例における動作信号のタ
イミング図であるが、図３（ｆ）に示される終段出力回
路における貫通電流Ｉ1 が、図４（ｆ）に示される従来
の貫通電流Ｉ1 に比較して、軽減されていることが理解
される。3 (a), (b), (c), (d),
(E) and (f) are timing charts of operation signals in the present embodiment. The through current I 1 in the final stage output circuit shown in (f) of FIG. It is understood that the current is reduced as compared with the through current I 1 of
【００１４】[0014]
【発明の効果】以上説明したように、本発明は、ＣＭＯ
Ｓスリーステート出力バッファ回路に適用されて、終段
出力回路における貫通電流を抑制することができるとい
う効果がある。As described above, according to the present invention, the CMO
When applied to the S three-state output buffer circuit, there is an effect that the shoot-through current in the final stage output circuit can be suppressed.
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】従来例を示す回路図である。FIG. 2 is a circuit diagram showing a conventional example.
【図３】本発明の一実施例における動作信号のタイミン
グ図である。FIG. 3 is a timing diagram of operation signals according to an embodiment of the present invention.
【図４】従来例における動作信号のタイミング図であ
る。FIG. 4 is a timing diagram of operation signals in a conventional example.
１、４、７、８、１１、１２、１４、１６、１７、１
９、２２、２３、２６ＮＭＯＳトランジスタ ２、３、５、６、９、１０、１３、１５、１８、２０、
２１、２４、２５ＰＭＯＳトランジスタ1, 4, 7, 8, 11, 12, 14, 16, 17, 1
9, 22, 23, 26 NMOS transistors 2, 3, 5, 6, 9, 10, 13, 15, 18, 20,
21, 24, 25 PMOS transistors
Claims (2)
部に出力するＣＭＯＳスリーステート出力バッファ回路
において、 所定の制御信号を入力して、当該制御信号を反転して出
力するＣＭＯＳインバータと、 ドレインが高電位電源に接続され、ゲートに前記信号が
入力される第１のＮＭＯＳトランジスタと、 ソースが接地点に接続され、ゲートに前記信号が入力さ
れて、ドレインが前記第１のＮＭＯＳトランジスタのソ
ースに接続される第１のＰＭＯＳトランジスタと、 ソースに前記制御信号が入力され、ゲートが前記第１の
ＮＭＯＳトランジスタのソースに接続される第２のＰＭ
ＯＳトランジスタと、 ソースが前記第２のＰＭＯＳトランジスタのドレインに
接続され、ゲートに前記信号が入力されて、ドレインが
所定の節点Ｂに接続される第３のＰＭＯＳトランジスタ
と、 ドレインが前記節点Ｂに接続され、ゲートに前記信号が
入力されて、ソースが接地点に接続される第２のＮＭＯ
Ｓトランジスタと、 ドレインが前記節点Ｂに接続され、ゲートに前記ＣＭＯ
Ｓインバータの反転制御信号が入力されて、ソースが接
地点に接続される第３のＮＭＯＳトランジスタと、 ソースが高電位電源に接続され、ゲートに前記制御信号
が入力されて、ドレインが所定の節点Ａに接続される第
４のＰＭＯＳトランジスタと、 ソースが高電位電源に接続され、ゲートに前記信号が入
力されて、ドレインが前記節点Ａに接続される第５のＰ
ＭＯＳトランジスタと、 ドレインが前記節点Ａに接続され、ゲートに前記信号が
入力される第４のＮＭＯＳトランジスタと、 ドレインが前記第４のＮＭＯＳトランジスタのソースに
接続され、ゲートに前記第１のＮＭＯＳトランジスタの
ソースが接続されて、ソースが前記第３のＮＭＯＳトラ
ンジスタのゲートが接続される第５のＮＭＯＳトランジ
スタと、 前記節点ＡおよびＢにおける前記信号に対応する出力信
号を受けて、所定の信号を外部に出力する最終段出力回
路と、 を備えることを特徴とする出力バッファ回路。1. A CMOS three-state output buffer circuit for outputting a signal output from a predetermined internal circuit to the outside, a CMOS inverter for inputting a predetermined control signal, inverting and outputting the control signal, and a drain Is connected to a high-potential power supply, the gate is supplied with the signal, and the source is connected to the ground point, the gate is supplied with the signal, and the drain is the source of the first NMOS transistor. And a second PM connected to the source of the first NMOS transistor and a gate connected to the source of the first NMOS transistor.
An OS transistor, a third PMOS transistor having a source connected to the drain of the second PMOS transistor, the gate inputting the signal, and a drain connected to a predetermined node B, and a drain connected to the node B. A second NMO connected to the gate, the signal being input to the gate, and the source connected to the ground point
The S transistor and the drain are connected to the node B, and the gate is the CMO.
A third NMOS transistor, to which an inversion control signal of the S inverter is input, the source of which is connected to the ground point, a source of which is connected to a high potential power source, the control signal is input to the gate, and a drain of which has a predetermined node A fourth PMOS transistor connected to A, a source connected to a high-potential power supply, a gate to which the signal is input, and a drain connected to the node A at a fifth P
A fourth NMOS transistor having a MOS transistor and a drain connected to the node A, the gate receiving the signal; and a drain connected to the source of the fourth NMOS transistor and having a gate connected to the first NMOS transistor A fifth NMOS transistor having a source connected thereto and a source connected to the gate of the third NMOS transistor, and an output signal corresponding to the signal at the nodes A and B, and receiving a predetermined signal from the outside. An output buffer circuit comprising: a final stage output circuit for outputting to the.
電位電源に接続され、ゲートに前記制御信号が入力され
て、ドレインが所定の節点Ｃに接続される第６のＰＭＯ
Ｓトランジスタと、 ドレインが前記節点Ｃに接続され、ゲートに前記制御信
号が入力がされて、ドソースが接地点に接続される第６
のＮＭＯＳトランジスタと、 により構成され、 前記最終段出力回路が、ソースが高電位電源に接続さ
れ、ゲートが前記節点Ａに接続されて、ドレインが所定
の出力端子に接続される第７のＰＭＯＳトランジスタ
と、 ドレインが前記出力端子に接続され、ゲートが前記節点
Ｂに接続されて、ソースが接地点に接続される第７のＮ
ＭＯＳトランジスタと、 により構成される請求項１記載のバッファ出力回路。2. A sixth PMO in which the CMOS inverter has a source connected to a high-potential power supply, a gate to which the control signal is input, and a drain connected to a predetermined node C.
A sixth transistor in which an S transistor and a drain are connected to the node C, the control signal is input to the gate, and the source is connected to the ground point
And a source connected to a high potential power supply, a gate connected to the node A, and a drain connected to a predetermined output terminal. And a drain connected to the output terminal, a gate connected to the node B, and a source connected to the ground point.
The buffer output circuit according to claim 1, comprising a MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008855A JPH05199099A (en) | 1992-01-22 | 1992-01-22 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008855A JPH05199099A (en) | 1992-01-22 | 1992-01-22 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199099A true JPH05199099A (en) | 1993-08-06 |
Family
ID=11704345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008855A Withdrawn JPH05199099A (en) | 1992-01-22 | 1992-01-22 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199099A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9124224B2 (en) | 2011-06-16 | 2015-09-01 | Samsung Electro-Mechanics Co., Ltd. | Power generating circuit and switching circuit |
-
1992
- 1992-01-22 JP JP4008855A patent/JPH05199099A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9124224B2 (en) | 2011-06-16 | 2015-09-01 | Samsung Electro-Mechanics Co., Ltd. | Power generating circuit and switching circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |