JP4063982B2 - Level shifter circuit and semiconductor device using the same - Google Patents

Level shifter circuit and semiconductor device using the same Download PDF

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【０００１】
【発明の属する技術分野】
本発明は、入力信号を異なる振幅の出力信号に変換するレベルシフタ回路およびそれを用いた半導体装置に関するものである。
【０００２】
【従来の技術】
半導体論理回路において、低電圧レベル信号振幅を高電圧レベル信号振幅に変える構成は、低電圧レベル信号振幅の論理回路により消費電力の削減を行い、さらに半導体集積回路からの信号出力を半導体集積回路外部信号振幅規格に合わせるために高電位レベル信号振幅に変換する場合に使われ、半導体集積回路の低消費電力化に寄与している。これに用いられる従来のレベルシフタ回路の一例を図１３に示す。
【０００３】
図１３において、１，２，１１はＣＭＯＳインバータ、２１，２２はＮチャネルＭＯＳトランジスタ、３１，３２はＰチャネルＭＯＳトランジスタ、４１は高電源電圧ＶＤＤＨを供給する電源線、４２は低電源電圧ＶＤＤＬを供給する電源線、４３はグラウンド電圧ＧＮＤを供給する電源線であり、ＶＤＤＨ＞ＶＤＤＬ＞ＧＮＤである。
【０００４】
この従来のレベルシフタ回路の動作を説明する。
【０００５】
インバータ１には、低電源電圧ＶＤＤＬとグラウンド電圧ＧＮＤ間の電圧振幅を持つ信号ｉが入力される。まず、入力信号ｉがグラウンド電圧ＧＮＤレベルから低電源電圧ＶＤＤＬレベルに変化した場合、インバータ１の出力電圧すなわちインバータ２の入力電圧は、低電源電圧ＶＤＤＬレベルからグラウンド電圧ＧＮＤレベルへ変化する。それと同時にインバータ２の出力電圧はグラウンド電圧ＧＮＤレベルから低電源電圧ＶＤＤＬレベルへ変化する。これらの動作により、ＮチャネルＭＯＳトランジスタ２１はオフからオンへ、ＮチャネルＭＯＳトランジスタ２２はオンからオフへ変化する。これにより、ＮチャネルＭＯＳトランジスタ２１のドレインはＶＤＤＨレベルからＧＮＤレベルへ変化し、ＰチャネルＭＯＳトランジスタ３２はオフからオンへ変化し、同時にＮチャネルＭＯＳトランジスタ２２がオフへ変化していることからＮチャネルＭＯＳトランジスタ２２のドレイン電圧はＶＤＤＨレベルへ変化していく。これによりＰチャネルＭＯＳトランジスタ３１はオンからオフへ変化する。そして、ＮチャネルＭＯＳトランジスタ２１のドレインがＧＮＤレベルになり、ＮチャネルＭＯＳトランジスタ２２のドレインがＶＤＤＨレベルになり、ＮチャネルＭＯＳトランジスタ２１のドレインに接続されたインバータ１１からの出力信号ｏがＶＤＤＨレベルになり動作が完了する。
【０００６】
また、入力信号ｉがＶＤＤＨレベルからＧＮＤレベルに変化した場合には逆の動作が行われ、出力信号ｏがＧＮＤレベルになり動作が完了する。
【０００７】
以上の動作は、電源線４１，４２，４３から供給される高電源電圧ＶＤＤＨ，低電源電圧ＶＤＤＬおよびグラウンド電圧ＧＮＤが一定で、入力信号ｉの信号振幅と出力信号ｏの信号振幅が一定であることを前提にＭＯＳトランジスタの設計パラメータ（ゲート長，ゲート幅）を最適化しており、これにより最適な遅延特性を得ている。
【０００８】
【発明が解決しようとする課題】
レベルシフタ回路の必要性は前述した通りであるが、消費電力を更に下げる為に半導体集積回路の動作モードに応じて最適な電圧を与えることが考えられる。例えば、高速な動作が求められる場合には電源電圧を上げ、外部からの信号を待っている等の低速動作が許容されるモードでは電源電圧を低下させる手法である。しかしながら上記従来の構成では、例えば電源線４２から供給される低電源電圧ＶＤＤＬが低下した場合に、ＮチャネルＭＯＳトランジスタ２１及び２２の電流駆動能力が低下し、それぞれのＮチャネルＭＯＳトランジスタ２１，２２のドレインに接続されているＰチャネルＭＯＳトランジスタ３１，３２からの電流量が勝ってくることにより信号レベルの変化が遅くなり、貫通電流が増加する。また、電源線４１から供給される高電源電圧ＶＤＤＨを上げた場合においても、ＰチャネルＭＯＳトランジスタ３１，３２の電流量が増大し、ＮチャネルＭＯＳトランジスタ２１，２２の電流駆動能力に勝ることになり、同様に信号変化時間の劣化と貫通電流の増加が生じる。
【０００９】
さらに、消費電力を削減するためには使用しない論理回路ブロックの電源供給を停止する場合がある。この場合、電源線４１からの電源供給を停止したときには問題は生じないが、電源線４２からの電源供給を停止したときには、ＮチャネルＭＯＳトランジスタ２１，２２のゲート電位が過渡的に不定となり、電源線４１から電源線４３への貫通電流が生じ、また出力信号ｏも不定になるという問題がある。
【００１０】
一方、半導体プロセスの微細化により半導体集積回路上のトランジスタの増加と処理速度の高速化により消費電力の増加が問題となっているため、論理回路ブロック毎に動作上、必要最小限の電源供給により消費電力を削減する手段が提案されている。論理回路ブロック毎に最適な電源電圧を供給する為にブロック間の信号振幅が動作モードに応じて変化する場合が懸念される。
【００１１】
また、例えばＶＤＤ１（＝３．３Ｖ）およびＶＤＤ２（＝２．５Ｖ）の２電源を用いた機能ブロックの場合、従来、レベルシフタ回路はどちらか一方のブロック内に配置される。これによりレベルシフタ回路を含むブロックにはＶＤＤ１とＶＤＤ２の電源配線をブロック内に引き込む必要があり、この電源配線の引き込みによりレイアウト面積が増加するという問題がある。このように２電源以上のＬＳＩにおいて面積増加が非常に大きくなり、ブロック内に２電源を入れた場合として、リアライズ社「低消費電力，高速ＬＳＩ技術」の１０９頁〜１１４頁の２電源設計技術によれば、機能ブロックで１５％面積が増加することになる。
【００１２】
本発明の目的は、電源電位を変化させた場合の動作速度の低下と貫通電流の増加を抑えることができるレベルシフタ回路を提供することである。
【００１３】
さらには、電源供給を停止したときの貫通電流を削減でき、また、そのときの出力信号を固定できるレベルシフタ回路を提供することである。
【００１４】
また、論理ブロック内に複数電源を有する場合に、電源配線の引き回しによるレイアウト面積の増加を抑制できる半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
請求項１記載のレベルシフタ回路は、第１の電源電位と第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、第１の電源電位と第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換し、第３の電源電位が動作モードに応じて変化するレベルシフタ回路であって、ゲートに入力信号の非反転信号を入力し、ソースを第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、ゲートに入力信号の反転信号を入力し、ソースを第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、ゲートを第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャンネルＭＯＳトランジスタと、ゲートを第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第２のＮチャネルＭＯＳトランジスタのドレインに接続した第２のＰチャンネルＭＯＳトランジスタと、ソースを第３の電源電位に接続し、ドレインを第１と第2のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャンネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させ出力信号として取り出すインバータと、第３のＰチャネルＭＯＳトランジスタのゲート電位を、動作モードに応じて変化する第３の電源電位の変化に応じて制御する制御回路とを備えたことを特徴とする。
請求項２記載のレベルシフタ回路は、第１の電源電位と第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、第１の電源電位と第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換し、第３の電源電位が少なくとも２種類の異なる設定値に変化するレベルシフタ回路であって、ゲートに入力信号の非反転信号を入力し、ソースを第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、ゲートに入力信号の反転信号を入力し、ソースを第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、ゲートを第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャンネルＭＯＳトランジスタと、ゲートを第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第２のＮチャネルＭＯＳトランジスタのドレインに接続した第２のＰチャンネルＭＯＳトランジスタと、ソースを第３の電源電位に接続し、ドレインを第１と第 2 のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャンネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させ出力信号として取り出すインバータと、第３のＰチャネルＭＯＳトランジスタのゲート電位を、第３の電源電位が少なくとも２種類の異なる設定値に変化することに応じて制御する制御回路とを備えたことを特徴とする。
【００１６】
この構成によれば、第３のＰチャネルＭＯＳトランジスタと制御回路を設け、制御回路が出力側の第３の電源電位の変化に応じて第３のＰチャネルＭＯＳトランジスタのゲート電位を制御することにより、第３の電源電位を上げた場合でも、第１，第２のＰチャネルＭＯＳトランジスタの電流駆動能力と第１，第２のＮチャネルＭＯＳトランジスタの電流駆動能力の引き合いをより早く完了させることができ、動作速度の低下と貫通電流の増加を抑えることができる。
【００１７】
請求項３記載のレベルシフタ回路は、第１の電源電位と第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、第１の電源電位と第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換し、第２の電源電位が動作モードに応じて変化するレベルシフタ回路であって、ゲートに入力信号の非反転信号を入力し、ソースを第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、ゲートに入力信号の反転信号を入力し、ソースを第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、ゲートを第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャンネルＭＯＳトランジスタと、ゲートを第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第２のＮチャネルＭＯＳトランジスタのドレインに接続した第２のＰチャンネルＭＯＳトランジスタと、ソースを第３の電源電位に接続し、ドレインを第１と第2のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャンネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させ出力信号として取り出すインバータと、第３のＰチャネルＭＯＳトランジスタのゲート電位を、動作モードに応じて変化する第２の電源電位の変化に応じて制御する制御回路とを備えたことを特徴とする。
請求項４記載のレベルシフタ回路は、第１の電源電位と第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、第１の電源電位と第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換し、第２の電源電位が少なくとも２種類の異なる設定値に変化するレベルシフタ回路であって、ゲートに入力信号の非反転信号を入力し、ソースを第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、ゲートに入力信号の反転信号を入力し、ソースを第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、ゲートを第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャンネルＭＯＳトランジスタと、ゲートを第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第２のＮチャネルＭＯＳトランジスタのドレインに接続した第２のＰチャンネルＭＯＳトランジスタと、ソースを第３の電源電位に接続し、ドレインを第１と第 2 のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャンネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させ出力信号として取り出すインバータと、第３のＰチャネルＭＯＳトランジスタのゲート電位を、第２の電源電位が少なくとも２種類の異なる設定値に変化することに応じて制御する制御回路とを備えたことを特徴とする。
【００１８】
この構成によれば、第３のＰチャネルＭＯＳトランジスタと制御回路を設け、制御回路が入力側の第２の電源電位の変化に応じて第３のＰチャネルＭＯＳトランジスタのゲート電位を制御することにより、第２の電源電位を低下させた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
【００１９】
請求項５記載のレベルシフタ回路は、請求項１，２，３または４記載のレベルシフタ回路において、第３の電源電位を第２の電源電位より低い電位とし、第２の電源電位を第１の電源電位より低い電位とし、ＮチャネルＭＯＳトランジスタに代えてＰチャネルＭＯＳトランジスタを用い、ＰチャネルＭＯＳトランジスタに代えてＮチャネルＭＯＳトランジスタを用いたものである。
【００２０】
請求項６記載のレベルシフタ回路は、第１の電源電位と第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、第１の電源電位と第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換し、第３の電源電位が動作モードに応じて変化するレベルシフタ回路であって、ゲートに入力信号の非反転信号を入力し、ソースを第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、ゲートに入力信号の反転信号を入力し、ソースを第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、ゲートを第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャンネルＭＯＳトランジスタと、ゲートを第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第２のＮチャネルＭＯＳトランジスタのドレインに接続した第２のＰチャンネルＭＯＳトランジスタと、ソースを第３の電源電位に接続し、ドレインを第１と第 2 のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャンネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させ出力信号として取り出すインバータと、第３のＰチャネルＭＯＳトランジスタのゲート電位を、動作モードに応じて変化する第３の電源電位の変化に応じて制御する制御回路とを備えている。そして、制御回路が、ソースを第３の電源電位に接続した第４のＰチャネルＭＯＳトランジスタと、第４のＰチャネルＭＯＳトランジスタのドレインと第１の電源電位との間に接続した抵抗と、プラス側入力端に第４のＰチャネルＭＯＳトランジスタのドレインを接続し、マイナス側入力端に参照電圧を接続し、出力端を第４のＰチャネルＭＯＳトランジスタのゲートに接続したカレントミラー増幅回路とからなり、第４のＰチャネルＭＯＳトランジスタのゲートを第３のＰチャネルＭＯＳトランジスタのゲートに接続したことを特徴とする。
【００２１】
請求項７記載のレベルシフタ回路は、第１の電源電位と第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、第１の電源電位と第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換し、第３の電源電位が動作モードに応じて変化するレベルシフタ回路であって、ゲートに入力信号の非反転信号を入力し、ソースを第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、ゲートに入力信号の反転信号を入力し、ソースを第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、ゲートを第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャンネルＭＯＳトランジスタと、ゲートを第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第２のＮチャネルＭＯＳトランジスタのドレインに接続した第２のＰチャンネルＭＯＳトランジスタと、ソースを第３の電源電位に接続し、ドレインを第１と第 2 のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャンネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させ出力信号として取り出すインバータと、第３のＰチャネルＭＯＳトランジスタのゲート電位を、動作モードに応じて変化する第３の電源電位の変化に応じて制御する制御回路とを備えている。そして、制御回路が、ソースを第３の電源電位に接続しドレインおよびゲート間を接続した第４のＰチャネルＭＯＳトランジスタと、ドレインを第４のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第３のＮチャネルＭＯＳトランジスタとからなり、第４のＰチャネルＭＯＳトランジスタのゲートを第３のＰチャネルＭＯＳトランジスタのゲートに接続したことを特徴とする。
【００２２】
請求項８記載のレベルシフタ回路は、第１の電源電位と第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、第１の電源電位と第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換し、第３の電源電位が少なくとも２種類の異なる設定値に変化するレベルシフタ回路であって、ゲートに入力信号の非反転信号を入力し、ソースを第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、ゲートに入力信号の反転信号を入力し、ソースを第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、ゲートを第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャンネルＭＯＳトランジスタと、ゲートを第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第２のＮチャネルＭＯＳトランジスタのドレインに接続した第２のＰチャンネルＭＯＳトランジスタと、ソースを第３の電源電位に接続し、ドレインを第１と第 2 のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャンネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させ出力信号として取り出すインバータと、第３のＰチャネルＭＯＳトランジスタのゲート電位を、第３の電源電位が少なくとも２種類の異なる設定値に変化することに応じて制御する制御回路とを備えている。そして、制御回路が、ソースを第２の電源電位に接続しドレインおよびゲート間を接続した第４のＰチャネルＭＯＳトランジスタと、ドレインを第４のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第３のＮチャネルＭＯＳトランジスタと、ソースを第３の電源電位に接続しゲートを第４のＰチャネルＭＯＳトランジスタのゲートに接続した第５のＰチャネルＭＯＳトランジスタと、ドレインを第５のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第４のＮチャネルＭＯＳトランジスタとからなり、第５のＰチャネルＭＯＳトランジスタのドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続したことを特徴とする。
【００２３】
請求項９記載のレベルシフタ回路は、請求項６記載のレベルシフタ回路において、ソースを第３の電源電位に接続しドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続した第５のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に第５のＰチャネルＭＯＳトランジスタをオンにするとともにカレントミラー増幅回路の動作を停止させるようにしたことを特徴とする。
【００２４】
この構成によれば、第２の電源電位の供給が停止した場合に、第５のＰチャネルＭＯＳトランジスタをオンすることにより、第３のＰチャネルＭＯＳトランジスタがオフとなり貫通電流を削減できる。
【００２５】
請求項１０記載のレベルシフタ回路は、請求項９記載のレベルシフタ回路において、カレントミラー増幅回路が、ソースを第３の電源電位に接続し、ゲートおよびドレイン間を接続した第６のＰチャネルＭＯＳトランジスタと、ソースを第３の電源電位に接続し、ゲートを第６のＰチャネルＭＯＳトランジスタのゲートに接続し、ドレインをカレントミラー増幅回路の出力端とした第７のＰチャネルＭＯＳトランジスタと、ドレインを第６のＰチャネルＭＯＳトランジスタのドレインに接続し、ゲートをカレントミラー増幅回路のプラス側入力端とした第３のＮチャネルＭＯＳトランジスタと、ドレインを第７のＰチャネルＭＯＳトランジスタのドレインに接続し、ゲートをカレントミラー増幅回路のマイナス側入力端とした第４のＮチャネルＭＯＳトランジスタと、ドレインを第３および第４のＮチャネルＭＯＳトランジスタのソースに接続し、ソースを第１の電源電位に接続した第５のＮチャネルＭＯＳトランジスタと、ドレインを第３の電源電位に接続した第６のＮチャネルＭＯＳトランジスタと、第６のＮチャネルＭＯＳトランジスタのソースと第１の電源電位との間に接続され第５のＮチャネルＭＯＳトランジスタのゲートに飽和領域で動作する電圧を印加するための分圧用の抵抗とからなり、第２の電源電位の供給を停止する際に第６のＮチャネルＭＯＳトランジスタをオフにしてカレントミラー増幅回路の動作を停止させるようにしたことを特徴とする。
【００２６】
請求項１１記載のレベルシフタ回路は、請求項７記載のレベルシフタ回路において、ソースを第３の電源電位に接続しドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続した第５のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に第５のＰチャネルＭＯＳトランジスタをオンにすることを特徴とする。
【００２７】
この構成によれば、第２の電源電位の供給が停止した場合に、第５のＰチャネルＭＯＳトランジスタをオンすることにより、第３のＰチャネルＭＯＳトランジスタがオフとなり貫通電流を削減できる。
【００２８】
請求項１２記載のレベルシフタ回路は、請求項８記載のレベルシフタ回路において、ソースを第３の電源電位に接続しドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続した第６のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に第６のＰチャネルＭＯＳトランジスタをオンにすることを特徴とする。
【００２９】
この構成によれば、第２の電源電位の供給が停止した場合に、第６のＰチャネルＭＯＳトランジスタをオンすることにより、第３のＰチャネルＭＯＳトランジスタがオフとなり貫通電流を削減できる。
【００３０】
請求項１３記載のレベルシフタ回路は、請求項９，１０，１１または１２記載のレベルシフタ回路において、ソースを第１の電源電位に接続し、ドレインを第１のＰチャネルＭＯＳトランジスタのドレインに接続し、ゲートを第３のＰチャネルＭＯＳトランジスタのゲートに接続した出力固定用のＮチャネルＭＯＳトランジスタを設けたことを特徴とする。
【００３１】
この構成によれば、第２の電源電位の供給が停止した場合に、ソースが第３の電源電位に接続されドレインが第３のＰチャネルＭＯＳトランジスタのゲートに接続されたＰチャネルＭＯＳトランジスタがオンすることにより、出力固定用のＮチャネルＭＯＳトランジスタがオンとなり、出力信号を固定することができる。
【００３２】
請求項１４記載の半導体装置は、同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、共通電源論理回路ブロックの周囲に、請求項１，２，３，４，５，６，７，８，９，１０，１１，１２または１３記載のレベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置している。
【００３３】
この構成によれば、論理ブロック内に複数電源を有する場合に対して、複数の電源配線を的確に配置し、電源配線の引回しによるレイアウト面積の増加を抑制することが可能となる。
【００３４】
請求項１５記載の半導体装置は、異なる電源電圧で動作する２つの論理回路ブロック間の配線が、請求項１，２，３，４，５，６，７，８，９，１０，１１，１２または１３記載のレベルシフタ回路の入力信号の非反転信号および反転信号の信号線となるように、レベルシフタ回路を２つの論理回路ブロック内に分割して配置している。
【００３５】
この構成により、電源線の引き回しが無く、レイアウト面積を小さくできる。
【００４０】
【発明の実施の形態】
以下に本発明の実施の形態について図面を用いて説明する。
【００４１】
〔第１の実施の形態〕
図１は本発明の第１の実施の形態におけるレベルシフタ回路の第１の構成例を示す回路図である（請求項１，２，６に対応）。図１において、１，２，１１はインバータ、２１，２２は第１，第２のＮチャネルＭＯＳトランジスタ、３１，３２は第１，第２のＰチャネルＭＯＳトランジスタ、４１は高電源電圧ＶＤＤＨ（第３の電源電位）を供給する電源線、４２は低電源電圧ＶＤＤＬ（第２の電源電位）を供給する電源線、４３はグラウンド電圧ＧＮＤ（第１の電源電位）を供給する電源線であり、ＶＤＤＨ＞ＶＤＤＬ＞ＧＮＤである。以上は図１３の従来例と同様である。３３，３４は第４，第３のＰチャネルＭＯＳトランジスタ、６１は抵抗、７１はカレントミラー増幅回路、８１は電源線４１から供給される高電源電圧ＶＤＤＨのレベル変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路である。なお、入力信号ｉは低電源電圧ＶＤＤＬにより動作する第１の信号処理回路（図示せず）から入力され、出力信号ｏは高電源電圧ＶＤＤＨにより動作する第２の信号処理回路（図示せず）へ出力される。また、インバータ１および２は入力信号ｉの反転・非反転回路を構成し、インバータ２の出力信号は入力信号ｉの非反転信号であり、インバータ１の出力信号は入力信号ｉの反転信号となる。
【００４２】
この図１の回路は、従来例の図１３の回路に、ＰチャネルＭＯＳトランジスタ３４および制御回路８１が付加された構成である。ＰチャネルＭＯＳトランジスタ３４は、電源線４１とＰチャネルＭＯＳトランジスタ３１および３２のソースとの間に挿入され、そのゲートに制御回路８１の出力（カレントミラー増幅回路７１の出力）が接続されている。制御回路８１は、電源線４１にソースが接続されたＰチャネルＭＯＳトランジスタ３３と、ＰチャネルＭＯＳトランジスタ３３のドレインと電源線４３との間に接続された抵抗６１と、出力がＰチャネルＭＯＳトランジスタ３３，３４のゲートに接続されたカレントミラー増幅回路７１とからなる。カレントミラー増幅回路７１のプラス（＋）側の入力電圧Ｖ+ はＰチャネルＭＯＳトランジスタ３３と抵抗６１との接続点ｎ（ＰチャネルＭＯＳトランジスタ３３のドレイン）から供給され、マイナス（−）側の入力電圧Ｖ- は参照電圧端子５１から供給される。
【００４３】
このように構成される図１のレベルシフタ回路の動作を、図１３の従来例の回路と比較しながら説明する。
【００４４】
まず、図１３の回路では、電源線４１，４３間の電圧で動作する論理回路ブロックの動作モードにより電源線４１の電位レベルを変化させる場合において、電源線４１の電位レベルを上げた場合、ＰチャネルＭＯＳトランジスタ３１もしくは３２のゲート電圧は、オンしているときには電源線４１と電源線４３の間の電位がかかっており、電源線４１の電位を上げる前に比べて電流駆動能力が上がっていることになる。そこに信号の変化があった場合、ＮチャネルＭＯＳトランジスタ２１もしくは２２は以前と同じゲート電圧レベルによりこの電流に勝り、ドレイン側の電位を下げることになる。
【００４５】
これに対して、図１の回路では、ＰチャネルＭＯＳトランジスタ３４により電流を制限することによりＮチャネルＭＯＳトランジスタ２１もしくは２２の電流によりドレイン側の電位を速やかに低下させる。ＰチャネルＭＯＳトランジスタ３４の制御回路８１により、電源線４１の電位が上昇した場合にはＰチャネルＭＯＳトランジスタ３４のゲート電位を上昇させ、電源線４１の電位が降下した場合にはＰチャネルＭＯＳトランジスタ３４のゲート電位を降下させる。
【００４６】
制御回路８１において、参照電圧端子５１から入力される参照電圧Ｖ- は一定電圧とする。電源線４１の電位が下降すると、ＰチャネルＭＯＳトランジスタ３３のゲート・ソース電圧の低下によりノードｎの電位が下降する。これにより、カレントミラー増幅回路７１の出力は下降し、ＰチャネルＭＯＳトランジスタ３４のゲート・ソース間電位差が大きくなる。ＰチャネルＭＯＳトランジスタ３４のドレイン電流は入力信号ｉの信号変化時により電流を流すことで、電源線４１とＰチャネルＭＯＳトランジスタ３４のドレインとの電位差を小さくし、ＰチャネルＭＯＳトランジスタ３１，３２のソース・ドレイン間電圧が上昇する。電源線４１の電位が上昇した場合には、上記と逆の動作によりＰチャネルＭＯＳトランジスタ３１，３２のソース・ドレイン間電圧は下降する。
【００４７】
このように、図１の回路では、ＰチャネルＭＯＳトランジスタ３１，３２と電源線４１との間にＰチャネルＭＯＳトランジスタ３４を挿入し、電源線４１の電位（ＶＤＤＨ）の変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路８１を設けたことにより、電源線４１の電位を上げた場合でも、ＰチャネルＭＯＳトランジスタ３１，３２の電流駆動能力とＮチャネルＭＯＳトランジスタ２１，２２の電流駆動能力の引き合いをより早く完了させることができ、動作速度の低下と貫通電流の増加を抑えることができる。
【００４８】
また、図２は本発明の第１の実施の形態におけるレベルシフタ回路の第２の構成例を示す回路図である（請求項１，２，７に対応）。図２において、２４はゲート端子５３の印加電圧により制御され定電流源として用いられる第３のＮチャネルＭＯＳトランジスタ、３３は第４のＰチャネルＭＯＳトランジスタ、８２は電源線４１から供給される高電源電圧ＶＤＤＨのレベル変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路であり、その他の図１と対応する部分には同一符号を付し、説明を省略する。
【００４９】
この図２の回路は、ＰチャネルＭＯＳトランジスタ３４を付加したことは図１の回路と同じであるが、図１の制御回路８１に代えて制御回路８２を設けている。この制御回路８２は、電源線４１にソースが接続されたＰチャネルＭＯＳトランジスタ３３と、ドレインがＰチャネルＭＯＳトランジスタ３３のドレインと接続されソースが電源線４３と接続されたＮチャネルＭＯＳトランジスタ２４とからなり、ＰチャネルＭＯＳトランジスタ３３のゲートとドレインが共通接続されてＰチャネルＭＯＳトランジスタ３４のゲートに接続されている。
【００５０】
このように構成される図２のレベルシフタ回路の動作を説明する。
【００５１】
図２の回路も図１の回路同様、電源線４１の電位を変化させる場合を想定した回路である。ＮチャネルＭＯＳトランジスタ２４は定電流源として使用するものであり、ゲート端子５３にはＮチャネルＭＯＳトランジスタ２４が飽和領域で動作する電圧が印加される。電源線４１の電位レベルを上昇させた場合に、ＰチャネルＭＯＳトランジスタ３３は、ＮチャネルＭＯＳトランジスタ２４の定電流源により電流量が制限されている為にドレイン電位が上昇する。これによりＰチャネルＭＯＳトランジスタ３４のゲート電位も上昇し、ＰチャネルＭＯＳトランジスタ３４を流れる電流が制限される。なお、電源線４１の電位レベルを低下させた場合には逆の動作が行われる。
【００５２】
このように、図２の回路でも、図１の回路同様、ＰチャネルＭＯＳトランジスタ３１，３２と電源線４１との間にＰチャネルＭＯＳトランジスタ３４を挿入し、電源線４１の電位（ＶＤＤＨ）の変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路８２を設けたことにより、電源線４１の電位を上げた場合でも、ＰチャネルＭＯＳトランジスタ３１，３２の電流駆動能力とＮチャネルＭＯＳトランジスタ２１，２２の電流駆動能力の引き合いをより早く完了させることができ、動作速度の低下と貫通電流の増加を抑えることができる。
【００５３】
また、図２の回路では、図１の回路のようにカレントミラー増幅回路７１を設けた場合よりも素子数を削減することができる。
【００５４】
図３は本発明の第１の実施の形態におけるレベルシフタ回路の第３の構成例を示す回路図である（請求項３，４，８に対応）。図３において、２３，２４はゲート端子５２，５３の印加電圧により制御され定電流源として用いられる第３，第４のＮチャネルＭＯＳトランジスタ、３３，３５は第４，第５のＰチャネルＭＯＳトランジスタ、８３は電源線４２から供給される低電源電圧ＶＤＤＬのレベル変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路であり、その他の図１と対応する部分には同一符号を付し、説明を省略する。
【００５５】
この図３の回路は、ＰチャネルＭＯＳトランジスタ３４を付加したことは図１の回路と同じであるが、図１の制御回路８１に代えて制御回路８３を設けている。この制御回路８３は、電源線４２にソースが接続されたＰチャネルＭＯＳトランジスタ３３と、ドレインがＰチャネルＭＯＳトランジスタ３３のドレインと接続されソースが電源線４３と接続されたＮチャネルＭＯＳトランジスタ２４と、電源線４１にソースが接続されたＰチャネルＭＯＳトランジスタ３５と、ドレインがＰチャネルＭＯＳトランジスタ３３のドレインと接続されソースが電源線４３と接続されたＮチャネルＭＯＳトランジスタ２３とからなり、ＰチャネルＭＯＳトランジスタ３３のゲートとドレインが共通接続されてＰチャネルＭＯＳトランジスタ３５のゲートに接続され、ＰチャネルＭＯＳトランジスタ３５のドレインがＰチャネルＭＯＳトランジスタ３４のゲートに接続されている。
【００５６】
このように構成される図３のレベルシフタ回路の動作を説明する。
【００５７】
図３の回路は、図１や図２の回路とは異なり、電源線４２の電位を変化させる場合を想定した回路である。ＮチャネルＭＯＳトランジスタ２３，２４は定電流源として使用するものであり、ゲート端子５２，５３にはＮチャネルＭＯＳトランジスタ２３，２４が飽和領域で動作する電圧が印加される。電源線４２の電位を低下させた場合には、定電流源として使用しているＮチャネルＭＯＳトランジスタ２４とそのドレイン側に接続されているＰチャネルＭＯＳトランジスタ３３とにより、ＰチャネルＭＯＳトランジスタ３５のゲート電位は低下する。これにより定電流源として使用しているＮチャネルＭＯＳトランジスタ２３の電流より小さくなるとＰチャネルＭＯＳトランジスタ３４のゲート電位は上昇し、結果としてＰチャネルＭＯＳトランジスタ３４の電流駆動能力は削減される。したがって、電源線４２の電位を低下させた場合に、ＮチャネルＭＯＳトランジスタ２１，２２のゲート電位が低下して電流駆動能力が低下し、ＰチャネルＭＯＳトランジスタ３１，３２の電流駆動能力が相対的に大きくなることはＰチャネルＭＯＳトランジスタ３４の電流駆動能力の削減により実際は生じない。これらのことにより、動作速度の低下と貫通電流の増大を避けることができる。
【００５８】
このように、図３の回路では、ＰチャネルＭＯＳトランジスタ３１，３２と電源線４１との間にＰチャネルＭＯＳトランジスタ３４を挿入し、電源線４２の電位（ＶＤＤＬ）の変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路８３を設けたことにより、電源線４２の電位を低下させた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
【００５９】
なお、図７は、図１〜図３の説明において電源線４１や電源線４２の電位を変化させる場合の構成例を示す図であり、４４は所定の電位を供給する電源線、１０１，１２１は論理回路ブロック、１３０は電源電圧変換回路である。図８はその電源電圧変換回路１３０の回路例を示す図であり、３７はＰチャネルＭＯＳトランジスタ、４４，４５は電源線、５４は制御端子、６４は抵抗、７２はカレントミラー増幅回路である。この電源電圧変換回路１３０は、ＰチャネルＭＯＳトランジスタ３７，抵抗６４およびカレントミラー増幅回路７２で構成されている。
【００６０】
図７，図８の構成により、論理回路ブロック１０１には電源線４４の電位が供給されるが、論理回路ブロック１２１には電源線４４の電位を電源電圧変換回路１３０により変化させて供給することができる。図８の回路で示される電源電圧変換回路１３０は、端子５４に参照電圧が印加され、この参照電圧は動作モードに応じて変更されるものである。端子５４に印加される参照電圧が下がると、カレントミラー増幅回路７２の出力電圧が上昇し、ＰチャネルＭＯＳトランジスタ３７のドレイン電圧すなわち論理回路ブロック１２１の電源電圧が下がることになる。
【００６１】
なお、図１，図２，図３の回路において、（電源線４１の電位）＜（電源線４２の電位）＜（電源線４３の電位）とし、ＮチャネルＭＯＳトランジスタに代えてＰチャネルＭＯＳトランジスタを用い、ＰチャネルＭＯＳトランジスタに代えてＮチャネルＭＯＳトランジスタを用いるようにしてもよい。
【００６２】
〔第２の実施の形態〕
図４は本発明の第２の実施の形態におけるレベルシフタ回路の第１の構成例を示す回路図である（請求項１，２，６，９，１０，１３に対応）。図４において、２８は出力固定用のＮチャネルＭＯＳトランジスタ、３６は第５のＰチャネルＭＯＳトランジスタ、９１は制御線であり、その他の図１と対応する部分には同一符号を付し、説明を省略する。また、図４中に示したカレントミラー増幅回路７１ａの内部詳細図において、２５，２６，２７，４０は第３，第４，第５，第６のＮチャネルＭＯＳトランジスタ、３８，３９は第６，第７のＰチャネルＭＯＳトランジスタ、６２，６３は抵抗であり、Ｇ３３／Ｇ３４はＰチャネルＭＯＳトランジスタ３３と３４のゲートに接続されることを示す。
【００６３】
この図４の回路は、図１の構成に加えて、ソースを電源線４１に接続し、ドレインをＰチャネルＭＯＳトランジスタ３４のゲートに接続したＰチャネルＭＯＳトランジスタ３６を設け、電源線４２の電源供給が停止した場合に、ＰチャネルＭＯＳトランジスタ３６のゲートに接続された制御線９１に所定の制御電圧を印加することによりＰチャネルＭＯＳトランジスタ３６をオンにするとともに、制御線９１に印加される所定の制御電圧によりカレントミラー増幅回路７１ａの動作を停止させるようにしている。そしてさらに、ドレインをＰチャネルＭＯＳトランジスタ３１のドレインに接続し、ソースを電源線４３に接続し、ゲートをＰチャネルＭＯＳトランジスタ３６のドレイン（あるいはＰチャネルＭＯＳトランジスタ３４のゲート）に接続したＮチャネルＭＯＳトランジスタ２８を設け、電源線４２の電源供給が停止した場合に出力信号ｏを固定するようにしている。
【００６４】
このように構成される図４のレベルシフタ回路の動作を、図１と異なる部分について説明する。
【００６５】
ある論理回路ブロックが動作上必要でない場合は前述したように電源供給を停止する場合があり、図１の回路の場合、図１３に示す従来例の場合と同様、電源線４１の電源供給が停止した場合は問題は生じないが、電源線４２の電源供給が停止した場合にはＮチャネルＭＯＳトランジスタ２１，２２のゲート入力が過渡的に不定となり、電源線４１から電源線４３への貫通電流が生じ、また出力信号ｏが不定となってしまう。
【００６６】
そこで、図４の回路では、電源線４２の電源供給が停止した場合に、制御線９１に所定の制御電圧を印加することにより、カレントミラー増幅回路７１ａのＮチャネルＭＯＳトランジスタ４０がオフし、ＮチャネルＭＯＳトランジスタ２７がオフとなりカレントミラー増幅回路７１ａの動作が停止する。同時に制御線９１に所定の制御電圧が印加されることにより、ＰチャネルＭＯＳトランジスタ３６がオンとなり、ＰチャネルＭＯＳトランジスタ３４のゲートに電源線４１の電位が印加され、ＰチャネルＭＯＳトランジスタ３４がオフすることにより貫通電流を削減できる。また、ＰチャネルＭＯＳトランジスタ３６がオンすることにより、ＮチャネルＭＯＳトランジスタ２８がオンしてインバータ１１の入力がグラウンド電圧ＧＮＤレベルに固定され、その結果、出力信号ｏが高電源電圧ＶＤＤＨレベルに固定される。この電源線４２の電源供給が停止した場合に制御線９１に印加される所定の制御電圧はグラウンド電圧ＧＮＤレベルであり、制御線９１への信号入力は、電源供給が停止するのと同時もしくはそれ以前である。次に電源供給が開始されるのと同時もしくはそれ以降に制御線９１の制御電圧を高電源電圧ＶＤＤＨレベルに固定する。
【００６７】
なお、電源供給の停止が無い場合には、制御線９１には、ＰチャネルＭＯＳトランジスタ３６がオフするとともにＮチャネルＭＯＳトランジスタ４０がオンするための制御電圧が印加されている。この電源供給の停止が無い場合の制御電圧は、高電源電圧ＶＤＤＨレベルである。また、この場合、ＮチャネルＭＯＳトランジスタ２７のゲートには飽和領域で動作する電圧が印加されるように抵抗６２，６３の抵抗値を設定している。
【００６８】
なお、図１の回路におけるカレントミラー増幅回路７１は、図４のカレントミラー増幅回路７１ａにおいて、制御線９１の入力信号により動作するＮチャネルＭＯＳトランジスタ４０が不要である。
【００６９】
この図４の回路では、電源線４２の電源供給が停止した場合に、制御線９１に所定の制御電圧を印加することにより、ＰチャネルＭＯＳトランジスタ３６をオンし、ＰチャネルＭＯＳトランジスタ３４をオフさせて貫通電流を削減できる。また、ＰチャネルＭＯＳトランジスタ３６がオンすることにより、ＮチャネルＭＯＳトランジスタ２８をオンし、出力信号ｏを高電源電圧ＶＤＤＨレベルに固定することができる。
【００７０】
つぎに、図５は本発明の第２の実施の形態におけるレベルシフタ回路の第２の構成例の要部を示す回路図である（請求項１，２，７，１１，１３に対応）。図５において、３６は第５のＰチャネルＭＯＳトランジスタ、９１は制御線であり、その他の図２と対応する部分には同一符号を付し、説明を省略する。
【００７１】
図４の回路が図１の回路に対してＰチャネルＭＯＳトランジスタ３６および出力固定用のＮチャネルＭＯＳトランジスタ２８を設けてあるのと同様に、図５の回路は、図２の回路に対してＰチャネルＭＯＳトランジスタ３６および出力固定用のＮチャネルＭＯＳトランジスタ２８（図４参照）を設けたものである。
【００７２】
また、図６は本発明の第２の実施の形態におけるレベルシフタ回路の第３の構成例の要部を示す回路図である（請求項３，４，８，１２，１３に対応）。図６において、３６は第６のＰチャネルＭＯＳトランジスタ、９１は制御線であり、その他の図３と対応する部分には同一符号を付し、説明を省略する。
【００７３】
図４の回路が図１の回路に対してＰチャネルＭＯＳトランジスタ３６および出力固定用のＮチャネルＭＯＳトランジスタ２８を設けてあるのと同様に、図６の回路は、図３の回路に対してＰチャネルＭＯＳトランジスタ３６および出力固定用のＮチャネルＭＯＳトランジスタ２８（図４参照）を設けたものである。
【００７４】
図５および図６の回路においても、ＰチャネルＭＯＳトランジスタ３６および出力固定用のＮチャネルＭＯＳトランジスタ２８（図４参照）を設けたことにより、図４の回路と同様の効果を得ることができる。
【００７５】
〔第３の実施の形態；請求項１４に対応〕
図９は第３の実施の形態における半導体装置のレイアウト図である。図９において、１０３，１０４は論理回路ブロック、１１１はＧＮＤ配線、１１２〜１１５はそれぞれＧＮＤ以外の異なる電位を供給する電源配線、１２２は共通電源論理回路ブロック、１３１はレベルシフタ回路ブロックである。
【００７６】
共通電源論理回路ブロック１２２は、同じ電源電圧で動作する複数の論理回路を１まとまりとしたブロックであり、論理回路ブロック１０３，１０４は共通電源論理回路ブロック１２２とは異なる電源電圧で動作する論理回路のブロックである。レベルシフタ回路ブロック１３１には、第１の実施の形態や第２の実施の形態で説明したレベルシフタ回路が形成されている。本実施の形態では、同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロック１２２とし、この共通電源論理回路ブロック１２２の周囲に、レベルシフタ回路ブロック１３１を挟んで論理回路ブロック１０３，１０４等を配置している。
【００７７】
それぞれのレベルシフタ回路ブロック１３１は、共通電源論理回路ブロック１２２とそれぞれの論理回路ブロック１０３，１０４等との間の信号振幅を変換するものである。例えば、共通電源論理回路ブロック１２２はＧＮＤ配線１１１および電源配線１１２により供給される電圧により動作する回路であり、論理回路ブロック１０３はＧＮＤ配線１１１および電源配線１１３により供給される電圧により動作する回路であるため、共通電源論理回路ブロック１２２と論理回路ブロック１０３との間のレベルシフタ回路ブロック１３１には、ＧＮＤ配線１１１の他に電源配線１１２と電源配線１１３とが配置されている。同様に、論理回路ブロック１０４はＧＮＤ配線１１１および電源配線１１４により供給される電圧により動作する回路であるため、共通電源論理回路ブロック１２２と論理回路ブロック１０３との間のレベルシフタ回路ブロック１３１には、ＧＮＤ配線１１１の他に電源配線１１２と電源配線１１４とが配置されている。
【００７８】
また、図１０は、図４，図５，図６の第２の実施の形態のレベルシフタ回路を用いた場合に、電源供給停止時の制御線９１をレベルシフタ回路ブロック１３１内に配置したことを示すレイアウト図である。
【００７９】
本実施の形態によれば、同じ電源電圧で動作する複数の論理回路を共通電源論理回路ブロック１２２としてまとめ、その周囲に、各レベルシフタ回路ブロック１３１を挟んで各論理回路ブロック１０３，１０４等を配置することにより、複数の電源配線が的確に配置され、電源配線の引回しによるレイアウト面積の増加を回避することができる。
【００８０】
なお、第３の実施の形態におけるレイアウトは、従来のレベルシフタ回路を用いた半導体装置にも適用でき、それによる同様の効果を得ることができる。
【００８１】
〔第４の実施の形態；請求項１５に対応〕
図１１は第４の実施の形態における半導体装置のレイアウト図である。図１１において、２０１，２０２，２０３は異なる電源電圧で動作する論理回路ブロック２０４と論理回路ブロック２０５との間の配線であり、それぞれの配線２０１，２０２，２０３は、例えば図１１（ｂ）に示すように、レベルシフタ回路のインバータ１と２の出力信号線で構成される。
【００８２】
本実施の形態は、第３の実施の形態のように共通電源論理回路ブロック１２２およびレベルシフタ回路ブロック１３１を設けずに、２つの論理回路ブロック２０４，２０５内にレベルシフタ回路を分割して組み込んだものである。一方の論理回路ブロック２０４にはレベルシフタ回路のインバータ１，２を配置し、他方の論理回路ブロック２０５にはインバータ１，２以外のレベルシフタ回路の構成要素を配置し、インバータ１，２の出力信号線が例えばブロック間の配線２０１となっている。なお、本実施の形態では、図４〜図６で示される第２の実施の形態におけるレベルシフタ回路を用いており、図１１では制御線９１が論理回路ブロック２０５内に配置されることが示されている。
【００８３】
本実施の形態によれば、電源配線の引き回しが無く、レイアウト面積を小さくできる。ただし、論理回路ブロック２０５に差動信号（インバータ１，２の出力信号）を入力するタイミングが同一であることが求められるためにブロック２０４，２０５間の配線距離が短く、お互いの端子配置が明確である必要がある。これらの条件を満たした場合には最も効率が良い配置配線となる。
【００８４】
なお、論理回路ブロック２０４には、レベルシフタ回路の入力信号ｉを出力する第１の信号処理回路が複数設けられ、論理回路ブロック２０５には、レベルシフタ回路の出力信号ｏを入力する第２の信号処理回路が複数設けられており、それぞれの第１の信号処理回路とそれと対応する第２の信号処理回路との間にレベルシフタ回路が設けられている。したがって、ここでは配線２０１，２０２，２０３が３組あるということは、それに対応する第１の信号処理回路，第２の信号処理回路およびレベルシフタ回路がそれぞれ３個ずつ配置されていることを示している。
【００８５】
また、図９，図１０に示される第３の実施の形態でも同様に、共通電源論理回路ブロック１２２および論理回路ブロック１０３には複数の第１および第２の信号処理回路が設けられ、レベルシフタ回路ブロック１３１には複数のレベルシフタ回路が設けられている。
【００８６】
なお、第４の実施の形態におけるレイアウトは、第１の実施の形態におけるレベルシフタ回路を用いた半導体装置にも適用できるし、従来のレベルシフタ回路を用いた半導体装置にも適用でき、それによる同様の効果を得ることができる。図１２に、図１３に示す従来のレベルシフタ回路を用いた半導体装置に本実施の形態のレイアウトを適用した例を示しておく。図１２において、図１１および図１３と対応する部分には同一符号を付している。
【００８７】
【発明の効果】
以上のように本発明によれば、第３のＰチャネルＭＯＳトランジスタと制御回路を設け、制御回路が出力側の第３の電源電位の変化に応じて第３のＰチャネルＭＯＳトランジスタのゲート電位を制御することにより、第３の電源電位を上げた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
【００８８】
また、本発明によれば、第３のＰチャネルＭＯＳトランジスタと制御回路を設け、制御回路が入力側の第２の電源電位の変化に応じて第３のＰチャネルＭＯＳトランジスタのゲート電位を制御することにより、第２の電源電位を低下させた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
【００８９】
さらに、ソースを第３の電源電位に接続しドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続したＰチャネルＭＯＳトランジスタを設け、このトランジスタを第２の電源電位の供給を停止した場合にオンにすることにより、第３のＰチャネルＭＯＳトランジスタがオフとなり貫通電流を削減できる。
【００９０】
さらに、出力固定用のＮチャネルＭＯＳトランジスタを設け、第２の電源電位の供給が停止した場合に、出力固定用のＮチャネルＭＯＳトランジスタをオンさせて出力信号を固定することができる。
【００９１】
また、本発明によれば、同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、共通電源論理回路ブロックの周囲に、レベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置することにより、複数の電源配線を的確に配置し、電源配線の引回しによるレイアウト面積の増加を抑制することが可能となる。
【００９２】
また、本発明によれば、異なる電源電圧で動作する２つの論理回路ブロック間の配線が、レベルシフタ回路の入力信号の非反転信号および反転信号の信号線となるように、レベルシフタ回路を２つの論理回路ブロック内に分割して配置してすることにより、電源線の引き回しが無く、レイアウト面積を小さくできる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレベルシフタ回路の第１の構成例を示す図である。
【図２】本発明の第１の実施の形態におけるレベルシフタ回路の第２の構成例を示す図である。
【図３】本発明の第１の実施の形態におけるレベルシフタ回路の第３の構成例を示す図である。
【図４】本発明の第２の実施の形態におけるレベルシフタ回路の第１の構成例を示す図である。
【図５】本発明の第２の実施の形態におけるレベルシフタ回路の第２の構成例の要部を示す図である。
【図６】本発明の第２の実施の形態におけるレベルシフタ回路の第３の構成例の要部を示す図である。
【図７】本発明の第１の実施の形態において電源の電位を変化させる場合の構成例を示す図である。
【図８】図７における電源電圧変換回路の回路例を示す図である。
【図９】本発明の第３の実施の形態における半導体装置のレイアウト図である。
【図１０】本発明の第３の実施の形態における半導体装置のレイアウト図である。
【図１１】本発明の第４の実施の形態における半導体装置のレイアウト図である。
【図１２】本発明の第４の実施の形態を従来のレベルシフタ回路を用いた半導体装置に適用したレイアウト図である。
【図１３】従来のレベルシフタ回路の回路図である。
【符号の説明】
１，２，１１ インバータ
２１〜２８，４０ ＮチャネルＭＯＳトランジスタ
３１〜３９ ＰチャネルＭＯＳトランジスタ
４１，４２，４３ 電源
５１ 参照電圧端子
５２，５３ ゲート端子
６１，６２，６３ 抵抗，
７１，７１ａ カレントミラー増幅回路
８１，８２，８３ 制御回路
９１ 制御線
１０１，１０３，１０４，２０４，２０５ 論理回路ブロック
１１１ ＧＮＤ配線
１１２，１１３，１１４，１１５ 電源配線
１２２ 共通電源論理回路ブロック
１３１ レベルシフタ回路ブロック
２０１，２０２，２０３ ブロック間の配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a level shifter circuit that converts an input signal into an output signal having a different amplitude, and a semiconductor device using the level shifter circuit.
[0002]
[Prior art]
In the semiconductor logic circuit, the configuration in which the low voltage level signal amplitude is changed to the high voltage level signal amplitude reduces the power consumption by the low voltage level signal amplitude logic circuit, and further outputs the signal output from the semiconductor integrated circuit to the outside of the semiconductor integrated circuit. It is used in the case of converting to a high potential level signal amplitude in order to meet the signal amplitude standard, and contributes to a reduction in power consumption of the semiconductor integrated circuit. An example of a conventional level shifter circuit used for this is shown in FIG.
[0003]
In FIG. 13, 1, 2 and 11 are CMOS inverters, 21 and 22 are N-channel MOS transistors, 31 and 32 are P-channel MOS transistors, 41 is a power supply line for supplying a high power supply voltage VDDH, and 42 is a low power supply voltage VDDL. A power supply line 43 and a power supply line 43 for supplying the ground voltage GND satisfy VDDH> VDDL> GND.
[0004]
The operation of this conventional level shifter circuit will be described.
[0005]
A signal i having a voltage amplitude between the low power supply voltage VDDL and the ground voltage GND is input to the inverter 1. First, when the input signal i changes from the ground voltage GND level to the low power supply voltage VDDL level, the output voltage of the inverter 1, that is, the input voltage of the inverter 2, changes from the low power supply voltage VDDL level to the ground voltage GND level. At the same time, the output voltage of the inverter 2 changes from the ground voltage GND level to the low power supply voltage VDDL level. By these operations, N channel MOS transistor 21 changes from off to on, and N channel MOS transistor 22 changes from on to off. As a result, the drain of N channel MOS transistor 21 changes from VDDH level to GND level, P channel MOS transistor 32 changes from OFF to ON, and N channel MOS transistor 22 changes from OFF to N channel. The drain voltage of the MOS transistor 22 changes to the VDDH level. As a result, the P-channel MOS transistor 31 changes from on to off. The drain of N channel MOS transistor 21 is at GND level, the drain of N channel MOS transistor 22 is at VDDH level, and output signal o from inverter 11 connected to the drain of N channel MOS transistor 21 is at VDDH level. The operation is completed.
[0006]
When the input signal i changes from the VDDH level to the GND level, the reverse operation is performed, and the output signal o changes to the GND level to complete the operation.
[0007]
In the above operation, the high power supply voltage VDDH, the low power supply voltage VDDL and the ground voltage GND supplied from the power supply lines 41, 42 and 43 are constant, and the signal amplitude of the input signal i and the signal amplitude of the output signal o are constant. On the premise of this, the design parameters (gate length, gate width) of the MOS transistor are optimized, thereby obtaining optimum delay characteristics.
[0008]
[Problems to be solved by the invention]
The necessity of the level shifter circuit is as described above. However, in order to further reduce the power consumption, it is conceivable to apply an optimum voltage according to the operation mode of the semiconductor integrated circuit. For example, when a high-speed operation is required, the power supply voltage is increased, and in a mode in which a low-speed operation is allowed, such as waiting for an external signal, the power supply voltage is decreased. However, in the above conventional configuration, for example, when the low power supply voltage VDDL supplied from the power supply line 42 decreases, the current drive capability of the N-channel MOS transistors 21 and 22 decreases, and the respective N-channel MOS transistors 21 and 22 As the amount of current from the P-channel MOS transistors 31 and 32 connected to the drain wins, the change in the signal level is delayed and the through current increases. Further, even when the high power supply voltage VDDH supplied from the power supply line 41 is increased, the current amount of the P-channel MOS transistors 31 and 32 increases, and the current drive capability of the N-channel MOS transistors 21 and 22 is surpassed. Similarly, the signal change time is deteriorated and the through current is increased.
[0009]
Furthermore, in order to reduce power consumption, power supply to logic circuit blocks that are not used may be stopped. In this case, no problem occurs when the power supply from the power supply line 41 is stopped. However, when the power supply from the power supply line 42 is stopped, the gate potentials of the N-channel MOS transistors 21 and 22 become transiently indefinite. There is a problem that a through current is generated from the line 41 to the power supply line 43 and the output signal o is also indefinite.
[0010]
On the other hand, the increase in power consumption due to the increase in the number of transistors on the semiconductor integrated circuit and the increase in processing speed due to miniaturization of the semiconductor process has become a problem. Means for reducing power consumption have been proposed. There is a concern that the signal amplitude between the blocks changes according to the operation mode in order to supply the optimum power supply voltage for each logic circuit block.
[0011]
For example, in the case of a functional block using two power supplies of VDD1 (= 3.3 V) and VDD2 (= 2.5 V), the level shifter circuit is conventionally arranged in one of the blocks. As a result, VDD1 and VDD2 power supply lines need to be drawn into the block for the block including the level shifter circuit, and the layout area increases due to the drawing of the power supply lines. As described above, the area increase is extremely large in an LSI with two or more power supplies. When two power supplies are turned on in a block, a two-power supply design technique on pages 109 to 114 of Realize “Low power consumption, high-speed LSI technology”. According to this, the area increases by 15% in the functional block.
[0012]
An object of the present invention is to provide a level shifter circuit capable of suppressing a decrease in operating speed and an increase in through current when a power supply potential is changed.
[0013]
Furthermore, it is to provide a level shifter circuit that can reduce a through current when power supply is stopped and can fix an output signal at that time.
[0014]
Another object of the present invention is to provide a semiconductor device capable of suppressing an increase in layout area due to the routing of power supply wiring when a logic block has a plurality of power supplies.
[0015]
[Means for Solving the Problems]
  The level shifter circuit according to claim 1, wherein an input signal whose amplitude is a difference between the first power supply potential and the second power supply potential higher than the first power supply potential is received from the first power supply potential and the second power supply potential. Converts to an output signal whose amplitude is the difference from the high third power supply potentialThe third power supply potential changes according to the operation modeA level shifter circuit for inputting a non-inverted signal of an input signal to a gate, a first N-channel MOS transistor having a source connected to a first power supply potential, and an inverted signal of the input signal to a gate, Is connected to the first power supply potential, the first N channel MOS transistor is connected to the drain of the second N channel MOS transistor, and the drain is connected to the drain of the first N channel MOS transistor. P channel MOS transistor, gate connected to drain of first N channel MOS transistor, drain connected to drain of second N channel MOS transistorInA second P-channel MOS transistor connected; a third P-channel MOS transistor having a source connected to the third power supply potential; a drain connected to the sources of the first and second P-channel MOS transistors; An inverter that inverts the drain potential of the P-channel MOS transistor and outputs it as an output signal, and the gate potential of the third P-channel MOS transistorChange according to the operation modeAnd a control circuit that controls in accordance with a change in the third power supply potential.
  The level shifter circuit according to claim 2, wherein an input signal having an amplitude of a difference between the first power supply potential and the second power supply potential higher than the first power supply potential is received from the first power supply potential and the second power supply potential. A level shifter circuit that converts the difference between the high third power supply potential into an output signal having an amplitude and changes the third power supply potential to at least two different set values, and a non-inverted signal of the input signal is applied to the gate. A first N-channel MOS transistor having a source connected to the first power supply potential and a second N-channel MOS transistor having an input signal inverted to the gate and a source connected to the first power supply potential A first P-channel MOS transistor having a gate connected to the drain of the second N-channel MOS transistor and a drain connected to the drain of the first N-channel MOS transistor; A gate connected to the drain of the first N-channel MOS transistor, a drain connected to the drain of the second N-channel MOS transistor, a source connected to the third power supply potential, First and second drain 2 A third P-channel MOS transistor connected to the source of the first P-channel MOS transistor, an inverter for inverting the drain potential of the first P-channel MOS transistor and taking it out as an output signal, and a gate potential of the third P-channel MOS transistor And a control circuit that controls in response to the third power supply potential changing to at least two different set values.
[0016]
According to this configuration, the third P-channel MOS transistor and the control circuit are provided, and the control circuit controls the gate potential of the third P-channel MOS transistor according to the change of the third power supply potential on the output side. Even when the third power supply potential is raised, the inquiry about the current drive capability of the first and second P-channel MOS transistors and the current drive capability of the first and second N-channel MOS transistors can be completed earlier. It is possible to suppress a decrease in operating speed and an increase in through current.
[0017]
  Claim3In the described level shifter circuit, an input signal whose amplitude is the difference between the first power supply potential and the second power supply potential higher than the first power supply potential is supplied to the third level higher than the first power supply potential and the second power supply potential. Converted to an output signal whose amplitude is the difference from the power supply potentialThe second power supply potential changes according to the operation modeA level shifter circuit for inputting a non-inverted signal of an input signal to a gate, a first N-channel MOS transistor having a source connected to a first power supply potential, and an inverted signal of the input signal to a gate, Is connected to the first power supply potential, the first N channel MOS transistor is connected to the drain of the second N channel MOS transistor, and the drain is connected to the drain of the first N channel MOS transistor. P channel MOS transistor, gate connected to drain of first N channel MOS transistor, drain connected to drain of second N channel MOS transistorInA second P-channel MOS transistor connected; a third P-channel MOS transistor having a source connected to the third power supply potential; a drain connected to the sources of the first and second P-channel MOS transistors; An inverter that inverts the drain potential of the P-channel MOS transistor and outputs it as an output signal, and the gate potential of the third P-channel MOS transistorChange according to the operation modeAnd a control circuit that performs control according to a change in the second power supply potential.
  5. The level shifter circuit according to claim 4, wherein an input signal having an amplitude of a difference between the first power supply potential and the second power supply potential higher than the first power supply potential is received from the first power supply potential and the second power supply potential. A level shifter circuit that converts the difference between the high third power supply potential into an output signal having an amplitude and changes the second power supply potential to at least two different set values, and a non-inverted signal of the input signal is applied to the gate. A first N-channel MOS transistor having a source connected to the first power supply potential and a second N-channel MOS transistor having an input signal inverted to the gate and a source connected to the first power supply potential A first P-channel MOS transistor having a gate connected to the drain of the second N-channel MOS transistor and a drain connected to the drain of the first N-channel MOS transistor; A gate connected to the drain of the first N-channel MOS transistor, a drain connected to the drain of the second N-channel MOS transistor, a source connected to the third power supply potential, First and second drain 2 A third P-channel MOS transistor connected to the source of the first P-channel MOS transistor, an inverter for inverting the drain potential of the first P-channel MOS transistor and taking it out as an output signal, and a gate potential of the third P-channel MOS transistor And a control circuit that controls the second power supply potential in response to changing to at least two different set values.
[0018]
According to this configuration, the third P-channel MOS transistor and the control circuit are provided, and the control circuit controls the gate potential of the third P-channel MOS transistor according to the change of the second power supply potential on the input side. Even when the second power supply potential is lowered, it is possible to suppress a decrease in operating speed and an increase in through current.
[0019]
  Claim5The level shifter circuit according to claim 1., 2, 3 or 4In the level shifter circuit described above, the third power supply potential is set lower than the second power supply potential, the second power supply potential is set lower than the first power supply potential, and a P-channel MOS transistor is used instead of the N-channel MOS transistor. An N channel MOS transistor is used instead of the P channel MOS transistor.
[0020]
  Claim6The level shifter circuit described isAn input signal whose amplitude is the difference between the first power supply potential and the second power supply potential higher than the first power supply potential is the difference between the first power supply potential and the third power supply potential higher than the second power supply potential. Is a level shifter circuit in which the third power supply potential changes according to the operation mode, and a non-inverted signal of the input signal is input to the gate, and the source is connected to the first power supply potential The first N-channel MOS transistor, the second N-channel MOS transistor having the gate input with the inverted signal of the input signal and the source connected to the first power supply potential, and the gate connected to the second N-channel MOS transistor. A first P-channel MOS transistor having a drain connected to the drain and a drain connected to the drain of the first N-channel MOS transistor; and a gate having a drain connected to the first N-channel MOS transistor. Connect to down, a second P-channel MOS transistor the drain connected to the drain of the second N-channel MOS transistor, a source connected to a third power supply potential, the drain first and 2 A third P-channel MOS transistor connected to the source of the first P-channel MOS transistor, an inverter for inverting the drain potential of the first P-channel MOS transistor and taking it out as an output signal, and a gate potential of the third P-channel MOS transistor And a control circuit that controls in accordance with a change in the third power supply potential that changes in accordance with the operation mode. AndThe control circuit includes a fourth P-channel MOS transistor having a source connected to the third power supply potential, a resistor connected between the drain of the fourth P-channel MOS transistor and the first power supply potential, and a positive side input A current mirror amplifier circuit having a drain connected to the end of the fourth P-channel MOS transistor, a reference voltage connected to the negative input end, and an output end connected to the gate of the fourth P-channel MOS transistor. The gate of the fourth P-channel MOS transistor is connected to the gate of the third P-channel MOS transistor.
[0021]
  Claim7The level shifter circuit described isAn input signal whose amplitude is the difference between the first power supply potential and the second power supply potential higher than the first power supply potential is the difference between the first power supply potential and the third power supply potential higher than the second power supply potential. Is a level shifter circuit in which the third power supply potential changes according to the operation mode, and a non-inverted signal of the input signal is input to the gate, and the source is connected to the first power supply potential The first N-channel MOS transistor, the second N-channel MOS transistor having the gate input with the inverted signal of the input signal and the source connected to the first power supply potential, and the gate connected to the second N-channel MOS transistor. A first P-channel MOS transistor having a drain connected to the drain and a drain connected to the drain of the first N-channel MOS transistor; and a gate having a drain connected to the first N-channel MOS transistor. Connect to down, a second P-channel MOS transistor the drain connected to the drain of the second N-channel MOS transistor, a source connected to a third power supply potential, the drain first and 2 A third P-channel MOS transistor connected to the source of the first P-channel MOS transistor, an inverter for inverting the drain potential of the first P-channel MOS transistor and taking it out as an output signal, and a gate potential of the third P-channel MOS transistor And a control circuit that controls in accordance with a change in the third power supply potential that changes in accordance with the operation mode. AndThe control circuit has a fourth P-channel MOS transistor having a source connected to the third power supply potential and connected between the drain and the gate, a drain connected to the drain of the fourth P-channel MOS transistor, and a source connected to the first P-channel MOS transistor. A third N-channel MOS transistor connected to the power supply potential and adapted to apply a voltage operating in the saturation region to the gate, and the gate of the fourth P-channel MOS transistor is the gate of the third P-channel MOS transistor It is characterized by being connected to.
[0022]
  Claim8The level shifter circuit described isAn input signal whose amplitude is the difference between the first power supply potential and the second power supply potential higher than the first power supply potential is the difference between the first power supply potential and the third power supply potential higher than the second power supply potential. Is a level shifter circuit in which the third power supply potential changes to at least two different set values, the non-inverted signal of the input signal is input to the gate, and the source is the first power supply A first N-channel MOS transistor connected to the potential; an inverted signal of the input signal is input to the gate; a second N-channel MOS transistor having a source connected to the first power supply potential; and a gate connected to the second N-channel A first P-channel MOS transistor having a drain connected to the drain of the MOS transistor, a drain connected to the drain of the first N-channel MOS transistor, and a gate having a first N-channel MOS transistor. Connected to the drain of the register, a second P-channel MOS transistor the drain connected to the drain of the second N-channel MOS transistor, a source connected to a third power supply potential, the drain first and 2 A third P-channel MOS transistor connected to the source of the first P-channel MOS transistor, an inverter for inverting the drain potential of the first P-channel MOS transistor and taking it out as an output signal, and a gate potential of the third P-channel MOS transistor And a control circuit that controls in response to the third power supply potential changing to at least two different set values. AndThe control circuit has a fourth P-channel MOS transistor having a source connected to the second power supply potential and connected between the drain and the gate, a drain connected to the drain of the fourth P-channel MOS transistor, and a source connected to the first P-channel MOS transistor. A third N-channel MOS transistor connected to the power supply potential and applying a voltage operating in the saturation region to the gate, and a source connected to the third power supply potential and the gate connected to the gate of the fourth P-channel MOS transistor A fifth P-channel MOS transistor connected to the drain, a drain connected to the drain of the fifth P-channel MOS transistor, a source connected to the first power supply potential, and a voltage operating in a saturation region applied to the gate A fourth N-channel MOS transistor, and the drain of the fifth P-channel MOS transistor is connected to the third N-channel MOS transistor. Characterized in that connected to the gate of P-channel MOS transistor.
[0023]
  Claim9The level shifter circuit described is claimed6In the level shifter circuit described, a fifth P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the gate of the third P-channel MOS transistor is provided, and the supply of the second power supply potential is stopped. At this time, the fifth P-channel MOS transistor is turned on and the operation of the current mirror amplifier circuit is stopped.
[0024]
According to this configuration, when the supply of the second power supply potential is stopped, the third P-channel MOS transistor is turned off by turning on the fifth P-channel MOS transistor, and the through current can be reduced.
[0025]
  Claim10The level shifter circuit described is claimed9In the level shifter circuit described, the current mirror amplifier circuit has a source connected to the third power supply potential, a sixth P-channel MOS transistor connected between the gate and the drain, and a source connected to the third power supply potential. A gate connected to the gate of the sixth P-channel MOS transistor, a drain connected to the drain of the sixth P-channel MOS transistor, a seventh P-channel MOS transistor whose drain is the output terminal of the current mirror amplifier circuit; A third N-channel MOS transistor with the gate serving as the positive input terminal of the current mirror amplifier circuit and a drain connected to the drain of the seventh P-channel MOS transistor, and the gate serving as the negative input terminal of the current mirror amplifier circuit A fourth N-channel MOS transistor and drains third and A fifth N-channel MOS transistor having a source connected to the first power supply potential, a sixth N-channel MOS transistor having a drain connected to the third power supply potential, A voltage dividing resistor connected between the source of the sixth N-channel MOS transistor and the first power supply potential for applying a voltage operating in the saturation region to the gate of the fifth N-channel MOS transistor; When the supply of the second power supply potential is stopped, the sixth N-channel MOS transistor is turned off to stop the operation of the current mirror amplifier circuit.
[0026]
  Claim11The level shifter circuit described is claimed7In the level shifter circuit described, a fifth P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the gate of the third P-channel MOS transistor is provided, and the supply of the second power supply potential is stopped. In this case, the fifth P-channel MOS transistor is turned on.
[0027]
According to this configuration, when the supply of the second power supply potential is stopped, the third P-channel MOS transistor is turned off by turning on the fifth P-channel MOS transistor, and the through current can be reduced.
[0028]
  Claim12The level shifter circuit described is claimed8In the described level shifter circuit, a sixth P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the gate of the third P-channel MOS transistor is provided, and the supply of the second power supply potential is stopped. In this case, the sixth P-channel MOS transistor is turned on.
[0029]
According to this configuration, when the supply of the second power supply potential is stopped, by turning on the sixth P-channel MOS transistor, the third P-channel MOS transistor is turned off and the through current can be reduced.
[0030]
  Claim13The level shifter circuit described is claimed9, 10, 11 or 12In the level shifter circuit described, the source is connected to the first power supply potential, the drain is connected to the drain of the first P-channel MOS transistor, and the gate is connected to the gate of the third P-channel MOS transistor. An N-channel MOS transistor is provided.
[0031]
According to this configuration, when the supply of the second power supply potential is stopped, the P-channel MOS transistor having the source connected to the third power supply potential and the drain connected to the gate of the third P-channel MOS transistor is turned on. As a result, the output fixing N-channel MOS transistor is turned on, and the output signal can be fixed.
[0032]
  Claim14In the semiconductor device described above, a plurality of logic circuits operating at the same power supply voltage are collectively arranged as a common power supply logic circuit block, and around the common power supply logic circuit block, claims 1, 2, 3, 4, 5, 6 , 7, 8, 9, 10, 11, 12 or 13A logic circuit block that operates with a power supply voltage different from that of the common power supply logic circuit block is arranged with the level shifter circuit block on which the level shifter circuit described is formed interposed therebetween.
[0033]
According to this configuration, when a plurality of power supplies are provided in the logic block, it is possible to accurately arrange a plurality of power supply lines and suppress an increase in layout area due to the routing of the power supply lines.
[0034]
  Claim15In the semiconductor device described above, the wiring between two logic circuit blocks operating at different power supply voltages is provided in the semiconductor device according to any one of claims 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12 or 13The level shifter circuit is divided and arranged in two logic circuit blocks so as to be signal lines for the non-inverted signal and the inverted signal of the input signal of the level shifter circuit described.
[0035]
With this configuration, the power supply line is not routed and the layout area can be reduced.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0041]
  [First Embodiment]
  FIG. 1 is a circuit diagram showing a first configuration example of a level shifter circuit according to a first embodiment of the present invention.2,6Corresponding). In FIG. 1, 1, 2 and 11 are inverters, 21 and 22 are first and second N-channel MOS transistors, 31 and 32 are first and second P-channel MOS transistors, and 41 is a high power supply voltage VDDH (first 3 is a power supply line for supplying a low power supply voltage VDDL (second power supply potential), 43 is a power supply line for supplying a ground voltage GND (first power supply potential), VDDH> VDDL> GND. The above is the same as the conventional example of FIG. Reference numerals 33 and 34 denote fourth and third P-channel MOS transistors, reference numeral 61 denotes a resistor, reference numeral 71 denotes a current mirror amplifier circuit, and reference numeral 81 denotes a P-channel MOS transistor 34 according to the level change of the high power supply voltage VDDH supplied from the power supply line 41. This is a control circuit for controlling the gate potential of the. The input signal i is input from a first signal processing circuit (not shown) that operates with a low power supply voltage VDDL, and the output signal o is a second signal processing circuit (not shown) that operates with a high power supply voltage VDDH. Is output. Inverters 1 and 2 constitute an inversion / non-inversion circuit for input signal i, the output signal of inverter 2 is a non-inversion signal of input signal i, and the output signal of inverter 1 is an inversion signal of input signal i. .
[0042]
The circuit shown in FIG. 1 has a configuration in which a P-channel MOS transistor 34 and a control circuit 81 are added to the circuit shown in FIG. P channel MOS transistor 34 is inserted between power supply line 41 and the sources of P channel MOS transistors 31 and 32, and the output of control circuit 81 (the output of current mirror amplifier circuit 71) is connected to the gate thereof. The control circuit 81 includes a P-channel MOS transistor 33 whose source is connected to the power supply line 41, a resistor 61 connected between the drain of the P-channel MOS transistor 33 and the power supply line 43, and an output that is connected to the P-channel MOS transistor 33. , 34 and a current mirror amplification circuit 71 connected to the gates. The input voltage V on the plus (+) side of the current mirror amplifier circuit 71+Is supplied from a connection point n (the drain of the P-channel MOS transistor 33) between the P-channel MOS transistor 33 and the resistor 61, and the input voltage V on the minus (−) side.-Is supplied from the reference voltage terminal 51.
[0043]
The operation of the level shifter circuit of FIG. 1 configured as described above will be described in comparison with the conventional circuit of FIG.
[0044]
First, in the circuit of FIG. 13, when the potential level of the power supply line 41 is changed in accordance with the operation mode of the logic circuit block operating with the voltage between the power supply lines 41 and 43, When the gate voltage of the channel MOS transistor 31 or 32 is turned on, the potential between the power supply line 41 and the power supply line 43 is applied, and the current driving capability is increased as compared with before the potential of the power supply line 41 is increased. It will be. When there is a signal change, the N-channel MOS transistor 21 or 22 overcomes this current by the same gate voltage level as before, and lowers the potential on the drain side.
[0045]
On the other hand, in the circuit of FIG. 1, by limiting the current by the P channel MOS transistor 34, the drain side potential is quickly lowered by the current of the N channel MOS transistor 21 or 22. The control circuit 81 of the P-channel MOS transistor 34 raises the gate potential of the P-channel MOS transistor 34 when the potential of the power supply line 41 rises, and the P-channel MOS transistor 34 when the potential of the power supply line 41 falls. The gate potential is lowered.
[0046]
In the control circuit 81, the reference voltage V input from the reference voltage terminal 51.-Is a constant voltage. When the potential of the power supply line 41 falls, the potential at the node n falls due to the drop in the gate-source voltage of the P-channel MOS transistor 33. As a result, the output of the current mirror amplifier circuit 71 decreases and the potential difference between the gate and source of the P-channel MOS transistor 34 increases. The drain current of the P channel MOS transistor 34 is made to flow when the input signal i changes, thereby reducing the potential difference between the power supply line 41 and the drain of the P channel MOS transistor 34, and the sources of the P channel MOS transistors 31 and 32.・ Drain voltage rises. When the potential of power supply line 41 rises, the source-drain voltage of P-channel MOS transistors 31 and 32 drops due to the reverse operation to that described above.
[0047]
As described above, in the circuit of FIG. 1, the P-channel MOS transistor 34 is inserted between the P-channel MOS transistors 31 and 32 and the power supply line 41, and the P-channel MOS is changed in accordance with the change in the potential (VDDH) of the power supply line 41. By providing the control circuit 81 for controlling the gate potential of the transistor 34, the current driving capability of the P channel MOS transistors 31 and 32 and the current driving of the N channel MOS transistors 21 and 22 even when the potential of the power supply line 41 is increased. Inquiries about capabilities can be completed more quickly, and a decrease in operating speed and an increase in through current can be suppressed.
[0048]
  FIG. 2 is a circuit diagram showing a second configuration example of the level shifter circuit according to the first embodiment of the present invention.2,7Corresponding). In FIG. 2, 24 is a third N channel MOS transistor used as a constant current source controlled by the voltage applied to the gate terminal 53, 33 is a fourth P channel MOS transistor, and 82 is a high power source supplied from the power line 41. This is a control circuit for controlling the gate potential of the P-channel MOS transistor 34 in accordance with the level change of the voltage VDDH. The other parts corresponding to those in FIG.
[0049]
The circuit of FIG. 2 is the same as the circuit of FIG. 1 with the addition of the P-channel MOS transistor 34, but a control circuit 82 is provided in place of the control circuit 81 of FIG. The control circuit 82 includes a P-channel MOS transistor 33 whose source is connected to the power supply line 41, and an N-channel MOS transistor 24 whose drain is connected to the drain of the P-channel MOS transistor 33 and whose source is connected to the power supply line 43. Thus, the gate and drain of the P channel MOS transistor 33 are connected in common and connected to the gate of the P channel MOS transistor 34.
[0050]
The operation of the level shifter circuit of FIG. 2 configured as above will be described.
[0051]
The circuit of FIG. 2 is a circuit that assumes a case where the potential of the power supply line 41 is changed, similarly to the circuit of FIG. The N channel MOS transistor 24 is used as a constant current source, and a voltage at which the N channel MOS transistor 24 operates in the saturation region is applied to the gate terminal 53. When the potential level of the power supply line 41 is raised, the drain potential of the P channel MOS transistor 33 rises because the amount of current is limited by the constant current source of the N channel MOS transistor 24. As a result, the gate potential of P channel MOS transistor 34 also rises, and the current flowing through P channel MOS transistor 34 is limited. Note that the reverse operation is performed when the potential level of the power supply line 41 is lowered.
[0052]
As described above, in the circuit of FIG. 2 as well, the P-channel MOS transistor 34 is inserted between the P-channel MOS transistors 31 and 32 and the power supply line 41, and the potential (VDDH) of the power supply line 41 changes. By providing the control circuit 82 for controlling the gate potential of the P channel MOS transistor 34 according to the above, even when the potential of the power supply line 41 is raised, the current drive capability of the P channel MOS transistors 31 and 32 and the N channel MOS transistor Inquiries about the current drive capabilities of 21 and 22 can be completed earlier, and a decrease in operating speed and an increase in through current can be suppressed.
[0053]
In the circuit of FIG. 2, the number of elements can be reduced as compared with the case where the current mirror amplifier circuit 71 is provided as in the circuit of FIG.
[0054]
  FIG. 3 is a circuit diagram showing a third configuration example of the level shifter circuit according to the first embodiment of the present invention.3, 4, 8Corresponding). In FIG. 3, reference numerals 23 and 24 denote third and fourth N-channel MOS transistors which are controlled by voltage applied to gate terminals 52 and 53 and are used as constant current sources. Reference numerals 33 and 35 denote fourth and fifth P-channel MOS transistors. , 83 are control circuits for controlling the gate potential of the P-channel MOS transistor 34 in accordance with the level change of the low power supply voltage VDDL supplied from the power supply line 42, and other parts corresponding to those in FIG. The description is omitted.
[0055]
The circuit of FIG. 3 is the same as the circuit of FIG. 1 with the addition of the P-channel MOS transistor 34, but a control circuit 83 is provided instead of the control circuit 81 of FIG. The control circuit 83 includes a P-channel MOS transistor 33 having a source connected to the power supply line 42, an N-channel MOS transistor 24 having a drain connected to the drain of the P-channel MOS transistor 33 and a source connected to the power supply line 43, A P channel MOS transistor 35 having a source connected to the power supply line 41 and an N channel MOS transistor 23 having a drain connected to the drain of the P channel MOS transistor 33 and a source connected to the power supply line 43. The gate and drain of 33 are connected in common and connected to the gate of the P channel MOS transistor 35, and the drain of the P channel MOS transistor 35 is connected to the gate of the P channel MOS transistor 34.
[0056]
The operation of the level shifter circuit of FIG. 3 configured as above will be described.
[0057]
The circuit of FIG. 3 is a circuit that assumes the case where the potential of the power supply line 42 is changed, unlike the circuits of FIG. 1 and FIG. The N channel MOS transistors 23 and 24 are used as constant current sources, and a voltage at which the N channel MOS transistors 23 and 24 operate in the saturation region is applied to the gate terminals 52 and 53. When the potential of the power supply line 42 is lowered, the gate of the P-channel MOS transistor 35 is formed by the N-channel MOS transistor 24 used as a constant current source and the P-channel MOS transistor 33 connected to the drain side thereof. The potential drops. As a result, when the current is smaller than the current of N channel MOS transistor 23 used as a constant current source, the gate potential of P channel MOS transistor 34 rises, and as a result, the current driving capability of P channel MOS transistor 34 is reduced. Therefore, when the potential of power supply line 42 is lowered, the gate potential of N channel MOS transistors 21 and 22 is lowered and the current driving capability is lowered, and the current driving capability of P channel MOS transistors 31 and 32 is relatively reduced. The increase does not actually occur due to the reduction of the current drive capability of the P-channel MOS transistor 34. As a result, a decrease in operating speed and an increase in through current can be avoided.
[0058]
As described above, in the circuit of FIG. 3, the P-channel MOS transistor 34 is inserted between the P-channel MOS transistors 31 and 32 and the power supply line 41, and the P-channel MOS is changed according to the change in the potential (VDDL) of the power supply line 42. By providing the control circuit 83 that controls the gate potential of the transistor 34, even when the potential of the power supply line 42 is lowered, it is possible to suppress a decrease in operating speed and an increase in through current.
[0059]
7 is a diagram illustrating a configuration example in the case where the potentials of the power supply line 41 and the power supply line 42 are changed in the description of FIGS. 1 to 3, and 44 is a power supply line for supplying a predetermined potential, 101, 121. Is a logic circuit block, and 130 is a power supply voltage conversion circuit. FIG. 8 is a diagram showing a circuit example of the power supply voltage conversion circuit 130, in which 37 is a P-channel MOS transistor, 44 and 45 are power supply lines, 54 is a control terminal, 64 is a resistor, and 72 is a current mirror amplifier circuit. The power supply voltage conversion circuit 130 includes a P-channel MOS transistor 37, a resistor 64, and a current mirror amplifier circuit 72.
[0060]
7 and 8, the potential of the power supply line 44 is supplied to the logic circuit block 101, but the potential of the power supply line 44 is changed and supplied to the logic circuit block 121 by the power supply voltage conversion circuit 130. Can do. In the power supply voltage conversion circuit 130 shown in the circuit of FIG. 8, a reference voltage is applied to the terminal 54, and this reference voltage is changed according to the operation mode. When the reference voltage applied to the terminal 54 decreases, the output voltage of the current mirror amplifier circuit 72 increases, and the drain voltage of the P-channel MOS transistor 37, that is, the power supply voltage of the logic circuit block 121 decreases.
[0061]
1, 2, and 3, (potential of power supply line 41) <(potential of power supply line 42) <(potential of power supply line 43), and P channel MOS transistor instead of N channel MOS transistor And an N-channel MOS transistor may be used instead of the P-channel MOS transistor.
[0062]
  [Second Embodiment]
  FIG. 4 is a circuit diagram showing a first configuration example of the level shifter circuit according to the second embodiment of the present invention., 2, 6, 9, 10, 13Corresponding). In FIG. 4, 28 is an output fixing N channel MOS transistor, 36 is a fifth P channel MOS transistor, 91 is a control line, and other parts corresponding to those in FIG. Omitted. In the detailed internal view of the current mirror amplifier circuit 71a shown in FIG. 4, 25, 26, 27 and 40 are the third, fourth, fifth and sixth N-channel MOS transistors, and 38 and 39 are the sixth. , Seventh P-channel MOS transistors 62 and 63 are resistors, and G33 / G34 are connected to the gates of P-channel MOS transistors 33 and 34.
[0063]
4 is provided with a P-channel MOS transistor 36 having a source connected to the power supply line 41 and a drain connected to the gate of the P-channel MOS transistor 34 in addition to the configuration of FIG. Is stopped, the P-channel MOS transistor 36 is turned on by applying a predetermined control voltage to the control line 91 connected to the gate of the P-channel MOS transistor 36, and the predetermined line applied to the control line 91 The operation of the current mirror amplifier circuit 71a is stopped by the control voltage. Further, an N-channel MOS having a drain connected to the drain of the P-channel MOS transistor 31, a source connected to the power supply line 43, and a gate connected to the drain of the P-channel MOS transistor 36 (or the gate of the P-channel MOS transistor 34). A transistor 28 is provided so that the output signal o is fixed when power supply to the power supply line 42 is stopped.
[0064]
The operation of the level shifter circuit of FIG. 4 configured as described above will be described with respect to parts different from FIG.
[0065]
When a certain logic circuit block is not necessary for operation, the power supply may be stopped as described above. In the case of the circuit of FIG. 1, the power supply of the power supply line 41 is stopped as in the case of the conventional example shown in FIG. However, when the power supply of the power supply line 42 is stopped, the gate inputs of the N-channel MOS transistors 21 and 22 become transiently unstable, and a through current from the power supply line 41 to the power supply line 43 is generated. And the output signal o becomes indefinite.
[0066]
Therefore, in the circuit of FIG. 4, when the power supply of the power supply line 42 is stopped, by applying a predetermined control voltage to the control line 91, the N channel MOS transistor 40 of the current mirror amplifier circuit 71 a is turned off. The channel MOS transistor 27 is turned off, and the operation of the current mirror amplifier circuit 71a is stopped. At the same time, when a predetermined control voltage is applied to the control line 91, the P-channel MOS transistor 36 is turned on, the potential of the power supply line 41 is applied to the gate of the P-channel MOS transistor 34, and the P-channel MOS transistor 34 is turned off. As a result, the through current can be reduced. When P channel MOS transistor 36 is turned on, N channel MOS transistor 28 is turned on and the input of inverter 11 is fixed to the ground voltage GND level. As a result, output signal o is fixed to the high power supply voltage VDDH level. The The predetermined control voltage applied to the control line 91 when the power supply of the power supply line 42 is stopped is the ground voltage GND level, and the signal input to the control line 91 is performed at the same time as or after the power supply is stopped. It is before. Next, at the same time as or after power supply is started, the control voltage of the control line 91 is fixed at the high power supply voltage VDDH level.
[0067]
When there is no stop of power supply, a control voltage is applied to the control line 91 so that the P-channel MOS transistor 36 is turned off and the N-channel MOS transistor 40 is turned on. The control voltage when the power supply is not stopped is the high power supply voltage VDDH level. In this case, the resistance values of the resistors 62 and 63 are set so that a voltage operating in the saturation region is applied to the gate of the N-channel MOS transistor 27.
[0068]
The current mirror amplifier circuit 71 in the circuit of FIG. 1 does not require the N-channel MOS transistor 40 that operates in response to the input signal of the control line 91 in the current mirror amplifier circuit 71a of FIG.
[0069]
In the circuit of FIG. 4, when power supply to the power supply line 42 is stopped, a predetermined control voltage is applied to the control line 91 to turn on the P-channel MOS transistor 36 and turn off the P-channel MOS transistor 34. Through current can be reduced. When P channel MOS transistor 36 is turned on, N channel MOS transistor 28 is turned on, and output signal o can be fixed at high power supply voltage VDDH level.
[0070]
  Next, FIG. 5 is a circuit diagram showing a main part of a second configuration example of the level shifter circuit according to the second embodiment of the present invention.2, 7, 11, 13Corresponding). In FIG. 5, 36 is a fifth P-channel MOS transistor, 91 is a control line, and other parts corresponding to those in FIG.
[0071]
4 is similar to the circuit of FIG. 1 in that a P-channel MOS transistor 36 and an output fixing N-channel MOS transistor 28 are provided, the circuit of FIG. A channel MOS transistor 36 and an output fixing N-channel MOS transistor 28 (see FIG. 4) are provided.
[0072]
  FIG. 6 is a circuit diagram showing a main part of a third configuration example of the level shifter circuit according to the second embodiment of the present invention.3, 4, 8, 12, 13Corresponding). In FIG. 6, 36 is a sixth P-channel MOS transistor, 91 is a control line, and other parts corresponding to those in FIG.
[0073]
4 is similar to the circuit of FIG. 1 in that a P-channel MOS transistor 36 and an output fixing N-channel MOS transistor 28 are provided, the circuit of FIG. A channel MOS transistor 36 and an output fixing N-channel MOS transistor 28 (see FIG. 4) are provided.
[0074]
In the circuits of FIGS. 5 and 6, the same effect as the circuit of FIG. 4 can be obtained by providing the P-channel MOS transistor 36 and the N channel MOS transistor 28 for fixing the output (see FIG. 4).
[0075]
  [Third embodiment; claimItem 14)
  FIG. 9 is a layout diagram of the semiconductor device according to the third embodiment. In FIG. 9, 103 and 104 are logic circuit blocks, 111 is a GND wiring, 112 to 115 are power wirings for supplying different potentials other than GND, 122 is a common power logic circuit block, and 131 is a level shifter circuit block.
[0076]
The common power supply logic circuit block 122 is a block in which a plurality of logic circuits that operate with the same power supply voltage are grouped. The logic circuit blocks 103 and 104 are logic circuits that operate with a power supply voltage different from that of the common power supply logic circuit block 122. It is a block. In the level shifter circuit block 131, the level shifter circuit described in the first embodiment or the second embodiment is formed. In the present embodiment, a plurality of logic circuits that operate with the same power supply voltage are collectively used as a common power supply logic circuit block 122, and the logic circuit block 103, with the level shifter circuit block 131 sandwiched around the common power supply logic circuit block 122. 104 etc. are arranged.
[0077]
Each level shifter circuit block 131 converts the signal amplitude between the common power supply logic circuit block 122 and each logic circuit block 103, 104, and the like. For example, the common power supply logic circuit block 122 is a circuit that operates by a voltage supplied from the GND wiring 111 and the power supply wiring 112, and the logic circuit block 103 is a circuit that operates by a voltage supplied from the GND wiring 111 and the power supply wiring 113. Therefore, in the level shifter circuit block 131 between the common power supply logic circuit block 122 and the logic circuit block 103, the power supply wiring 112 and the power supply wiring 113 are arranged in addition to the GND wiring 111. Similarly, since the logic circuit block 104 is a circuit that operates by a voltage supplied from the GND wiring 111 and the power supply wiring 114, the level shifter circuit block 131 between the common power supply logic circuit block 122 and the logic circuit block 103 includes: In addition to the GND wiring 111, a power wiring 112 and a power wiring 114 are disposed.
[0078]
FIG. 10 shows that when the level shifter circuit of the second embodiment shown in FIGS. 4, 5, and 6 is used, the control line 91 at the time of stopping the power supply is arranged in the level shifter circuit block 131. FIG.
[0079]
According to the present embodiment, a plurality of logic circuits operating at the same power supply voltage are grouped as a common power supply logic circuit block 122, and each logic circuit block 103, 104, etc. is arranged around each level shifter circuit block 131. By doing so, a plurality of power supply wirings are accurately arranged, and an increase in layout area due to the routing of the power supply wirings can be avoided.
[0080]
The layout according to the third embodiment can be applied to a semiconductor device using a conventional level shifter circuit, and the same effect can be obtained.
[0081]
  [Fourth embodiment; claimItem 1Corresponding to 5)
  FIG. 11 is a layout diagram of the semiconductor device according to the fourth embodiment. In FIG. 11, reference numerals 201, 202, and 203 denote wirings between the logic circuit block 204 and the logic circuit block 205 that operate with different power supply voltages, and the wirings 201, 202, and 203 are shown in FIG. As shown, it is composed of output signal lines of inverters 1 and 2 of a level shifter circuit.
[0082]
In this embodiment, the common power supply logic circuit block 122 and the level shifter circuit block 131 are not provided as in the third embodiment, and the level shifter circuit is divided and incorporated in the two logic circuit blocks 204 and 205. It is. The level shifter circuit inverters 1 and 2 are arranged in one logic circuit block 204, and the level shifter circuit components other than the inverters 1 and 2 are arranged in the other logic circuit block 205. Is, for example, a wiring 201 between blocks. In this embodiment, the level shifter circuit in the second embodiment shown in FIGS. 4 to 6 is used, and FIG. 11 shows that the control line 91 is arranged in the logic circuit block 205. ing.
[0083]
According to the present embodiment, there is no power supply wiring and the layout area can be reduced. However, since the timing for inputting the differential signal (the output signals of the inverters 1 and 2) to the logic circuit block 205 is required to be the same, the wiring distance between the blocks 204 and 205 is short, and the terminal arrangements are clear. Need to be. When these conditions are satisfied, the placement and wiring is most efficient.
[0084]
The logic circuit block 204 is provided with a plurality of first signal processing circuits for outputting the input signal i of the level shifter circuit, and the logic circuit block 205 is provided with a second signal processing for inputting the output signal o of the level shifter circuit. A plurality of circuits are provided, and a level shifter circuit is provided between each first signal processing circuit and the corresponding second signal processing circuit. Therefore, here, three sets of wirings 201, 202, and 203 indicate that three corresponding first signal processing circuits, second signal processing circuits, and three level shifter circuits are arranged. Yes.
[0085]
Similarly, in the third embodiment shown in FIGS. 9 and 10, the common power supply logic circuit block 122 and the logic circuit block 103 are provided with a plurality of first and second signal processing circuits, and a level shifter circuit. The block 131 is provided with a plurality of level shifter circuits.
[0086]
The layout in the fourth embodiment can be applied to a semiconductor device using the level shifter circuit in the first embodiment, and can also be applied to a semiconductor device using a conventional level shifter circuit. An effect can be obtained. FIG. 12 shows an example in which the layout of this embodiment is applied to a semiconductor device using the conventional level shifter circuit shown in FIG. 12, parts corresponding to those in FIGS. 11 and 13 are denoted by the same reference numerals.
[0087]
【The invention's effect】
As described above, according to the present invention, the third P-channel MOS transistor and the control circuit are provided, and the control circuit changes the gate potential of the third P-channel MOS transistor according to the change of the third power supply potential on the output side. By controlling, even when the third power supply potential is raised, it is possible to suppress a decrease in operating speed and an increase in through current.
[0088]
According to the present invention, the third P-channel MOS transistor and the control circuit are provided, and the control circuit controls the gate potential of the third P-channel MOS transistor according to the change of the second power supply potential on the input side. As a result, even when the second power supply potential is lowered, it is possible to suppress a decrease in operating speed and an increase in through current.
[0089]
Further, a P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the gate of the third P-channel MOS transistor is provided, and this transistor is turned on when the supply of the second power supply potential is stopped. By doing so, the third P-channel MOS transistor is turned off, and the through current can be reduced.
[0090]
Furthermore, when an output fixing N-channel MOS transistor is provided and the supply of the second power supply potential is stopped, the output fixing N-channel MOS transistor can be turned on to fix the output signal.
[0091]
Further, according to the present invention, a plurality of logic circuits operating at the same power supply voltage are collectively arranged as a common power supply logic circuit block, and a level shifter circuit block in which a level shifter circuit is formed is sandwiched around the common power supply logic circuit block. By arranging a logic circuit block that operates with a power supply voltage different from that of the common power supply logic circuit block, it is possible to accurately arrange a plurality of power supply wirings and suppress an increase in layout area due to the routing of the power supply wirings. .
[0092]
In addition, according to the present invention, the level shifter circuit is divided into two logic circuits so that the wiring between the two logic circuit blocks operating at different power supply voltages becomes the non-inverted signal and the inverted signal line of the input signal of the level shifter circuit. By arranging the circuit blocks in the circuit block, the power supply lines are not routed and the layout area can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a first configuration example of a level shifter circuit according to a first embodiment of the invention.
FIG. 2 is a diagram illustrating a second configuration example of the level shifter circuit according to the first embodiment of the invention.
FIG. 3 is a diagram illustrating a third configuration example of the level shifter circuit according to the first embodiment of the invention.
FIG. 4 is a diagram illustrating a first configuration example of a level shifter circuit according to a second embodiment of the present invention.
FIG. 5 is a diagram illustrating a main part of a second configuration example of the level shifter circuit according to the second embodiment of the present invention;
FIG. 6 is a diagram showing a main part of a third configuration example of the level shifter circuit according to the second embodiment of the present invention;
FIG. 7 is a diagram showing a configuration example in the case of changing the potential of the power supply in the first embodiment of the present invention.
8 is a diagram showing a circuit example of a power supply voltage conversion circuit in FIG. 7. FIG.
FIG. 9 is a layout diagram of a semiconductor device according to a third embodiment of the present invention.
FIG. 10 is a layout diagram of a semiconductor device according to a third embodiment of the present invention.
FIG. 11 is a layout diagram of a semiconductor device according to a fourth embodiment of the present invention.
FIG. 12 is a layout diagram in which a fourth embodiment of the present invention is applied to a semiconductor device using a conventional level shifter circuit.
FIG. 13 is a circuit diagram of a conventional level shifter circuit.
[Explanation of symbols]
1,2,11 inverter
21-28, 40 N-channel MOS transistor
31-39 P-channel MOS transistor
41, 42, 43 Power supply
51 Reference voltage terminal
52,53 Gate terminal
61, 62, 63 resistance,
71, 71a Current mirror amplifier circuit
81, 82, 83 Control circuit
91 Control line
101, 103, 104, 204, 205 Logic circuit block
111 GND wiring
112, 113, 114, 115 Power supply wiring
122 Common power supply logic circuit block
131 level shifter circuit block
201, 202, 203 Wiring between blocks

Claims (15)

第１の電源電位と前記第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、前記第１の電源電位と前記第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換し、前記第３の電源電位が動作モードに応じて変化するレベルシフタ回路であって、
ゲートに前記入力信号の非反転信号を入力し、ソースを前記第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、
ゲートに前記入力信号の反転信号を入力し、ソースを前記第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、
ゲートを前記第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャンネルＭＯＳトランジスタと、
ゲートを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第２のＮチャネルＭＯＳトランジスタのドレインに接続した第２のＰチャンネルＭＯＳトランジスタと、
ソースを前記第３の電源電位に接続し、ドレインを前記第１と第2のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャンネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させ前記出力信号として取り出すインバータと、
前記第３のＰチャネルＭＯＳトランジスタのゲート電位を、動作モードに応じて変化する前記第３の電源電位の変化に応じて制御する制御回路とを備えたことを特徴とするレベルシフタ回路。An input signal whose amplitude is the difference between the first power supply potential and the second power supply potential that is higher than the first power supply potential is the third power supply potential that is higher than the first power supply potential and the second power supply potential. A level shifter circuit in which the third power supply potential is changed according to an operation mode .
A first N-channel MOS transistor having a non-inverted signal of the input signal input to a gate and a source connected to the first power supply potential;
A second N-channel MOS transistor having a gate input with an inverted signal of the input signal and a source connected to the first power supply potential;
A first P-channel MOS transistor having a gate connected to the drain of the second N-channel MOS transistor and a drain connected to the drain of the first N-channel MOS transistor;
The gate connected to the drain of said first N-channel MOS transistor, a second P-channel MOS transistor the drain connected to the drain of the second N-channel MOS transistor,
A third P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the sources of the first and second P-channel MOS transistors;
An inverter that inverts the drain potential of the first P-channel MOS transistor and extracts it as the output signal;
A level shifter circuit comprising: a control circuit that controls a gate potential of the third P-channel MOS transistor according to a change of the third power supply potential that changes according to an operation mode . 第１の電源電位と前記第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、前記第１の電源電位と前記第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換し、前記第３の電源電位が少なくとも２種類の異なる設定値に変化するレベルシフタ回路であって、
ゲートに前記入力信号の非反転信号を入力し、ソースを前記第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、
ゲートに前記入力信号の反転信号を入力し、ソースを前記第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、
ゲートを前記第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャンネルＭＯＳトランジスタと、
ゲートを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第２のＮチャネルＭＯＳトランジスタのドレインに接続した第２のＰチャンネルＭＯＳトランジスタと、
ソースを前記第３の電源電位に接続し、ドレインを前記第１と第2のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャンネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させ前記出力信号として取り出すインバータと、
前記第３のＰチャネルＭＯＳトランジスタのゲート電位を、前記第３の電源電位が少なくとも前記２種類の異なる設定値に変化することに応じて制御する制御回路とを備えたことを特徴とするレベルシフタ回路。An input signal whose amplitude is the difference between the first power supply potential and the second power supply potential that is higher than the first power supply potential is the third power supply potential that is higher than the first power supply potential and the second power supply potential. A level shifter circuit that converts the difference between the first power supply potential into at least two different set values ,
A first N-channel MOS transistor having a non-inverted signal of the input signal input to a gate and a source connected to the first power supply potential;
A second N-channel MOS transistor having a gate input with an inverted signal of the input signal and a source connected to the first power supply potential;
A first P-channel MOS transistor having a gate connected to the drain of the second N-channel MOS transistor and a drain connected to the drain of the first N-channel MOS transistor;
The gate connected to the drain of said first N-channel MOS transistor, a second P-channel MOS transistor the drain connected to the drain of the second N-channel MOS transistor,
A third P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the sources of the first and second P-channel MOS transistors;
An inverter that inverts the drain potential of the first P-channel MOS transistor and extracts it as the output signal;
A level shifter circuit, characterized in that the gate potential of the third P-channel MOS transistors, said third power supply potential and a control circuit for controlling in response to changes in at least the two different setting values . 第１の電源電位と前記第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、前記第１の電源電位と前記第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換し、前記第２の電源電位が動作モードに応じて変化するレベルシフタ回路であって、
ゲートに前記入力信号の非反転信号を入力し、ソースを前記第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、
ゲートに前記入力信号の反転信号を入力し、ソースを前記第１の電源電位に接続した第 ２のＮチャネルＭＯＳトランジスタと、
ゲートを前記第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャンネルＭＯＳトランジスタと、
ゲートを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第２のＮチャネルＭＯＳトランジスタのドレインに接続した第２のＰチャンネルＭＯＳトランジスタと、
ソースを前記第３の電源電位に接続し、ドレインを前記第１と第 2 のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャンネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させ前記出力信号として取り出すインバータと、
前記第３のＰチャネルＭＯＳトランジスタのゲート電位を、動作モードに応じて変化する前記第２の電源電位の変化に応じて制御する制御回路とを備えたことを特徴とするレベルシフタ回路。 An input signal whose amplitude is the difference between the first power supply potential and the second power supply potential that is higher than the first power supply potential is the third power supply potential that is higher than the first power supply potential and the second power supply potential. A level shifter circuit that converts the second power supply potential in accordance with an operation mode, and converts the output signal into an output signal having an amplitude of
A first N-channel MOS transistor having a non-inverted signal of the input signal input to a gate and a source connected to the first power supply potential;
A second N-channel MOS transistor having a gate input with an inverted signal of the input signal and a source connected to the first power supply potential ;
A first P-channel MOS transistor having a gate connected to the drain of the second N-channel MOS transistor and a drain connected to the drain of the first N-channel MOS transistor;
A second P-channel MOS transistor having a gate connected to the drain of the first N-channel MOS transistor and a drain connected to the drain of the second N-channel MOS transistor;
A third P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the sources of the first and second P-channel MOS transistors;
An inverter that inverts the drain potential of the first P-channel MOS transistor and extracts it as the output signal;
A level shifter circuit comprising: a control circuit that controls a gate potential of the third P-channel MOS transistor according to a change in the second power supply potential that changes according to an operation mode . 第１の電源電位と前記第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、前記第１の電源電位と前記第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換し、前記第２の電源電位が少なくとも２種類の異なる設定値に変化するレベルシフタ回路であって、
ゲートに前記入力信号の非反転信号を入力し、ソースを前記第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、
ゲートに前記入力信号の反転信号を入力し、ソースを前記第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、
ゲートを前記第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャンネルＭＯＳトランジスタと、
ゲートを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第２のＮチャネルＭＯＳトランジスタのドレインに接続した第２のＰチャンネルＭＯＳトランジスタと、
ソースを前記第３の電源電位に接続し、ドレインを前記第１と第 2 のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャンネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させ前記出力信号として取り出すインバータと、
前記第３のＰチャネルＭＯＳトランジスタのゲート電位を、前記第２の電源電位が少なくとも前記２種類の異なる設定値に変化することに応じて制御する制御回路とを備えたことを特徴とするレベルシフタ回路。 An input signal whose amplitude is the difference between the first power supply potential and the second power supply potential that is higher than the first power supply potential is the third power supply potential that is higher than the first power supply potential and the second power supply potential. A level shifter circuit that converts the second power supply potential into at least two different set values, and converts the difference into
A first N-channel MOS transistor having a non-inverted signal of the input signal input to a gate and a source connected to the first power supply potential;
A second N-channel MOS transistor having a gate input with an inverted signal of the input signal and a source connected to the first power supply potential;
A first P-channel MOS transistor having a gate connected to the drain of the second N-channel MOS transistor and a drain connected to the drain of the first N-channel MOS transistor;
A second P-channel MOS transistor having a gate connected to the drain of the first N-channel MOS transistor and a drain connected to the drain of the second N-channel MOS transistor;
A third P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the sources of the first and second P-channel MOS transistors;
An inverter that inverts the drain potential of the first P-channel MOS transistor and extracts it as the output signal;
A level shifter circuit comprising: a control circuit that controls the gate potential of the third P-channel MOS transistor in response to the second power supply potential changing to at least the two different set values. . 第３の電源電位を第２の電源電位より低い電位とし、前記第２の電源電位を第１の電源電位より低い電位とし、ＮチャネルＭＯＳトランジスタに代えてＰチャネルＭＯＳトランジスタを用い、ＰチャネルＭＯＳトランジスタに代えてＮチャネルＭＯＳトランジスタを用いた請求項１、２、３または４記載のレベルシフタ回路。The third power supply potential is set lower than the second power supply potential, the second power supply potential is set lower than the first power supply potential, a P channel MOS transistor is used instead of the N channel MOS transistor, and a P channel MOS transistor is used. 5. The level shifter circuit according to claim 1 , wherein an N channel MOS transistor is used in place of the transistor. 第１の電源電位と前記第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、前記第１の電源電位と前記第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換するレベルシフタ回路であって、
ゲートに前記入力信号の非反転信号を入力し、ソースを前記第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、
ゲートに前記入力信号の反転信号を入力し、ソースを前記第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、
ゲートを前記第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャネルＭＯＳトランジスタと、
ゲートを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前 記第２のＮチャネルＭＯＳトランジスタのドレインを接続した第２のＰチャネルＭＯＳトランジスタと、
ソースを前記第３の電源電位に接続し、ドレインを前記第１と第２のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させて前記出力信号として取り出すインバータと、
前記第３のＰチャネルＭＯＳトランジスタのゲート電位を前記第３の電源電位の変化に応じて制御する制御回路とを設け、
前記制御回路は、ソースを前記第３の電源電位に接続した第４のＰチャネルＭＯＳトランジスタと、前記第４のＰチャネルＭＯＳトランジスタのドレインと前記第１の電源電位との間に接続した抵抗と、プラス側入力端に前記第４のＰチャネルＭＯＳトランジスタのドレインを接続し、マイナス側入力端に参照電圧を接続し、出力端を前記第４のＰチャネルＭＯＳトランジスタのゲートに接続したカレントミラー増幅回路とからなり、前記第４のＰチャネルＭＯＳトランジスタのゲートを前記第３のＰチャネルＭＯＳトランジスタのゲートに接続したことを特徴とするレベルシフタ回路。 An input signal whose amplitude is the difference between the first power supply potential and the second power supply potential that is higher than the first power supply potential is the third power supply potential that is higher than the first power supply potential and the second power supply potential. A level shifter circuit that converts the difference between the output signal to an output signal having an amplitude,
A first N-channel MOS transistor having a non-inverted signal of the input signal input to a gate and a source connected to the first power supply potential;
A second N-channel MOS transistor having a gate input with an inverted signal of the input signal and a source connected to the first power supply potential;
A first P-channel MOS transistor having a gate connected to the drain of the second N-channel MOS transistor and a drain connected to the drain of the first N-channel MOS transistor;
The gate connected to the drain of said first N-channel MOS transistor, a second P-channel MOS transistor connected to the drain of the pre-Symbol second N-channel MOS transistor and a drain,
A third P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the sources of the first and second P-channel MOS transistors;
An inverter that inverts the drain potential of the first P-channel MOS transistor and extracts it as the output signal;
A control circuit for controlling a gate potential of the third P-channel MOS transistor according to a change in the third power supply potential;
Wherein the control circuit includes a fourth P-channel MOS transistor having a source connected to said third supply potential, resistor and connected between the drain and the first power supply potential of the fourth P-channel MOS transistor A current mirror amplifier in which the drain of the fourth P-channel MOS transistor is connected to the positive-side input terminal, the reference voltage is connected to the negative-side input terminal, and the output terminal is connected to the gate of the fourth P-channel MOS transistor It consists of a circuit, the fourth aspect and, Relais Berushifuta circuits that the gate connected to the gate of said third P-channel MOS transistor of P-channel MOS transistor. 第１の電源電位と前記第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、前記第１の電源電位と前記第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換するレベルシフタ回路であって、
ゲートに前記入力信号の非反転信号を入力し、ソースを前記第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、
ゲートに前記入力信号の反転信号を入力し、ソースを前記第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、
ゲートを前記第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャネルＭＯＳトランジスタと、
ゲートを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第２のＮチャネルＭＯＳトランジスタのドレインを接続した第２のＰチャネルＭＯＳトランジスタと、
ソースを前記第３の電源電位に接続し、ドレインを前記第１と第２のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させて前記出力信号として取り出すインバータと、
前記第３のＰチャネルＭＯＳトランジスタのゲート電位を前記第３の電源電位の変化に応じて制御する制御回路とを設け、
前記制御回路は、ソースを前記第３の電源電位に接続しドレインおよびゲート間を接続した第４のＰチャネルＭＯＳトランジスタと、ドレインを前記第４のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを前記第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした前記第３のＮチャネルＭＯＳトランジスタとからなり、前記第４のＰチャネルＭＯＳトランジスタのゲートを第３のＰチャネルＭＯＳトランジスタのゲートに接続したことを特徴とするレベルシフタ回路。 An input signal whose amplitude is the difference between the first power supply potential and the second power supply potential that is higher than the first power supply potential is the third power supply potential that is higher than the first power supply potential and the second power supply potential. A level shifter circuit that converts the difference between the output signal to an output signal having an amplitude,
A first N-channel MOS transistor having a non-inverted signal of the input signal input to a gate and a source connected to the first power supply potential;
A second N-channel MOS transistor having a gate input with an inverted signal of the input signal and a source connected to the first power supply potential;
A first P-channel MOS transistor having a gate connected to the drain of the second N-channel MOS transistor and a drain connected to the drain of the first N-channel MOS transistor;
A second P-channel MOS transistor having a gate connected to the drain of the first N-channel MOS transistor and a drain connected to the drain of the second N-channel MOS transistor;
A third P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the sources of the first and second P-channel MOS transistors;
An inverter that inverts the drain potential of the first P-channel MOS transistor and extracts it as the output signal;
A control circuit for controlling a gate potential of the third P-channel MOS transistor according to a change in the third power supply potential;
Wherein the control circuit includes a fourth P-channel MOS transistor connected between the drain and a source connected to the third power supply potential and a gate, a drain connected to the drain of said fourth P-channel MOS transistor, the source connected to said first power supply potential, consists of a said third N-channel MOS transistor so as to apply a voltage to operate in a saturation region to the gate, the gate of the third of the fourth P-channel MOS transistor features and, Relais Berushifuta circuit that is connected to the gate of P-channel MOS transistor. 第１の電源電位と前記第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、前記第１の電源電位と前記第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換するレベルシフタ回路であって、
ゲートに前記入力信号の非反転信号を入力し、ソースを前記第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、
ゲートに前記入力信号の反転信号を入力し、ソースを前記第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、
ゲートを前記第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャネルＭＯＳトランジスタと、
ゲートを前記第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを前記第２のＮチャネルＭＯＳトランジスタのドレインを接続した第２のＰチャネルＭＯＳトランジスタと、
ソースを前記第３の電源電位に接続し、ドレインを前記第１と第２のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させて前記出力信号として取り出すインバータと、前記第３のＰチャネルＭＯＳトランジスタのゲート電位を前記第２の電源電位の変化に応じて制御する制御回路とを設け、
前記制御回路は、ソースを前記第２の電源電位に接続しドレインおよびゲート間を接続した第４のＰチャネルＭＯＳトランジスタと、ドレインを前記第４のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを前記第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第３のＮチャネルＭＯＳトランジスタと、ソースを前記第３の電源電位に接続しゲートを前記第４のＰチャネルＭＯＳトランジスタのゲートに接続した第５のＰチャネルＭＯＳトランジスタと、ドレインを前記第５のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを前記第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第４のＮチャネルＭＯＳトランジスタとからなり、前記第５のＰチャネルＭＯＳトランジスタのドレインを前記第３のＰチャネルＭＯＳトランジスタのゲートに接続したことを特徴とするレベルシフタ回路。 An input signal whose amplitude is the difference between the first power supply potential and the second power supply potential that is higher than the first power supply potential is the third power supply potential that is higher than the first power supply potential and the second power supply potential. A level shifter circuit that converts the difference between the output signal to an output signal having an amplitude,
A first N-channel MOS transistor having a non-inverted signal of the input signal input to a gate and a source connected to the first power supply potential;
A second N-channel MOS transistor having a gate input with an inverted signal of the input signal and a source connected to the first power supply potential;
A first P-channel MOS transistor having a gate connected to the drain of the second N-channel MOS transistor and a drain connected to the drain of the first N-channel MOS transistor;
A second P-channel MOS transistor having a gate connected to the drain of the first N-channel MOS transistor and a drain connected to the drain of the second N-channel MOS transistor;
A third P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the sources of the first and second P-channel MOS transistors;
An inverter that inverts the drain potential of the first P-channel MOS transistor and extracts it as the output signal, and a control circuit that controls the gate potential of the third P-channel MOS transistor in accordance with a change in the second power supply potential And
Wherein the control circuit includes a fourth P-channel MOS transistor connected between the drain and a source connected to said second power supply potential and a gate, a drain connected to the drain of said fourth P-channel MOS transistor, the source said first connected to a power supply potential, the third was to apply a voltage to operate in a saturation region to the gate and N-channel MOS transistor, the source of the third power source connected to a potential the gate fourth A fifth P-channel MOS transistor connected to the gate of the P-channel MOS transistor, a drain connected to the drain of the fifth P-channel MOS transistor, a source connected to the first power supply potential, and a gate to a saturation region And a fourth N-channel MOS transistor adapted to apply a voltage that operates on the fifth P-channel. Features and, Relais Berushifuta circuit that the drain connected to the gate of said third P-channel MOS transistor of the MOS transistor. ソースを第３の電源電位に接続しドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続した第５のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に前記第５のＰチャネルＭＯＳトランジスタをオンにするとともにカレントミラー増幅回路の動作を停止させるようにしたことを特徴とする請求項６記載のレベルシフタ回路。A fifth P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the gate of the third P-channel MOS transistor is provided, and the fifth power supply potential is stopped when the supply of the second power supply potential is stopped. 7. The level shifter circuit according to claim 6, wherein the P-channel MOS transistor is turned on and the operation of the current mirror amplifier circuit is stopped. カレントミラー増幅回路は、ソースを前記第３の電源電位に接続し、ゲートおよびドレイン間を接続した第６のＰチャネルＭＯＳトランジスタと、ソースを前記第３の電源電位に接続し、ゲートを前記第６のＰチャネルＭＯＳトランジスタのゲートに接続し、ドレインを前記カレントミラー増幅回路の出力端とした第７のＰチャネルＭＯＳトランジスタと、ドレインを前記第６のＰチャネルＭＯＳトランジスタのドレインに接続し、ゲートを前記カレントミラー増幅回路のプラス側入力端とした第３のＮチャネルＭＯＳトランジスタと、ドレインを前記第７のＰチャネルＭＯＳトランジスタのドレインに接続し、ゲートを前記カレントミラー増幅回路のマイナス側入力端とした第４のＮチャネルＭＯＳトランジスタと、ドレインを前記第３および第４のＮチャネルＭＯＳトランジスタのソースに接続し、ソースを第１の電源電位に接続した第５のＮチャネルＭＯＳトランジスタと、ドレインを前記第３の電源電位に接続した第６のＮチャネルＭＯＳトランジスタと、前記第６のＮチャネルＭＯＳトランジスタのソースと前記第１の電源電位との間に接続され前記第５のＮチャネルＭＯＳトランジスタのゲートに飽和領域で動作する電圧を印加するための分圧用の抵抗とからなり、第２の電源電位の供給を停止する際に前記第６のＮチャネルＭＯＳトランジスタをオフにして前記カレントミラー増幅回路の動作を停止させるようにしたことを特徴とする請求項９記載のレベルシフタ回路。The current mirror amplifier circuit includes a sixth P-channel MOS transistor having a source connected to the third power supply potential, a gate and a drain connected, a source connected to the third power supply potential, and a gate connected to the third power supply potential. A seventh P-channel MOS transistor having a drain connected to the gate of the sixth P-channel MOS transistor and a drain connected to the drain of the sixth P-channel MOS transistor; Is connected to the drain of the seventh P-channel MOS transistor, and the gate is connected to the negative-side input terminal of the current mirror amplifier circuit. A fourth N-channel MOS transistor and a drain connected to the third And a fifth N-channel MOS transistor connected to the source of the fourth N-channel MOS transistor, the source connected to the first power supply potential, and a sixth N-channel MOS connected to the third power supply potential. A voltage dividing circuit for applying a voltage operating in a saturation region to the transistor, the source of the sixth N-channel MOS transistor, and the gate of the fifth N-channel MOS transistor connected between the source of the sixth N-channel MOS transistor and the first power supply potential The operation of the current mirror amplifier circuit is stopped by turning off the sixth N-channel MOS transistor when the supply of the second power supply potential is stopped. 9. The level shifter circuit according to 9 . ソースを第３の電源電位に接続しドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続した第５のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に前記第５のＰチャネルＭＯＳトランジスタをオンにすることを特徴とする請求項７記載のレベルシフタ回路。A fifth P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the gate of the third P-channel MOS transistor is provided, and the fifth power supply potential is stopped when the supply of the second power supply potential is stopped. 8. The level shifter circuit according to claim 7 , wherein the P-channel MOS transistor is turned on. ソースを第３の電源電位に接続しドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続した第６のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に前記第６のＰチャネルＭＯＳトランジスタをオンにすることを特徴とする請求項８記載のレベルシフタ回路。A sixth P-channel MOS transistor having a source connected to the third power supply potential and a drain connected to the gate of the third P-channel MOS transistor is provided, and the sixth power supply potential is stopped when the supply of the second power supply potential is stopped. 9. The level shifter circuit according to claim 8 , wherein a P-channel MOS transistor is turned on. ソースを第１の電源電位に接続し、ドレインを第１のＰチャネルＭＯＳトランジスタのドレインに接続し、ゲートを第３のＰチャネルＭＯＳトランジスタのゲートに接続した出力固定用のＮチャネルＭＯＳトランジスタを設けたことを特徴とする請求項９，１０，１１または１２記載のレベルシフタ回路。An output fixing N-channel MOS transistor having a source connected to the first power supply potential, a drain connected to the drain of the first P-channel MOS transistor, and a gate connected to the gate of the third P-channel MOS transistor is provided. 13. The level shifter circuit according to claim 9, 10, 11 or 12 characterized by the above-mentioned. 同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、前記共通電源論理回路ブロックの周囲に、請求項１，２，３，４，５，６，７，８，９，１０，１１，１２または１３記載のレベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、前記共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置した半導体装置。A plurality of logic circuits that operate with the same power supply voltage are collectively arranged as a common power supply logic circuit block, and around the common power supply logic circuit block, claim 1, 2, 3, 4, 5, 6, 7, 8, 9. A semiconductor device in which a logic circuit block that operates with a power supply voltage different from that of the common power supply logic circuit block is disposed across a level shifter circuit block in which a level shifter circuit according to 9 , 10 , 11, 12, or 13 is formed. 異なる電源電圧で動作する２つの論理回路ブロック間の配線が、請求項１，２，３，４，５，６，７，８，９，１０，１１，１２または１３記載のレベルシフタ回路の入力信号の非反転信号および反転信号の信号線となるように、前記レベルシフタ回路を前記２つの論理回路ブロック内に分割して配置した半導体装置。14. The input signal of the level shifter circuit according to claim 1, 2 , 3 , 4 , 5 , 6 , 7 , 8 , 9 , 10 , 11, 12, or 13 between the two logic circuit blocks operating at different power supply voltages. A semiconductor device in which the level shifter circuit is divided and arranged in the two logic circuit blocks so as to be signal lines for the non-inverted signal and the inverted signal.
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