JP2752778B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JP2752778B2 JP2752778B2 JP2211991A JP21199190A JP2752778B2 JP 2752778 B2 JP2752778 B2 JP 2752778B2 JP 2211991 A JP2211991 A JP 2211991A JP 21199190 A JP21199190 A JP 21199190A JP 2752778 B2 JP2752778 B2 JP 2752778B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- input control
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に内部バスのコン
トロール回路に関する。Description: TECHNICAL FIELD The present invention relates to a semiconductor integrated circuit, and more particularly to a control circuit for an internal bus.
従来、汎用LSIの機能を実現しているブロック（以下
メガマクロと記す）は、１チップにメガマクロを複数用
いてシステムを構築しやすくする為、バス構成を取りや
すい様に、各メガマクロの出力信号どうしの競合を避け
るために、メガマクロ内で生成された制御信号によって
出力信号を制御する３ステートバッファが用いられてい
る。Conventionally, blocks that realize the functions of general-purpose LSIs (hereinafter referred to as “mega macros”) use multiple mega macros on a single chip to make it easier to build a system. In order to avoid contention, a three-state buffer that controls an output signal using a control signal generated in a mega macro is used.
第５図はこのような３ステート・バッファの一例の回
路図である。FIG. 5 is a circuit diagram of an example of such a three-state buffer.
第５図において、本半導体チップ16は、第1,第２のメ
ガマクロ14,15を備えている。第１のメガマクロ14は、
Ｐチャネル（ch）MOSトランジスタ９とＮチャネル（c
h）MOSトランジスタ10の直列体がVDD電源４のGND電源５
との間に接続され、その共通接続点を出力信号11の端子
に接続し、入力信号１と内部回路で生成された入力制御
信号２とが入力されるNAND素子6,NOR素子12,インバータ
素子８があり、NAND素子６の出力をトランジスタ７のゲ
ートに、NOR素子12の出力をトランジスタ10のゲートに
それぞれ接続している。第２のメガマクロ15は、出力信
号11を入力とする３ステートバッファ17を有する。In FIG. 5, the semiconductor chip 16 includes first and second mega macros 14 and 15. The first megamacro 14 is
P-channel (ch) MOS transistor 9 and N-channel (c
h) The series connection of the MOS transistors 10 is the VDD power supply 4 and the GND power supply 5
, The common connection point is connected to the terminal of the output signal 11, and the input signal 1 and the input control signal 2 generated by the internal circuit are input to the NAND element 6, the NOR element 12, and the inverter element. The output of the NAND element 6 is connected to the gate of the transistor 7, and the output of the NOR element 12 is connected to the gate of the transistor 10. The second mega macro 15 has a three-state buffer 17 to which the output signal 11 is input.
第５図に示すように、入力制御信号２の入力がロウ・
レベルの時、NAND素子６とNOR素子12が各々ハイ・レベ
ルとロウ・レベルを出力し、次段の駆動用Pch MOSトラ
ンジスタ９とNch MOSトランジスタ10との両方ともオフ
状態となり、出力信号11がハイ・インピーダンス状態と
なる。As shown in FIG. 5, the input of the input control signal 2 is low.
At the time of the level, the NAND element 6 and the NOR element 12 output a high level and a low level, respectively, and both the driving Pch MOS transistor 9 and the Nch MOS transistor 10 in the next stage are turned off, and the output signal 11 is turned off. The state becomes a high impedance state.
前述した従来の半導体集積回路では、メガマクロの出
力等に用いられている３ステート・バッファ17におい
て、LSIの論理回路内に１つのメガマクロしか用いず且
つ前記出力をLSIの入・出力又は出力端子に接続する場
合、フローティング状態があるので出力端子等の入力が
中間値となり、大電流が流れる欠点がある。このため、
前記出力の制御信号より論理をとって、フローティング
状態にならないような回路を付加しなければならない問
題点があった。In the conventional semiconductor integrated circuit described above, in the three-state buffer 17 used for the output of the mega macro, etc., only one mega macro is used in the logic circuit of the LSI, and the output is used as the input / output or output terminal of the LSI. In the case of connection, there is a drawback that a large current flows because the input of the output terminal or the like has an intermediate value because of the floating state. For this reason,
There is a problem that it is necessary to add a circuit which does not enter a floating state by taking logic from the control signal of the output.
第６図に、３ステートバッファの次段に付加した回路
例を示す。FIG. 6 shows an example of a circuit added to the next stage of the three-state buffer.
第６図において、本半導体チップ16は、第１のメガマ
クロ14と、付加回路18と、出力端子19とを備えている。
付加回路18は、インバータ素子８と３ステートバッファ
17とを有する。第１のメガマクロ14は３ステートバッフ
ァ17を有する。In FIG. 6, the present semiconductor chip 16 includes a first mega macro 14, an additional circuit 18, and an output terminal 19.
The additional circuit 18 includes an inverter element 8 and a three-state buffer.
And 17. The first mega macro 14 has a three-state buffer 17.
本発明の目的は、前記問題点を解決し、付加回路を使
用しないで済むようにした半導体集積回路を提供するこ
とにある。An object of the present invention is to provide a semiconductor integrated circuit which solves the above-mentioned problem and does not require an additional circuit.
本発明では、第１の電源と第２の電源との間にその電
流路が直列に接続された第１および第２の出力トランジ
スタから成る３ステートバッファ回路と、内部回路が出
力する入力信号と第１の入力制御信号および前記内部回
路に依存しない第２の入力制御信号とを入力し前記３ス
テートバッファ回路の前記第１および第２の出力トラン
ジスタの電源制御端子を駆動する入力制御回路とを有
し、前記入力制御回路は、前記第１および第２の入力制
御信号が第１の論理レベルのときは前記入力信号の値に
無関係に前記３ステートバッファ回路の出力をハイイン
ピーダンスにし 前記第１の入力制御信号が前記第１の論理レベルで前
記第２の入力制御信号が第２の論理レベルのときは前記
入力信号の値に無関係に前記３ステートバッファ回路の
出力ハイまたはロウレベルに固定し 前記第１の入力制御信号が前記第２の論理レベルのと
きは前記３ステートバッファ回路の出力を前記入力信号
の論理レベルにする ように前記第１および第２の出力トランジスタの前記電
流制御端子を駆動する。According to the present invention, a three-state buffer circuit including first and second output transistors whose current paths are connected in series between a first power supply and a second power supply, and an input signal output by an internal circuit are provided. An input control circuit that inputs a first input control signal and a second input control signal that does not depend on the internal circuit and drives a power supply control terminal of the first and second output transistors of the three-state buffer circuit. Wherein the input control circuit sets the output of the three-state buffer circuit to high impedance regardless of the value of the input signal when the first and second input control signals are at a first logical level. When the input control signal is at the first logic level and the second input control signal is at the second logic level, the output high of the three-state buffer circuit is independent of the value of the input signal. Alternatively, the first and second output transistors are fixed to a low level so that the output of the three-state buffer circuit is set to the logical level of the input signal when the first input control signal is at the second logical level. The current control terminal is driven.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図（Ａ）は本発明の第１の実施例の論理回路図、
第１図（Ｂ）は第１図（Ａ）の回路図である。FIG. 1A is a logic circuit diagram of a first embodiment of the present invention,
FIG. 1 (B) is a circuit diagram of FIG. 1 (A).
第１図（Ａ）において、本実施例は、入力信号1,内部
回路で生成された入力制御信号2,内部回路に依存しない
入力制御信号３が入力され、出力信号11を出力とし、３
ステートを構成するNAND素子6,OR・NAND素子7,インバー
タ素子8,P,Nch MOSトランジスタ9,10の直列体（VDD電源
4,GND電源５間）を備えている。In FIG. 1 (A), in this embodiment, an input signal 1, an input control signal 2 generated by an internal circuit, and an input control signal 3 independent of the internal circuit are input, and an output signal 11 is output.
A series body of the NAND element 6, the OR / NAND element 7, the inverter element 8, the P, and the Nch MOS transistors 9 and 10 constituting the state (the VDD power supply
4, GND power supply 5).
第１図（Ｂ）において、Pch MOSトランジスタ20,22と
Nch MOSトランジスタ21,23とは、NAND素子６を構成し、
Pch MOSトランジスタ25,26,27とNch MOSトランジスタ2
8,29,30とは、OR・NAND素子７を構成する。In FIG. 1 (B), Pch MOS transistors 20 and 22
The Nch MOS transistors 21 and 23 constitute a NAND element 6,
Pch MOS transistors 25, 26, 27 and Nch MOS transistor 2
8, 29 and 30 constitute the OR / NAND element 7.
第１図（Ａ），（Ｂ）において、内部回路に依存しな
い入力制御信号３がロウ・レベルで、かつ入力制御信号
２がロウ・レベルの時のみ、NAND素子６はハイ・レベル
でOR・NAND素子７はハイ・レベルになり、次段のインバ
ータ（INVERTER）素子８はロウ・レベルとなるので、出
力駆動用Pch MOSトランジスタ９とNch MOSトランジスタ
10とはそれぞれオフ状態になり、出力信号11はハイ・イ
ンピーダンス状態になるが、内部回路に依存しない入力
制御信号３がハイ・レベルで、かつ入力制御信号２がロ
ウ・レベルの時は、入力信号１に関係なく、NAND素子６
は、ハイ・レベルで、OR・NAND素子７はロウ・レベルに
なり、出力信号11はロウ・レベルを出力する。又、入力
制御信号２がハイ・レベルの時は、内部回路に依存しな
い入力制御信号３に関係なく、入力信号１のレベルを出
力信号11に出力する。1 (A) and 1 (B), only when the input control signal 3 which is independent of the internal circuit is at a low level and the input control signal 2 is at a low level, the NAND element 6 is at a high level and an OR. Since the NAND element 7 goes high and the next-stage inverter (INVERTER) element 8 goes low, the output driving Pch MOS transistor 9 and Nch MOS transistor
10 is in an off state, and the output signal 11 is in a high impedance state. However, when the input control signal 3 that is independent of the internal circuit is at a high level and the input control signal 2 is at a low level, NAND element 6 regardless of signal 1
Is at a high level, the OR / NAND element 7 goes to a low level, and the output signal 11 outputs a low level. When the input control signal 2 is at a high level, the level of the input signal 1 is output to the output signal 11 irrespective of the input control signal 3 which does not depend on the internal circuit.
第４図（Ａ）は第１図の入力A,B,Cの組合せによって
出力される出力信号11（Ｙ）の状態を示す図である。FIG. 4 (A) is a diagram showing the state of the output signal 11 (Y) output by the combination of the inputs A, B and C of FIG.
第４図（Ａ）において、入力A,B,Cの“0",“1"値と、
Pch MOSトランジスタ9,Nch MOSトランジスタ10のON,OFF
状態，出力Ｙの状態とが示されている。In FIG. 4A, “0” and “1” values of inputs A, B, and C,
ON / OFF of Pch MOS transistor 9 and Nch MOS transistor 10
The state and the state of the output Y are shown.
第２図（Ａ）は本発明の第２の実施例の論理回路図、
第２図（Ｂ）は第２図（Ａ）の回路図である。FIG. 2 (A) is a logic circuit diagram of a second embodiment of the present invention,
FIG. 2 (B) is a circuit diagram of FIG. 2 (A).
第２図（Ａ）において、本実施例は、NAND素子6,OR・
NAND素子7,インバータ素子8,8′と、Pch MOSトランジス
タ9,10の直列体を備えている。第２図（Ａ），（Ｂ）の
実施例の動作は、第１図と同じような出力状態になる
が、内部回路に依存しない入力制御信号３がハイ・レベ
ルで、かつ入力制御信号２がロウ・レベルの時には、入
力信号１に関係なく、ハイ・レベルに固定された出力を
出力信号11に出力する。In FIG. 2 (A), the present embodiment has a NAND element 6, OR
It comprises a series body of a NAND element 7, inverter elements 8, 8 ', and Pch MOS transistors 9, 10. The operation of the embodiment of FIGS. 2A and 2B is similar to that of FIG. 1 except that the input control signal 3 which is independent of the internal circuit is at the high level and the input control signal 2 Is low, an output fixed at a high level is output to the output signal 11 irrespective of the input signal 1.
第４図（Ｂ）は、第２図（Ａ）の入力A,B,Cの組合せ
によって出力される出力信号11（Ｙ）の状態を示す図で
ある。FIG. 4 (B) is a diagram showing the state of the output signal 11 (Y) output by the combination of the inputs A, B and C of FIG. 2 (A).
第４図（Ｂ）において、第４図（Ａ）と同様な動作を
している。In FIG. 4B, the same operation as in FIG. 4A is performed.
第３図（Ａ）は本発明の参考例の論理回路図、第３図
（Ｂ）は第３図（Ａ）の回路図である。第３図（Ａ），
（Ｂ）において、本実施例は、内部回路に依存しない入
力制御信号3,又は入力制御信号２のいずれか一方にハイ
・レベルが入力されると、入力信号１によって出力信号
11のレベルが決る。第４図（Ｃ）は、第３図（Ａ）の入
力A,B,Cの組合せによって出力される出力信号11（Ｙ）
の状態を示す図である。FIG. 3 (A) is a logic circuit diagram of a reference example of the present invention, and FIG. 3 (B) is a circuit diagram of FIG. 3 (A). FIG. 3 (A),
In (B), when a high level is input to either the input control signal 3 or the input control signal 2 that does not depend on the internal circuit, the present embodiment uses the input signal 1 to output the output signal.
11 levels are decided. FIG. 4 (C) shows an output signal 11 (Y) output by a combination of the inputs A, B and C of FIG. 3 (A).
It is a figure showing the state of.
第１および第２の実施例の半導体集積回路は、メガマ
クロ等の出力に用いられている内部バス用３ステートバ
ッファにおいて、内部回路より生成される入力制御信号
と、内部回路に依存しない入力制御信号とによって出力
状態がハイ・インピーダンスにならないように制御出来
る機能を備えている。In the semiconductor integrated circuits of the first and second embodiments, an input control signal generated from an internal circuit and an input control signal independent of the internal circuit are used in a three-state buffer for an internal bus used for output of a mega macro or the like. Thus, a function capable of controlling the output state so as not to become high impedance is provided.
以上説明したように、本発明は、特に内部回路生成の
制御信号と内部回路に依存しない制御信号により入力信
号を制御し、例えば通常のバッファの機能を付加した場
合、３ステート出力の次段にフローティング状態防止の
ための回路を付加する必要がないという効果を有する。As described above, the present invention particularly controls an input signal by a control signal generated by an internal circuit and a control signal independent of the internal circuit. For example, when a normal buffer function is added, This has the effect that it is not necessary to add a circuit for preventing a floating state.
第１図（Ａ）は本発明の第１の実施例の半導体集積回路
の回路図、第１図（Ｂ）は第１図（Ａ）の回路図、第２
図（Ａ）は本発明の第２の実施例の回路図、第２図
（Ｂ）は第２図（Ａ）の回路図、第３図（Ａ）は本発明
の参考例の回路図、第３図（Ｂ）は第３図（Ａ）の回路
図、第４図（Ａ）は第１図（Ａ）の動作状態を示す図、
第４図（Ｂ）は第２図（Ａ）の動作状態を示す図、第４
図（Ｃ）は第３図（Ａ）の動作状態を示す図、第５図は
従来の半導体集積回路の一例を示す回路図、第６図は従
来の半導体集積回路の他例を示す回路図である。 １……入力信号、２……内部回路で生成された入力制御
信号、３……内部回路に依存しない入力制御信号、４…
…VDD電源、５……GND電源、６……NAND素子、Ｙ……OR
・NAND素子、８……インバータ素子、９……Pch MOSト
ランジスタ、10……Nch MOSトランジスタ、11……出力
信号、12,13……NOR素子、14,15……メガマクロ、16…
…チップ、17……３ステートバッファ、18……付加回
路、19……出力端子。1 (A) is a circuit diagram of a semiconductor integrated circuit according to a first embodiment of the present invention, FIG. 1 (B) is a circuit diagram of FIG. 1 (A), and FIG.
2A is a circuit diagram of a second embodiment of the present invention, FIG. 2B is a circuit diagram of FIG. 2A, FIG. 3A is a circuit diagram of a reference example of the present invention, FIG. 3 (B) is a circuit diagram of FIG. 3 (A), FIG. 4 (A) is a diagram showing an operation state of FIG. 1 (A),
FIG. 4 (B) is a diagram showing the operation state of FIG. 2 (A).
FIG. 3C is a diagram showing the operation state of FIG. 3A, FIG. 5 is a circuit diagram showing an example of a conventional semiconductor integrated circuit, and FIG. 6 is a circuit diagram showing another example of a conventional semiconductor integrated circuit. It is. 1 ... input signal, 2 ... input control signal generated by internal circuit, 3 ... input control signal independent of internal circuit, 4 ...
... V DD power supply, 5 ... GND power supply, 6 ... NAND element, Y ... OR
・ NAND element, 8 ... Inverter element, 9 ... Pch MOS transistor, 10 ... Nch MOS transistor, 11 ... Output signal, 12,13 ... NOR element, 14,15 ... Mega macro, 16 ...
... Chip, 17... 3-state buffer, 18... Additional circuit, 19... Output terminal.
Claims (3)
路が直列に接続された第１および第２の出力トランジス
タから成る３ステートバッファ回路と、内部回路が出力
する入力信号および第１の入力制御信号と前記内部回路
に依存しない第２の入力制御信号とを入力し前記３ステ
ートバッファ回路の前記第１および第２の出力トランジ
スタの電流制御端子を駆動する入力制御回路とを有し、
前記入力制御回路は 前記第１および第２の入力制御信号が第１の論理レベル
のときは前記入力信号の値に無関係に前記３ステートバ
ッファ回路の出力をハイインピーダンスにし 前記第１の入力制御信号が前記第１の論理レベルで前記
第２の入力制御信号が第２の論理レベルのときは前記入
力信号の値に無関係に前記３ステートバッファ回路の出
力ハイまたはロウレベルに固定し 前記第１の入力制御信号が前記第２の論理レベルのとき
は前記３ステートバッファ回路の出力を前記入力信号の
論理レベルにする ように前記第１および第２の出力トランジスタの前記電
流制御端子を駆動することを特徴とする半導体集積回
路。1. A three-state buffer circuit comprising first and second output transistors whose current paths are connected in series between a first power supply and a second power supply, and an input signal output by an internal circuit. An input control circuit that inputs a first input control signal and a second input control signal that does not depend on the internal circuit, and drives current control terminals of the first and second output transistors of the three-state buffer circuit; Has,
The input control circuit sets the output of the three-state buffer circuit to high impedance regardless of the value of the input signal when the first and second input control signals are at a first logical level. Is fixed to the output high or low level of the three-state buffer circuit irrespective of the value of the input signal when the second input control signal is at the second logical level at the first logical level. When the control signal is at the second logic level, the current control terminals of the first and second output transistors are driven so that the output of the three-state buffer circuit is at the logic level of the input signal. Semiconductor integrated circuit.
スタであり、前記第２のトランジスタはNchMOSトランジ
スタであり、前記入力制御回路は、前記入力信号と前記
第１の入力制御信号との論理積をとるNAND回路と、前記
第１および前記第２の入力制御信号の論理和と前記NAND
回路の出力との論理積をとるOR−NAND回路とを有し、前
記NAND回路の出力が前記PchMOSトランジスタのゲートに
前記OR−NAND回路の出力の反転が前記NchMOSトランジス
タのゲートに接続されていることを特徴とする請求項１
記載の半導体集積回路。2. The method according to claim 1, wherein the first transistor is a PchMOS transistor, the second transistor is an NchMOS transistor, and the input control circuit calculates a logical product of the input signal and the first input control signal. A NAND circuit, a logical sum of the first and second input control signals, and the NAND
An OR-NAND circuit that takes a logical product with the output of the circuit, wherein the output of the NAND circuit is connected to the gate of the PchMOS transistor, and the inverted output of the OR-NAND circuit is connected to the gate of the NchMOS transistor. 2. The method according to claim 1, wherein
A semiconductor integrated circuit as described in the above.
スタであり、前記第２のトランジスタはNchMOSトランジ
スタであり、前記入力制御回路は、前記入力信号の反転
信号と前記第１の入力制御信号の論理積をとるNAND回路
と、前記第１および第２の入力制御信号の論理和と前記
NAND回路の出力との論理積とをとるOR−NAND回路とを有
し、前記OR−NAND回路の出力が前記PchMOSトランジスタ
のゲートに前記NAND回路の出力の反転が前記NchMOSトラ
ンジスタのゲートに接続されていることを特徴とする請
求項１記載の半導体集積回路。3. The first transistor is a PchMOS transistor, the second transistor is an NchMOS transistor, and the input control circuit is a logical product of an inverted signal of the input signal and the first input control signal. A NAND circuit which takes the logical sum of the first and second input control signals
An OR-NAND circuit that takes a logical product of the output of the NAND circuit and the output of the NAND circuit.The output of the OR-NAND circuit is connected to the gate of the PchMOS transistor, and the inverted output of the NAND circuit is connected to the gate of the NchMOS transistor. 2. The semiconductor integrated circuit according to claim 1, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211991A JP2752778B2 (en) | 1990-08-10 | 1990-08-10 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211991A JP2752778B2 (en) | 1990-08-10 | 1990-08-10 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496418A JPH0496418A (en) | 1992-03-27 |
| JP2752778B2 true JP2752778B2 (en) | 1998-05-18 |
Family
ID=16615089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211991A Expired - Lifetime JP2752778B2 (en) | 1990-08-10 | 1990-08-10 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752778B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457378A (en) * | 1987-08-28 | 1989-03-03 | Dainippon Printing Co Ltd | Photocomposition make-up system |
-
1990
- 1990-08-10 JP JP2211991A patent/JP2752778B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0496418A (en) | 1992-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6566932B2 (en) | On-chip system with voltage level converting device for preventing leakage current due to voltage level difference | |
| JPH0389624A (en) | Semiconductor integrated circuit | |
| JP2752778B2 (en) | Semiconductor integrated circuit | |
| JP3464425B2 (en) | Logic interface circuit and semiconductor memory device | |
| JPH10276069A (en) | Data latch circuit | |
| JPH09214324A (en) | Cmos logic circuit | |
| JPH10135818A (en) | Input circuit | |
| JP3547852B2 (en) | Semiconductor device | |
| JP3173489B2 (en) | Semiconductor integrated circuit | |
| JPH05259880A (en) | Input output buffer circuit | |
| JPH05326863A (en) | Semiconductor integrated circuit | |
| JPS62231521A (en) | Semiconductor integrated circuit | |
| JP2798510B2 (en) | Semiconductor integrated circuit | |
| JPS5990426A (en) | Tri-state buffer circuit | |
| JPH0431630Y2 (en) | ||
| US6225828B1 (en) | Decoder for saving power consumption in semiconductor device | |
| JPH04271516A (en) | Semiconductor integrated circuit device | |
| JPH0567961A (en) | Output buffer circuit | |
| JPH0637623A (en) | Semiconductor integrated circuit device | |
| JP2674910B2 (en) | Three-state buffer circuit | |
| JPH0685654A (en) | Input/output buffer circuit | |
| JPH022206A (en) | Semiconductor integrated circuit | |
| JPS6281118A (en) | Input and output circuit | |
| JPH05199099A (en) | Output buffer circuit | |
| JPS61173518A (en) | Detecting circuit for signal brake |