JPH022206A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH022206A JPH022206A JP63147261A JP14726188A JPH022206A JP H022206 A JPH022206 A JP H022206A JP 63147261 A JP63147261 A JP 63147261A JP 14726188 A JP14726188 A JP 14726188A JP H022206 A JPH022206 A JP H022206A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の回路構成に関するものであり
、特に３ステート出力を有する回路に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a circuit configuration of a semiconductor integrated circuit, and particularly to a circuit having a three-state output.
従来の０ＭＯ８の３ステ一ト出力回路の一般的な構成を
第２図に示す。電源端子４と接地との間にＰチャンネル
ＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトランジ
スタＮ２とを直列接続し、その２つのＭＯＳ）ランジス
タの接続点が出力端子５となる。FIG. 2 shows the general configuration of a conventional 0MO8 three-state output circuit. A P-channel MOS transistor P1 and an N-channel MOS transistor N2 are connected in series between the power supply terminal 4 and the ground, and the connection point of the two MOS transistors becomes the output terminal 5.
入力端子７と制御端子６が入力するＮＡＮＤゲート２の
出力をＰチャンネルＭＯＳトランジスタＰ１のゲートに
入力し、入力端子７と制御端子６がインバータ１を介し
て入力するＮＯＲゲート３の出力をＮチャンネルＭＯＳ
トランジスタＮ２のゲートに入力する。The output of the NAND gate 2 to which the input terminal 7 and the control terminal 6 are input is input to the gate of the P-channel MOS transistor P1, and the output of the NOR gate 3 to which the input terminal 7 and the control terminal 6 are input via the inverter 1 is input to the N-channel MOS transistor P1. M.O.S.
Input to the gate of transistor N2.
次に回路の動作を説明する。Next, the operation of the circuit will be explained.
制御端子６の入力がロウレベルのときＮＡＮＤゲート２
及びＮＯＲゲート３の出力は、入力端子７の入力レベル
に関係なくそれぞれハイレベル及びロウレベルとなり、
ＰチャンネルＭＯＳトランジスタＰ１及びＮチャンネル
ＭＯＳトランジスタＮ２はオフ状態となる。従って出力
端子５はハイインピーダンス状態となる。When the input of control terminal 6 is low level, NAND gate 2
The outputs of the NOR gate 3 and NOR gate 3 become high level and low level, respectively, regardless of the input level of the input terminal 7.
P-channel MOS transistor P1 and N-channel MOS transistor N2 are turned off. Therefore, the output terminal 5 is in a high impedance state.
また制御端子６の入力がハイレベルのときに、入力端子
７の入力に対してＮＡＮＤゲート２及びＮＯＲゲート３
はそれぞれインバータとして動作するため、出力端子５
は入力端子７と同一のレベルを出力する。Further, when the input of the control terminal 6 is at a high level, the NAND gate 2 and the NOR gate 3 are connected to the input of the input terminal 7.
each operates as an inverter, so the output terminal 5
outputs the same level as input terminal 7.
第２図からも明らかなように、従来の回路においては６
個のＰチャンネルＭＯＳトランジスタと６個のＮチャン
ネルＭＯＳ）ランジスタを必要とし、今日高密度化の要
求が著しい半導体集積回路において、その構成に多くの
ＭＯＳ）ランジスタを必要とすることは、高密度化の障
害となる。As is clear from Figure 2, in the conventional circuit, 6
In today's semiconductor integrated circuits, which require a large number of P-channel MOS transistors and six N-channel MOS transistors, and where there is a significant demand for higher density, the need for a large number of MOS) transistors in the configuration means that higher density becomes an obstacle.
従って本発明の目的は、このような問題点を解決するこ
とにあり、その構成に必要とするＭＯＳトランジスタ数
を減少させた３ステ一ト出力回路を提供することにある
。Therefore, it is an object of the present invention to solve these problems and to provide a three-state output circuit in which the number of MOS transistors required for its configuration is reduced.
本発明によれば、第１のＰチャンネルＭＯＳトランジス
タと第１及び第２のＮチャンネルＭＯＳトランジスタを
電源端子と接地間に直列接続してなる出力回路と、前記
第１のＰチャンネルＭＯＳトランジスタのゲートにドレ
インが接続され、ソースが電源端子に接続された第２の
ＰチャンネルＭＯＳトランジスタと、同じく第１のＰチ
ャンネルＭＯＳトランジスタのゲートと入力端子の間に
接続され制御信号によってオン、オフするスイッチング
回路を有し、前記第１のＮチャンネルＭＯＳ）ランジス
タのゲートに入力端子を接続し、前記第２のＰチャンネ
ルＭＯＳトランジスタ及び第２のＮチャンネルＭＯＳ）
ランジスタのそれぞれのゲートに前記スイッチング回路
の制御信号を接続することを特徴とする半導体集積回路
を得る。According to the present invention, there is provided an output circuit including a first P-channel MOS transistor and first and second N-channel MOS transistors connected in series between a power supply terminal and ground, and a gate of the first P-channel MOS transistor. a second P-channel MOS transistor whose drain is connected to the terminal and whose source is connected to the power supply terminal, and a switching circuit which is also connected between the gate of the first P-channel MOS transistor and the input terminal and is turned on and off by a control signal. having an input terminal connected to the gate of the first N-channel MOS transistor, and connecting the input terminal to the gate of the first N-channel MOS transistor and the second N-channel MOS transistor.
A semiconductor integrated circuit is obtained, characterized in that a control signal of the switching circuit is connected to each gate of the transistor.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は、本発明の一実施例を示す回路図である。すな
わち、電源端子４と入力端子７との間にＰチャンネルＭ
ＯＳトランジスタＰ２．Ｐ３が直列に接続されている。FIG. 1 is a circuit diagram showing one embodiment of the present invention. That is, the P channel M is connected between the power supply terminal 4 and the input terminal 7.
OS transistor P2. P3 are connected in series.
このＰチャンネルＭＯＳトランジスタＰ２のゲートには
制御端子６が、またＰチャンネルＭＯＳトランジスタＰ
３のゲートには制御端子６がインバータ１を介して入力
されている。次に電源端子４と接地との間にはＰチャン
ネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトラ
ンジスタＮｌ、Ｎ２とが直列に接続されている。このＰ
チャンネルＭＯＳトランジスタＰｉのゲートには、Ｐチ
ャンネルＭＯＳトランジスタＰ２．Ｐ３の接続点が入力
され、ＮチャンネルＭＯＳ）ランジスタＮｌ、Ｎ２のゲ
ートには、それぞれ制御端子６と入力端子７が接続され
ている。A control terminal 6 is connected to the gate of this P-channel MOS transistor P2, and a control terminal 6 is connected to the gate of this P-channel MOS transistor P2.
A control terminal 6 is input to the gate of 3 via an inverter 1. Next, a P-channel MOS transistor P1 and N-channel MOS transistors Nl and N2 are connected in series between the power supply terminal 4 and the ground. This P
A P-channel MOS transistor P2. is connected to the gate of the channel MOS transistor Pi. A control terminal 6 and an input terminal 7 are connected to the gates of N-channel MOS transistors Nl and N2, respectively.
またＰチャンネルＭＯＳトランジスタＰ１とＮチャンネ
ルＭＯＳ）ランジスタＮ１との接続点が出力端子５とな
る。Further, the connection point between the P-channel MOS transistor P1 and the N-channel MOS transistor N1 becomes the output terminal 5.
次に回路の動作を説明する。Next, the operation of the circuit will be explained.
制御端子６の入力がロウレベルのとき、ＰチャンネルＭ
ＯＳトランジスタＰ２はオンし、ＰチャンネルＭＯＳト
ランジスタＰ３はインバータ１を介してハイレベルが入
力するためオフする。従ってＰチャンネルＭＯＳトラン
ジスタＰ１のゲートは入力端子７の入力レベルと無関係
にハイレベルとなりオフする。またＮチャンネルＭＯＳ
）ランジスタＮｌはオフとなるため、入力端子７からの
入力レベルによるＮチャンネルＭＯＳ）ランジスタＮ２
のオン、オフに無関係に出力端子５はハイインピーダン
ス状態となる。When the input of control terminal 6 is low level, P channel M
The OS transistor P2 is turned on, and the P-channel MOS transistor P3 is turned off because a high level is input through the inverter 1. Therefore, the gate of the P-channel MOS transistor P1 becomes high level regardless of the input level of the input terminal 7, and is turned off. Also N channel MOS
) Since the transistor Nl is turned off, the N-channel MOS) transistor N2 depends on the input level from the input terminal 7.
The output terminal 5 is in a high impedance state regardless of whether it is on or off.
次に制御端子６の入力がハイレベルのときは、Ｐチャン
ネルＭＯＳトランジスタＰ２はオフし、ＰチャンネルＭ
ＯＳトランジスタＰ３とＮチャンネルＭＯＳ）ランジス
タＮ１は常にオン状態となる。従って入力端子７の入力
がハイレベルのときＰチャンネルＭＯＳトランジスタＰ
１の入力はハイレベルとなるのでオフ、ＮチャンネルＭ
ＯＳ）ランジスタＮ２はオンとなるので出力端子５は四
ウレベルを出力する。次に入力端子７からの入力がロウ
レベルのとき、ＰチャンネルＭＯＳトランジスタＰ３は
常にオンしているが、その出力はｖ７．＋ＡＶＴＰ分だ
けロウレベルより浮いた状態となる。しかし、Ｐチャン
ネルＭＯＳトランジスタＰ１のスレッシュホールドレベ
ルを十分越えていることからＰチャンネルＭＯＳトラン
ジスタＰ１はオンとなり、ＮチャンネルＭＯＳトランジ
スタＮ２はオフとなるため出力端子５はハイレベルとな
る。Next, when the input to the control terminal 6 is at a high level, the P-channel MOS transistor P2 is turned off, and the P-channel MOS transistor P2 is turned off.
The OS transistor P3 and the N-channel MOS transistor N1 are always on. Therefore, when the input of input terminal 7 is at high level, the P-channel MOS transistor P
1 input is high level, so it is off, N channel M
OS) Since the transistor N2 is turned on, the output terminal 5 outputs a four-level signal. Next, when the input from input terminal 7 is at low level, P-channel MOS transistor P3 is always on, but its output is v7. It is in a state where it is above the low level by +AVTP. However, since the threshold level of the P-channel MOS transistor P1 is sufficiently exceeded, the P-channel MOS transistor P1 is turned on, and the N-channel MOS transistor N2 is turned off, so that the output terminal 5 becomes high level.
以上の説明から明らかなように、本発明による回路は４
個のＰチャンネルＭＯＳトランジスタと３個のＮチャン
ネルＭＯＳトランジスタで構成されるため、従来回路と
比較して少ないトランジスタ数で３ステ一ト出力回路を
構成することができる。As is clear from the above description, the circuit according to the present invention has four
Since the circuit is composed of three P-channel MOS transistors and three N-channel MOS transistors, a three-state output circuit can be constructed with a smaller number of transistors than conventional circuits.
図は従来のＣＭＯ８３ステート出力回路の一例を示す回
路図である。The figure is a circuit diagram showing an example of a conventional CMO83 state output circuit.
図において、
ＰＬ、Ｐ２．Ｐ３・・・・・・ＰチャンネルＭＯＳトラ
ンジスタ、Ｎｌ、Ｎ２・・・・・・ＮチャンネルＭＯＳ
トランジスタ、１・・・・・・インバータ、２・・・・
・・ＮＡＮＤゲート、３・・・・・・ＮＯＲゲート、４
・・・・・・電源端子、５・・・・・・出力端子、６・
・・・・・制御端子、７・・・・・・入力端子。In the figure, PL, P2. P3...P channel MOS transistor, Nl, N2...N channel MOS
Transistor, 1... Inverter, 2...
...NAND gate, 3...NOR gate, 4
...Power terminal, 5...Output terminal, 6.
...Control terminal, 7...Input terminal.
代理人 弁理士 内 原 晋Agent: Patent Attorney Susumu Uchihara
Claims (1)
のＮチャンネルＭＯＳトランジスタを電源端子と接地間
に直列接続してなる出力回路と、前記第１のＰチャンネ
ルＭＯＳトランジスタのゲートにドレインが接続され、
ソースが電源端子に接続された第２のＰチャンネルＭＯ
Ｓトランジスタと、同じく第１のＰチャンネルＭＯＳト
ランジスタのゲートと入力端子の間に接続され制御信号
によってオン、オフするスイッチング回路を有し、前記
第１のＮチャンネルＭＯＳトランジスタのゲートに入力
端子を接続し、前記第２のＰチャンネルＭＯＳトランジ
スタ及び第２のＮチャンネルＭＯＳトランジスタのそれ
ぞれのゲートに前記スイッチング回路の制御信号を接続
することを特徴とする半導体集積回路。A first P-channel MOS transistor and a first and a second P-channel MOS transistor.
an output circuit formed by connecting N-channel MOS transistors in series between a power supply terminal and ground, and a drain connected to the gate of the first P-channel MOS transistor,
A second P-channel MO whose source is connected to the power supply terminal
A switching circuit is connected between the S transistor and the gate of the first P-channel MOS transistor and the input terminal and is turned on and off by a control signal, and the input terminal is connected to the gate of the first N-channel MOS transistor. A semiconductor integrated circuit characterized in that a control signal of the switching circuit is connected to each gate of the second P-channel MOS transistor and the second N-channel MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147261A JPH022206A (en) | 1988-06-14 | 1988-06-14 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147261A JPH022206A (en) | 1988-06-14 | 1988-06-14 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022206A true JPH022206A (en) | 1990-01-08 |
Family
ID=15426231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147261A Pending JPH022206A (en) | 1988-06-14 | 1988-06-14 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022206A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6942322B2 (en) | 1990-02-23 | 2005-09-13 | Seiko Epson Corporation | Drop-on-demand ink-jet printing head |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141825A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Cmos output circuit |
| JPS6382126A (en) * | 1986-09-26 | 1988-04-12 | Sharp Corp | Bus level holding circuit |
-
1988
- 1988-06-14 JP JP63147261A patent/JPH022206A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141825A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Cmos output circuit |
| JPS6382126A (en) * | 1986-09-26 | 1988-04-12 | Sharp Corp | Bus level holding circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6942322B2 (en) | 1990-02-23 | 2005-09-13 | Seiko Epson Corporation | Drop-on-demand ink-jet printing head |
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