JPS6025323A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JPS6025323A
JPS6025323A JP58133703A JP13370383A JPS6025323A JP S6025323 A JPS6025323 A JP S6025323A JP 58133703 A JP58133703 A JP 58133703A JP 13370383 A JP13370383 A JP 13370383A JP S6025323 A JPS6025323 A JP S6025323A
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JP
Japan
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circuit
level
enhancement
power supply
signal
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JP58133703A
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Japanese (ja)
Inventor
Yasuhiro Kitagawa
康弘 北川
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Abstract

PURPOSE:To actuate the circuit with a signal of a TTL level by constituting a signal input stage to which a signal is inputted externally with an inverter comprising a series connection of a load element and an n-channel MOS transistor (TR) and constituting the other part of a CMOS circuit. CONSTITUTION:Gates and drains of a p-channel enhancement MOSFET7 whose source is connected to a power supply VCC and an n-channel enhancement MOSFET8 whose source is grounded are connected respectively, and a drain of an n-channel enhancement MOSFET6 is connected to the gates. A threshold voltage VCC of n-channel enhancement/depletion MOS inverter is selected to a prescribed voltage in the stage of manufacture, then a CMOS logical circuit whose threshold voltage is independent of the power supply voltage is obtained. A signal of a TTL level is nearly 2.4-5V for the ''H'' level and nearly 0-0.4V for the ''L'' level. Even if a signal of the TTL level ''L''/''H'' is inputted, it is identified sufficiently by the threshold voltage of the CMOS circuit.

Description

【発明の詳細な説明】 （１）本発明の技術分野 本発明は０Ｍ０３回路に係り、特にＴＴＬレベル等が入
力される０Ｍ０３回路に関する。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to an 0M03 circuit, and particularly to an 0M03 circuit to which a TTL level or the like is input.

（２）技術の背景 ０Ｍ０３回路はｐチャンネルＭ’０３ＦＥＴ（以下ｐＭ
Ｏ５ＦＥＴ）とｎチャンネルＭＯＳ　Ｆ　ＥＴ（以下ｎ
　Ｍ　ＯＳ　Ｆ　Ｅ　ｉ”　）で構成され、その特徴が
低消費電力であることから、種々な方面に利用されてい
る。例えば、低消費電力である為高集積化に適している
ことからメモリ素子、また論理回路等に多数使用されて
いる。(2) Technical background The 0M03 circuit is a p-channel M'03FET (hereinafter referred to as pM
O5FET) and n-channel MOS FET (hereinafter referred to as n
It is used in a variety of applications due to its low power consumption.For example, its low power consumption makes it suitable for high integration, so it is used in memory devices. , and are widely used in logic circuits, etc.

第１図は従来のｐエンハンスメントＭ　ＯＳ　Ｉ？　Ｅ
ＴとｎエンハンスメントＭＯＳ　Ｆ　ＥＴを用いたＣＭ
ＯＳインバータの基本回路図である。ｐＭＯ３ＦＥＴＩ
、ｎＭＯ３ＦＥＴ２の両ゲー１一端子には入力端子ＶＩ
Ｎが接続され、ｐＭＯ３ＦＥＴ１のソース端子には電源
電圧Ｖｃｃが接続され、ｎ　Ｍ　０３ＦＥ７２のソース
端子にはアース電位が接続され、ｐＭＯ３ＦＥ、ｉ”ｌ
とｎＭＯ３ＦＥＴ２の両ドレイン端子を接続すると共に
出力端子■ゆが接続されている。Figure 1 shows the conventional p-enhancement MOS I? E
CM using T and n enhancement MOS FET
It is a basic circuit diagram of an OS inverter. pMO3FETI
, the input terminal VI is connected to both gate 1 terminals of nMO3FET2.
N is connected, the source terminal of pMO3FET1 is connected to the power supply voltage Vcc, the source terminal of nM03FE72 is connected to the ground potential, and pMO3FE,i''l
Both drain terminals of nMO3FET2 and nMO3FET2 are connected to each other, and the output terminal (1) and (2) are also connected.

同図に於いて、このインバータ回路の動作は、入力端子
■、Ｎに“Ｈ″信号正電位）が加えられた場合、ｎＭｏ
、５ＦＥＴ２がＯＮ状態、ｐＭＯ３ＦＥＴＩがＯＦＦ状
態となるので出力端子■つ、にアー入電位力５出力され
、逆に入力端子ｖ　＋Ｈに“Ｌ”信号（零電位）が加え
られた場合、ｎＭＯ３ＦＥＴと９ＭＯ３ＦＥＴが前述の
状態と逆すなわち９ＭＯ３ＦＥＴ１がＯＮ状態、ｎ　Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　２がＯＦＦ状態となり出力端子Ｖ
。ｕＴば略電源電圧Ｖｃｃとなる。前述の入力信号（Ｈ
，Ｌ）に対して一方のＭ　ＯＳ　Ｆ　Ｅ　Ｔが必ずＯＦ
Ｆとなっているので、定常状態でＶＣＣから１妾地へ流
れる電流はＯＦＦとなっているＭ　ＯＳ　Ｆ　Ｅ　′ｒ
のソース・ドレイン間に流れるリーク電流だりである。In the figure, the operation of this inverter circuit is as follows: When a "H" signal (positive potential) is applied to the input terminals (2) and (N), the nMo
, 5FET2 is in the ON state and pMO3FETI is in the OFF state, so that the ground potential power 5 is output to the output terminal 2. Conversely, when an "L" signal (zero potential) is applied to the input terminal V+H, the nMO3FET and 9MO3FET is in the opposite state to the above, that is, 9MO3FET1 is in the ON state, n M
OS FET 2 becomes OFF state and output terminal V
. uT is approximately the power supply voltage Vcc. The input signal (H
, L), one MOS FET is always OF
Since it is F, the current flowing from VCC to 1st place is OFF in steady state.MOS F E 'r
This is the leakage current flowing between the source and drain of the

従って、この０ＭＯ３は動作周波数ずなわらスイッチン
グ周波数で決まる低消費電力素子である。Therefore, this 0MO3 is a low power consumption element whose operating frequency is determined by the switching frequency.

第２図は第１図に於けるＣ　Ｍ　ＯＳ−（ンバータ回路
の入力電圧■１Ｎと出力電圧■９を示すグラフである。FIG. 2 is a graph showing the input voltage (1N) and output voltage (9) of the CMOS-(inverter circuit) in FIG.

同図に於いて、０Ｍ０３回路に於ける闇値電圧Ｖｔ１１
は電源電圧Ｖｃｃの略１／２であることが解る。In the same figure, the dark value voltage Vt11 in the 0M03 circuit
It can be seen that is approximately 1/2 of the power supply voltage Vcc.

第３図は電源電圧Ｖｃｃに対する前述ＣＭＯ３の闇値電
圧ｖｔｈの変化を示すグラフである。同図に於いて、こ
のＣＭＯ５の闇値電圧ｖｔｈは電源電圧Ｖｃｃと比例し
ていることが解る。FIG. 3 is a graph showing changes in the dark value voltage vth of the CMO 3 with respect to the power supply voltage Vcc. In the figure, it can be seen that the dark value voltage vth of this CMO 5 is proportional to the power supply voltage Vcc.

従って、例えば電源電圧Ｖｃｃを５ｖとした場合、閾値
電圧ｖｔｈは略２，５■となる。すなわち前述したよう
に０Ｍ０３回路はその低消費電力の特徴が生かされて、
高集積化例えばメモリや複雑な論理回路のＩＣとに使用
されている。Therefore, for example, when the power supply voltage Vcc is 5V, the threshold voltage vth is approximately 2.5V. In other words, as mentioned above, the 0M03 circuit takes advantage of its low power consumption characteristics,
It is used for highly integrated ICs such as memories and complex logic circuits.

（３）従来技術の問題点 ０Ｍ０３回路は前述のように低消費電力化の特徴によっ
て多用されているが、その論理レベルの闇値が電源電圧
Ｖｃｃの略１／２であることによって例えばＴＴＬレベ
ル等の入力論理レベルが異なるものに接続される場合に
は、そのレベルに対応するように設計時に考慮しなけれ
ばならなかった。(3) Problems with the prior art As mentioned above, the 0M03 circuit is widely used due to its low power consumption feature, but since the dark value of its logic level is approximately 1/2 of the power supply voltage Vcc, When connecting to something with a different input logic level, consideration must be given during design to accommodate that level.

例えば前述のＴＴＬレヘレベ場合には信号線にプルアッ
プ抵抗を付加したり、レベル変換用のバッファ回路を挿
入したりする必要があった。そのため、設針者の労力、
回路増加、コストアンプ等の問題を有していた。For example, in the case of the TTL level described above, it was necessary to add a pull-up resistor to the signal line or insert a buffer circuit for level conversion. Therefore, the effort of the needle setter,
It had problems such as increased circuitry and cost amplifiers.

（４）発明の目的 本発明は上記従来の欠点に鑑み、低消費電力の特徴を生
かｌ＜ＴＴ　Ｌレベル等の信号に対しても動作する構成
簡単な０Ｍ０３回路を実現した半導体集積回路を提供す
ることを目的とする。(4) Purpose of the Invention In view of the above-mentioned drawbacks of the conventional art, the present invention provides a semiconductor integrated circuit that takes advantage of the feature of low power consumption and realizes an 0M03 circuit with a simple configuration that operates even for signals such as l<TT L level. The purpose is to

（５）発明の構成 本発明の特徴とするところは外部からの信号入力段を負
荷素子とｎチャンネルＭＯ３）ランジスタとを直列接続
してなるインバータで構成し、その他の部分を０Ｍ０３
回路で構成したことを特徴とする半導体集積回路 （６）発明の実施例 以下、本発明の実施例を用いて詳細に説明する。(5) Structure of the Invention The feature of the present invention is that the external signal input stage is composed of an inverter formed by connecting a load element and an n-channel MO3) transistor in series, and the other parts are 0M03
Embodiments of the invention (6) Semiconductor integrated circuit characterized by being constituted by a circuit A detailed explanation will be given below using embodiments of the invention.

ｆｆ１４図はｎチャンネルエンハンスメント・ディプリ
ルジョン形ＭＯ３ＦＥＴ（以下ｎ　Ｅ　／　Ｄ形Ｍ○Ｓ
ＦＥ’Ｔ）のインバータ基本回路図である。Figure ff14 shows an n-channel enhancement dipillsion type MO3FET (hereinafter referred to as n E/D type M○S).
FE'T) is an inverter basic circuit diagram.

同図に於いて、ｆｌディプリーションＭＯ３ＦＥＴ３の
ゲート端子はソース端子に接続し、ドレイン端子は電源
電圧Ｖｃｃに接続されている。ｎエンハンスメントＭＯ
３ＦＥＴ４のゲート端子には入力端子■１Ｎが接続され
、ソース端子はアース電位が接続されドレイン端子は、
ｎディプリー２５７ＭＯ３ＦＥＴ３のソース端子が接続
されている。In the figure, the gate terminal of the fl depletion MO3FET3 is connected to the source terminal, and the drain terminal is connected to the power supply voltage Vcc. n Enhancement MO
The input terminal ■1N is connected to the gate terminal of 3FET4, the source terminal is connected to the ground potential, and the drain terminal is
The source terminal of n dipley 257MO3FET3 is connected.

更に、出力端子Ｖ。Ｕ□はｎディプリー９５２ＭＯ５Ｆ
ＥＴ３のソース端子に接続している。　このｎＥ／Ｄ形
ＭＯＳインバータは常時ｎディプリーションＭＯ３ＦＥ
Ｔ３がＯＮ状態となり、出力端子Ｖ　ｏｕｒをハイレベ
ルずなわち電源電圧にするように動作する。しかしなが
ら、このｎディプリー２５７ＭＯ３ＦＥＴ３は高抵抗の
負荷素子とし”ζ（りｊき。Furthermore, the output terminal V. U□ is n Dipley 952MO5F
Connected to the source terminal of ET3. This nE/D type MOS inverter is always n depletion MO3FE.
T3 is turned on and operates to bring the output terminal Vour to a high level, that is, to the power supply voltage. However, this n-dipley 257MO3FET3 is assumed to be a high resistance load element.

入力端子■ＩＮに“Ｈ”信号（正電位）が加えられた場
合には、ｎエンハンスメントＭＯ３ＦＥＴが完全なるＯ
Ｎ状態となり出力端子Ｖ。ＬＩＴに略アース電位が出力
される。すなわち、ｎディプリー２５７ＭＯ３ＦＥＴ３
は定電流負荷として動作している。そして逆に入力端子
Ｖ　、、に“Ｌ”信号（零電位）が加えられた場合、ｎ
エンハンスメントＭＯ３ＦＥＴ４がＯＦＦ状態となり出
力端子Ｖヶに略電源電圧Ｖｃｃが出力される。When an “H” signal (positive potential) is applied to the input terminal ■IN, the n enhancement MO3FET becomes completely O.
It becomes N state and output terminal V. Approximately ground potential is output to LIT. That is, n dipley 257MO3FET3
is operating as a constant current load. Conversely, when an “L” signal (zero potential) is applied to the input terminals V, , n
The enhancement MO3FET4 is turned off and approximately the power supply voltage Vcc is output to the output terminal V.

第５図はｎ　Ｅ　／　Ｄ形ＭＯＳインバータ回路の電源
電圧Ｖｃｃの変化に対する閾値電圧ｖｔｈの変動を示す
グラフである。FIG. 5 is a graph showing the variation of the threshold voltage vth with respect to the variation of the power supply voltage Vcc of the nE/D type MOS inverter circuit.

同図に於し〕で、このｎＥ／Ｄ形ＭＯＳインバータ回路
は電源電圧Ｖｃｃの変化に対して闇値電圧■ｔｈがほと
んど変化しない事が解る。すなわぢ、０Ｍ０３回路は闇
値電圧ｖｔｈが電源電圧Ｖｃｃに依存していたが、ｎ　
Ｅ／Ｄ形ＭＯ３回路は闇値電圧ＶｔｈがＭＯ３ＦＥＴ４
のしきい値で決定され、電潟１電圧Ｖｃｃに依存しない
という特性を持っている。In the same figure, it can be seen that in this nE/D type MOS inverter circuit, the dark value voltage ■th hardly changes with respect to changes in the power supply voltage Vcc. In other words, in the 0M03 circuit, the dark value voltage vth depended on the power supply voltage Vcc, but n
In the E/D type MO3 circuit, the dark value voltage Vth is MO3FET4
It is determined by the threshold value of , and has a characteristic that it does not depend on the electric current voltage Vcc.

第６図は本発明の実施例の０Ｍ０３回路の構成図である
。FIG. 6 is a block diagram of the 0M03 circuit according to the embodiment of the present invention.

同図に於いて、インバータのｃ　ｒｖ’ｒ　ｏ　ｓ回路
の入力端子に第４図のｎ　Ｅ　／　Ｄ形ＭＯＳインバー
タの出力端子を接続した回路構成となっている。ずなわ
ら人力醋１子■ｉｂｌに１１ハンスメントＭ　ＯＳ　Ｆ
　ＥＴ６のゲートが接続されている。そしてｎハンスメ
ン）ＭＯ３ＦＩｕＴ６のソースは接地されている。In this figure, the circuit configuration is such that the output terminal of the nE/D type MOS inverter shown in FIG. 4 is connected to the input terminal of the crv'ros circuit of the inverter. Zunawara Jinriki 1 child ■ibl 11 Hansment M OS F
The gate of ET6 is connected. The source of MO3FIuT6 is grounded.

電源Ｖｃｃにトレインが接続されている。ｎディプレー
９５７ＭＯ３ＦＥＴ５のゲートとソースはｎハンスメン
トＭ　ＯＳ　ＦＥ　Ｔ　６０ドレインに接続されている
。　ソースが電源Ｖｃｃに接続されているｐエンハンス
メントＭ　ＯＳ　＋′？Ｂ　Ｔ７とソースが接続されて
いるｎエバンスメンｌ−Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　８のゲ
ート並びにドレインはそれぞれ接続されており。A train is connected to the power supply Vcc. The gate and source of n-display 957 MO3FET 5 are connected to the drain of n-improvement MOS FET 60. p enhancement M OS +' whose source is connected to the power supply Vcc? The gate and drain of the n Evansman l-MOS FET 8 whose source is connected to the B T7 are connected to each other.

ゲートには前述したｎエンハンスメンＩ−Ｍ　ＯＳ　Ｆ
Ｅ　Ｔ　６のドレインが加わる。そして共通に接続され
たドレインは出力端子に出力される。同図に於いて、入
力段のｎチャンネルディプリー９５２ＭＯ３ＦＥＴ５ば
定電流負荷となっており常にＯＮ状Ｒ（ｎｏｒｍａｌｌ
ｙ　ＯＮ　）である。入力信号が入力するｎチャンネル
エンハンスメン１−Ｍ０３ＦＥＴ６はゲート端子に高電
位じＩ（゛レベル）が入力するとドレイン−ソース間に
電流が流れ導通状態となり、ドレインは”Ｌ″レヘルな
る。一方ゲート端子に低電位じＬ″レベルが入力すると
ドレイン−ソース間にチャンネルが出来ない為遮断状態
となりドレインは１トビレヘルとなる。The gate has the aforementioned n Enhancement I-M OSF.
E T 6 drain is added. The commonly connected drains are output to the output terminal. In the same figure, the n-channel dipley 952MO3FET5 in the input stage is a constant current load and is always in the ON state R (normal
yON). When the high potential I ('level) is input to the gate terminal of the n-channel enhancement member 1-M03FET6 to which the input signal is input, a current flows between the drain and the source, resulting in a conductive state, and the drain goes to the "L" level. On the other hand, when a low potential L'' level is input to the gate terminal, a channel is not formed between the drain and the source, so a cutoff state occurs and the drain becomes 1 level.

その結果入力が１１”レベルの時にはｎチャンネルエン
ハ：７１７７１ＭＯ３ＦＥＴ６のトレインが接続されて
いるｐエンハンスメントＭ　ＯＳ　Ｉ？　ＥＴ７とｎエ
ンハンスメン１ＭＯＳ　Ｆ　ＥＴ　８のゲートには”Ｌ
”レベルが加わり、それによって、ｐエンハンス／ント
ＭＯ３ＦＢＴ７はオン、ｎエンハンスメントＭＯ３ＦＥ
Ｔ８はオフとなって、結果的には出力には、ｐエンハン
スメン１−Ｍ０３ＦＥＴ７を介して電源電圧Ｖｃｃが出
力される。一方、入力が“Ｌ”レベルの時には前述の動
作は全く逆となり、ｐエンハンスメン１ＭＯ３ＦＥＴ？
、！：ｎエンハンスメンｌ−Ｍ　ＯＳ　Ｆ　ＥＴ　８の
ゲートには“１１″レベルカ加わり、ｐエンハンスメン
Ｉ−ＭＯ３ＦＥＴ７はオフ、ｎエンハンスメントＭＯ３
ＦＥＴ８はオンとなって出力にはアース電位すなわち”
　Ｌ”レベルが出力される。As a result, when the input is at the 11" level, the n-channel enhancer: 71771 MO3FET6 train is connected to the p enhancement MOS I?ET7 and the gate of the n enhancer 1MOS FET 8 has an "L" level.
” level is added, thereby p-enhancement MO3FBT7 is on, n-enhancement MO3FE
T8 is turned off, and as a result, the power supply voltage Vcc is output via the p-enhancement member 1-M03 FET7. On the other hand, when the input is at the "L" level, the above-mentioned operation is completely reversed, and the p-enhancement 1MO3FET?
,! : "11" level power is added to the gate of n-enhancement l-M OS FET 8, p-enhancement I-MO3FET7 is off, n-enhancement MO3
FET8 is turned on and the output is at ground potential, i.e.
L” level is output.

前述の入力段のｎチャンネルエンハンスメントＭＯ３Ｆ
Ｅ’ｌ’６並びにｎディプリー９３７ＭＯ３ＦＥＴ５よ
り成る回路ずなわぢｎ　Ｅ　／　Ｄ形ＭＯＳインバータ
の闇値電圧Ｖｃｃは製造段階で所定の電圧にできるので
、闇値が電源電圧に依存しないＣＭＯ３論理回路を得る
ことができる。　ＴＴＬレベルの信号は“■１”の場合
出力が略２．４〜５ｖ、”　Ｌ″の場合の出力が略０〜
０．４ｖとなる範囲に入っている。従ってｉ”　Ｔ　Ｌ
レベルのＬ″、′Ｉ（”信号が入力しても本発明の実施
例の０Ｍ０３回路の闇値電圧で十分に識別できることと
なる。このＴＴＬの電源電圧変動は例えば５ｖ±５％の
範囲が許されている。この時０Ｍ０３回路にも同じ電源
電圧を使用している場合には同様に電源電圧Ｖｃｃも変
動する。従来の０ＭＯ５ではこの変動で闇値電圧が変化
してしまっていたが、第４図のｎＥ／Ｄ形Ｍ　ＯＳイン
バータの第５図で示した闇値電圧ｖｔｈ力ｊ力源電源電
圧に依存しないとし１う特性を生かすことにより、本発
明の一実施例のＣＭＯＳ回路は電源電圧５Ｖ±５％内の
変動にも対応できる。The n-channel enhancement MO3F of the input stage mentioned above
Since the dark value voltage Vcc of the E'l'6 and n Dipley 937 MO3FET5 can be set to a predetermined voltage at the manufacturing stage, it is possible to create a CMO3 logic circuit whose dark value does not depend on the power supply voltage. Obtainable. When the TTL level signal is "■1", the output is approximately 2.4 to 5V, and when it is "L", the output is approximately 0 to 5V.
It is within the range of 0.4v. Therefore i” T L
Even if the level L", 'I(" signal is input, it can be sufficiently identified by the dark value voltage of the 0M03 circuit of the embodiment of the present invention.The power supply voltage fluctuation of this TTL is, for example, in the range of 5V±5%. It is allowed. At this time, if the same power supply voltage is used for the 0M03 circuit, the power supply voltage Vcc will also fluctuate in the same way.In the conventional 0MO5, the dark value voltage changed due to this fluctuation, By taking advantage of the characteristic that the dark value voltage vth power j shown in FIG. 5 of the nE/D type MOS inverter shown in FIG. It can also handle fluctuations within the power supply voltage of 5V±5%.

第７図は本発明の他の実施例の回路構成図である。入力
ＩＮＫ、ＩＮ２はソースが接地されたｎエンハンスメン
トＭＯ３ＦＥＴＩＯ２１２のゲートに接続されている。FIG. 7 is a circuit diagram of another embodiment of the present invention. Inputs INK and IN2 are connected to the gate of an n-enhancement MO3FETIO 212 whose source is grounded.

そしてｎエンハンスメントＭＯ３ＦＥＴＩＯ１１２のド
レインはゲートがソースに接続されたｎディプリー９３
７ＭＯ５ＦＥＴ９．１１を介ルて電源に接続されている
。これらｎエンハンスメントＭＯ３ＦＥＴＩＯ１１２と
ｎディブリー、ジョンＭＯ３ＦＥＴ９．１１は前述した
第４図に示ずｎ　Ｅ　／　Ｄ形ＭＯＳインノ＼−夕の構
成となっている。そしてｎエン／”ｔンスメンＩ−ＭＯ
５ＦＥＴＩＯのドレインばｎエンノ＼ンスメンＩ・ＭＯ
３ＦＥＴ１５のゲートとｐエンノ＼ンス、メントＭＯ３
’ＦＢＴ１４のゲートに接続されてし）る。ｒｌエバン
スメン１−Ｍ０３ＦＥＴ１２のトレインはｎエンハンス
メン１−Ｍ０３ＦＥＴ１６のゲートとｐエンハンスメン
トＭＯ３ＦＥＴ１３のゲートに接続さている。ｐエンハ
ンスメントＭＯ５ＦＥＴＩ３．１４のソースは電源に接
続されており、そのドレインは共通に接続されてｎエン
ハンスメントＭＯＳ　Ｆ　ＥＴのドレインに加わる。The drain of the n-enhancement MO3FETIO 112 is connected to the n-dipley 93 whose gate is connected to the source.
Connected to power supply via 7MO5FET9.11. These n enhancement MO3 FETIO 112 and n Dibley MO3 FET 9.11 are not shown in FIG. And nen/”tsumen I-MO
5 FETIO drain band Enno\sumen I/MO
3FET15 gate and p-enhance, ment MO3
'Connected to the gate of FBT14). The train of rl evanescence 1-M03FET12 is connected to the gate of n-enhancement 1-M03FET16 and the gate of p-enhancement M03FET13. The source of the p-enhancement MOSFET I3.14 is connected to the power supply, and its drains are connected in common and join the drains of the n-enhancement MOSFET.

ｎエンハンスメントＭＯ３ＦＥＴ１５のソースはｎエン
ハンスメツ１ＭＯ３ＦＥＴ１６を介して接地されている
。そしてｎエンハンスメントＭＯ３ＦＥＴ１５のドレイ
ンは出力端子ＯＵ　Ｔに接続されている。The source of the n-enhancement MO3FET 15 is grounded via the n-enhancement MO3FET 16. The drain of the n-enhancement MO3FET 15 is connected to the output terminal OUT.

ｐエンハンスメントＭＯ３ＦＥＴ１３．１４並びにｎエ
ンハンスメンＩ・Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　１５．１６は
Ｎ　Ａ　Ｎ　Ｄ　ｉｆ！理を構成しており、ａ、ｂ点に
おける論理レベルが共に“ＩＩ″レベルの時にのみその
出力が“Ｌ”レベルとなる構成となっている。すなわち
ａ、ｂ点のレベルが共に“ＩＩ”レベルの時にのみｎエ
ンハンスメントＭＯ３ＦＥＴ１５．１６がオンとなり、
出力端子ＯＵ　ｉ”はｎエンハンスメントＭＯ３ＦＥＴ
１５．１６を介して接地電位となる。尚この時ｐエンハ
ンスメントＭＯ３ＦＥＴ］３．１４はオフとなっている
。それ以外の時にはｎエンハンスメントＭＯ３ＦＥＴ１
５．１６の一方あるいは両方がオフとなり、出力端子Ｏ
ＵＴは接続電位から切りはなされる。さらにこの時ｐエ
ンハンスメントＭＯ３ＦＥＴ１３．１４の一方あるいは
両方がオンとなるので出力端子ＯＵＴは電源電圧Ｖｃｃ
すなわわちＩ（”レベルとる。p enhancement MO3FET13.14 and n enhancement MO3FET15.16 are N A N D if! The output is at the "L" level only when the logic levels at points a and b are both at the "II" level. In other words, n enhancement MO3FET15.16 is turned on only when the levels at points a and b are both "II" level,
Output terminal OU i” is n enhancement MO3FET
15.16 to ground potential. At this time, the p enhancement MO3FET]3.14 is off. At other times, n enhancement MO3FET1
5.16 is turned off, and the output terminal O
UT is disconnected from the connection potential. Furthermore, at this time, one or both of the p enhancement MO3FETs 13 and 14 are turned on, so the output terminal OUT is connected to the power supply voltage Vcc.
In other words, I ("take the level.

入力ＩＮＩに対する点ａのレベル並びに入力ＩＮ２に対
する点すのレベルは第４図で明確なように逆論理となっ
ている。すなわち、第７図における本発明の実施例では
入力ＩＮ＋’、＋Ｎ２に対する出力０’ＵＴはＯＲ論理
となる。第７図に示した本発明の他の害施例においても
入力段に第４図に示した回路を用いているので電源電圧
Ｖｃｃによる闇値の変化はほとんどなく、さらにその闇
値をＴＴＬレベルに合わせることによって、ＴＴＬレベ
ルを入力することが可能な０Ｍ０３回路を得ることが可
能となる。The level of point a with respect to input INI and the level of point A with respect to input IN2 are in reverse logic as is clear in FIG. That is, in the embodiment of the present invention shown in FIG. 7, the output 0'UT with respect to the inputs IN+', +N2 is OR logic. In the other embodiment of the present invention shown in FIG. 7, the circuit shown in FIG. By adapting to the 0M03 circuit, it is possible to obtain a 0M03 circuit that can input TTL levels.

本発明の実施例では、全体的な論理としてバッファ回路
並びにオア回路を用いて説明したが、これはさらに複雑
な論理の０Ｍ０３回路でも可能である。Although the embodiment of the present invention has been described using a buffer circuit and an OR circuit as the overall logic, it is also possible to use an 0M03 circuit with more complex logic.

（７）発明の効果 以上、詳細に説明したように、本発明によれば０ＭＯ３
の入力段に電源電圧■（、しに対して闇値電圧Ｖｔｂが
変動し難いｎ　ＩＥ　／　Ｄ形ＭＯ３を用いているので
、ＴＴＬＩＣと０ＭＯ３Ｉ（４１接続にはバッファ、プ
ルアップ抵抗等の余１１な回路を必要とせず、また設ｎ
Ｉ者の労力の軽減、コスト面から有用な効果を発生ずる
。更にＩＣの人力段にｎＢ／Ｄ形ＭＯ３を使用するだけ
で他の部分は０ＭＯ３である為に、十分に０ＭＯ３の集
積化、低消費電力等の特性を生かす効果を有している。(7) Effects of the invention As explained in detail above, according to the present invention, 0MO3
Since we use nIE/D type MO3 in which the dark value voltage Vtb does not easily fluctuate with respect to the power supply voltage (2), the input stage of It does not require any circuitry and is easy to install.
It reduces the labor of the I person and produces useful effects in terms of cost. Furthermore, since the nB/D type MO3 is only used in the human power stage of the IC and the other parts are OMO3, it has the effect of fully utilizing the characteristics of OMO3 such as integration and low power consumption.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はＣＭＯＳインパークの基本回路図、第２図はＣ
ＭＯＳインバータの入力電圧と出力電圧を表わすグラフ
、第３図は０ＭＯ３Ｉ　Ｃの電源電圧と闇値電圧を表わ
すグラフ、第４図はｎチャンネルのＥ／Ｄ形ＭＯＳイン
パーク回路図、第５図は第４図回路の電源電圧と闇値電
圧ｖｔｈを表わすグラフ、第６図は本２発明の一実施例
の回路構成図。 第７図は本発明の他の実施例の回路構成図である。 ３．５．９．１１・・・ｎディプリー９９７ＭＯ３ＦＥ
Ｔ　４．６．８．１０．１２．１５．１６・・・ｎエン
ハンス１７１Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ７．１３．１４・・
・ＰエンハンスメントＭＯ３ＥＴ 第１図　第２図　第３図 第４図　第５図 第６図 第７図Figure 1 is the basic circuit diagram of CMOS impark, Figure 2 is C
A graph showing the input voltage and output voltage of a MOS inverter, Fig. 3 is a graph showing the power supply voltage and dark value voltage of 0MO3I C, Fig. 4 is an n-channel E/D type MOS impark circuit diagram, and Fig. 5 is a graph showing the input voltage and output voltage of the MOS inverter. FIG. 4 is a graph showing the power supply voltage and dark value voltage vth of the circuit, and FIG. 6 is a circuit configuration diagram of an embodiment of the second invention. FIG. 7 is a circuit diagram of another embodiment of the present invention. 3.5.9.11...n Dipley 997MO3FE
T 4.6.8.10.12.15.16...n Enhance 171M OS F E T7.13.14...
・P Enhancement MO3ET Figure 1 Figure 2 Figure 3 Figure 4 Figure 5 Figure 6 Figure 7

Claims (1)

【特許請求の範囲】[Claims] （１）外部からの信号入力段を負荷素子とｎチャンネル
ＭＯ３）ランジスタとを直列接続してなるインバータで
構成し、その他の部分を０Ｍ０３回路で構成したごとを
特徴とする半導体集積回路。(1) A semiconductor integrated circuit characterized in that an external signal input stage is composed of an inverter formed by connecting a load element and an n-channel MO3) transistor in series, and other parts are composed of 0M03 circuits.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4922140A (en) * 1988-03-31 1990-05-01 Deutsche Itt Industries Gmbh CMOS/NMOS integrated circuit with supply voltage delay variation compensation
EP0661812A1 (en) * 1993-12-31 1995-07-05 STMicroelectronics S.r.l. Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level
CN1057307C (en) * 1997-05-16 2000-10-11 中国石油化工总公司 Preparation of hydrogenated petroleum resin

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EP0661812A1 (en) * 1993-12-31 1995-07-05 STMicroelectronics S.r.l. Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level
CN1057307C (en) * 1997-05-16 2000-10-11 中国石油化工总公司 Preparation of hydrogenated petroleum resin

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