JPH0231896B2 - - Google Patents
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- JPH0231896B2 JPH0231896B2 JP57192559A JP19255982A JPH0231896B2 JP H0231896 B2 JPH0231896 B2 JP H0231896B2 JP 57192559 A JP57192559 A JP 57192559A JP 19255982 A JP19255982 A JP 19255982A JP H0231896 B2 JPH0231896 B2 JP H0231896B2
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Description
【発明の詳細な説明】
（技術分野）
この発明はトランジスタで構成され、出力端子
の外部状態により２種類の信号を取り出せる測定
信号出力方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a measurement signal output method that is composed of transistors and can extract two types of signals depending on the external state of an output terminal.
（背景技術）
このタイプの出力回路は、デイジタル回路装置
の測定端子数削減を可能にするため高集積度の半
導体回路に極めて有効である。(Background Art) This type of output circuit is extremely effective for highly integrated semiconductor circuits because it allows the number of measurement terminals in a digital circuit device to be reduced.
従来のMOSトランジスタ構造の２信号切替え
端子付き出力回路の例を第１図に示す。この第１
図において第１信号入力端子１は第1ANDゲート
５の第１入力端に、第２信号入力端子２は第
2ANDゲート６の第１入力端にそれぞれ接続さ
れ、制御入力端子３は、ANDゲート５の第２入
力端及びインバータ４を通してANDゲート６の
第２入力端に接続されている。ANDゲート５の
出力及びANDゲート６の出力は、それぞれORゲ
ート７の第１及び第２の入力端に接続され、OR
ゲート７の出力は出力端子８に接続されている。 An example of a conventional output circuit with a two-signal switching terminal having a MOS transistor structure is shown in FIG. This first
In the figure, the first signal input terminal 1 is connected to the first input terminal of the first AND gate 5, and the second signal input terminal 2 is connected to the first input terminal of the first AND gate 5.
The control input terminal 3 is connected to the second input terminal of the AND gate 6 through the second input terminal of the AND gate 5 and the inverter 4. The output of the AND gate 5 and the output of the AND gate 6 are respectively connected to the first and second input terminals of the OR gate 7.
The output of gate 7 is connected to output terminal 8.
第２図ａ，ｂ，ｃに、第１図第１、２信号入力
端子及び制御入力端子にそれぞれ入力される信号
を示す。 FIGS. 2a, b, and c show signals input to the first and second signal input terminals and control input terminals of FIG. 1, respectively.
今、制御入力端子３に“Ｌ”レベルが入力され
ているとすれば、ANDゲート５の第２入力端子、
ANDゲート６の第２入力端子には、各々“Ｌ”
レベル、“Ｈ”レベルが伝達される。このため、
ANDゲート５の出力な“Ｌ”となる（非選択状
態）。逆にANDゲート６は選択状態となり、第２
入力端子に入力されている信号を出力する。この
信号は、そのままORゲート７を通つて出力端子
８に伝達される（第２図ｄ波形）。次に制御入力
端子３に“Ｈ”レベルが入力されると、ANDゲ
ート５の第２入力端、ANDゲート６の第２入力
端には各々“Ｈ”レベル、“Ｌ”レベルが伝達さ
れる。よつて、ANDゲート６の出力は“Ｌ”と
なり（非選択状態）、ANDゲート５の出力には、
第１入力端子１に入力されている信号が発生す
る。この信号は、ORゲート７を通つて出力端子
８に伝達される（第２図ｄ波形）。 Now, if the "L" level is input to the control input terminal 3, the second input terminal of the AND gate 5,
The second input terminal of the AND gate 6 is set to “L”.
level, "H" level is transmitted. For this reason,
The output of AND gate 5 becomes "L" (non-selected state). Conversely, AND gate 6 is in the selected state, and the second
Outputs the signal input to the input terminal. This signal is transmitted as it is to the output terminal 8 through the OR gate 7 (waveform d in FIG. 2). Next, when the "H" level is input to the control input terminal 3, the "H" level and "L" level are transmitted to the second input terminal of the AND gate 5 and the second input terminal of the AND gate 6, respectively. . Therefore, the output of AND gate 6 becomes "L" (non-selected state), and the output of AND gate 5 becomes "L" (non-selected state).
The signal being input to the first input terminal 1 is generated. This signal is transmitted to the output terminal 8 through the OR gate 7 (waveform d in FIG. 2).
以上説明したように、制御入力端子３により、
第１ないし第２入力端子の信号を選択的にただ１
つの出力端子から取り出せることとなる。 As explained above, the control input terminal 3 allows
Selectively select only one signal from the first or second input terminal
It can be taken out from two output terminals.
しかし、第１図に示すような出力回路におい
て、(b)波形を通常の出力信号として使い、(a)波形
をIC内部の測定用信号とすると、測定信号用に
入力端子１端子必要となる。このため、測定用
PINのためにICのPIN数が増大し、14、16又は１
8PIN程度の品種においては、ICコスト増を招来
するだけでなく、基板に取り付けた場合の面積増
しにより、仕様上において致命的欠点を有する。
又、ICのPIN数が40、60PIN程度の品種において
は、内蔵機能が多くなり測定用出力信号が多数必
要となるため、測定信号切替え入力端子が多数必
要となる。 However, in the output circuit shown in Figure 1, if (b) waveform is used as a normal output signal and (a) waveform is used as a measurement signal inside the IC, one input terminal is required for the measurement signal. . For this reason, for measurement
The number of PINs on the IC increases due to PIN, 14, 16 or 1
Products with about 8 PINs not only increase IC cost, but also have a fatal drawback in terms of specifications due to the increased area when attached to the board.
In addition, in the case of IC models with about 40 or 60 PINs, the number of built-in functions increases and a large number of measurement output signals are required, so a large number of measurement signal switching input terminals are required.
（発明の課題）
本発明は、上記従来の欠点を除去するためのも
ので、測定信号切替端子を使用せずに、外部状態
によつて測定用信号を発生してICの測定用出力
信号切替端子の不用にし、ICのPIN数削減、コス
ト低減等の利点を有する測定信号出力奉納を提供
することを目的とする。(Problems to be solved by the invention) The present invention is intended to eliminate the above-mentioned drawbacks of the conventional technology, and is to generate a measurement signal according to an external state and switch the measurement output signal of an IC without using a measurement signal switching terminal. The purpose is to provide a measurement signal output device that eliminates the need for terminals, reduces the number of IC pins, and reduces costs.
本発明の測定信号出力方法は、ゲート端子に第
１の電源電位の論理レベルの信号が入力されたと
きにオフするチヤネル型であつて、第１の端子が
第１の電源電位に接続され、第２の端子が出力端
子に接続された第１のMOSトランジスタ、
第１の端子が前記出力端子に接続され、第２の
端子が第２の電源電位に接続され、ゲート端子が
通常動作を行なうための信号を入力する端子に接
続された前記第１のMOSトランジスタと反対チ
ヤネルの第２のMOSトランジスタ、
前記第１のMOSトランジスタの第１の端子と
第２の端子との間に接続された抵抗要素、並びに
第１の入力端子が測定用信号を入力する端子に
接続され、第２の入力端子が前記通常動作を行な
うための信号を入力する端子に接続され、出力端
子が前記第１のMOSトランジスタのゲート端子
に接続されると共に、前記測定用信号及び前記通
常動作を行なうための信号の両方が前記第２の電
源電位と同一電位の論理レベルにあるときは前記
第２の電源電位と同一電位の論理レベルの出力を
し、それ以外のときは前記第１の電源電位と同一
電位の論理レベルを出力する論理回路
を有したICを用意する第１ステツプと、
ICの測定時に該ICの前記出力端子と前記第２
の電源端子との間に抵抗成分を接続して前記出力
端子から前記測定信号を出力させる第２ステツプ
と
を備えたことを特徴とするものである。 The measurement signal output method of the present invention is of a channel type that turns off when a signal at a logic level of a first power supply potential is input to a gate terminal, the first terminal is connected to the first power supply potential, a first MOS transistor whose second terminal is connected to the output terminal; the first terminal is connected to the output terminal, the second terminal is connected to a second power supply potential, and the gate terminal performs normal operation. a second MOS transistor on the opposite channel to the first MOS transistor connected to a terminal for inputting a signal for the first MOS transistor; a second MOS transistor connected between the first terminal and the second terminal of the first MOS transistor; A resistance element, a first input terminal is connected to a terminal for inputting a measurement signal, a second input terminal is connected to a terminal for inputting a signal for performing the normal operation, and an output terminal is connected to the terminal for inputting a signal for performing the normal operation. is connected to the gate terminal of the MOS transistor, and is connected to the second power supply potential when both the measurement signal and the signal for normal operation are at the same logic level as the second power supply potential. A first step of preparing an IC having a logic circuit that outputs a logic level at the same potential and, at other times, outputs a logic level at the same potential as the first power supply potential; said output terminal and said second
A second step of connecting a resistance component between the power supply terminal and the power supply terminal of the output terminal to output the measurement signal from the output terminal.
（発明の構成および作用）
第３図は、この発明の第１の実施例を示す回路
図である。この発明においては、第１ステツプと
して、図示するような回路のICが用意される。(Structure and operation of the invention) FIG. 3 is a circuit diagram showing a first embodiment of the invention. In this invention, as a first step, an IC having a circuit as shown in the figure is prepared.
第３図において、測定用信号を入力するための
入力端子１１は、ORゲート１５の一方の入力に
接続される。また、通常動作を行なうための信号
を入力する入力端子１２は、ORゲート１５の他
方の入力、及びＮチヤネルMOSFET１７のゲー
トに接続されている。FET１７のソースはグラ
ンド電位１４に、ドレインはＰチヤネル
MOSFET１６のドレイン、抵抗１８の一端、出
力端子１９に接続されている。ORゲート１５の
出力端はFET１６のゲートに、又FET１６のソ
ースと抵抗１８の他端は高電源電位１３に接続さ
れている。 In FIG. 3, an input terminal 11 for inputting a measurement signal is connected to one input of an OR gate 15. Further, the input terminal 12 for inputting a signal for normal operation is connected to the other input of the OR gate 15 and the gate of the N-channel MOSFET 17. The source of FET17 is at ground potential 14, and the drain is P channel.
It is connected to the drain of MOSFET 16, one end of resistor 18, and output terminal 19. The output end of the OR gate 15 is connected to the gate of the FET 16, and the source of the FET 16 and the other end of the resistor 18 are connected to the high power supply potential 13.
第２ステツプとして、出力端子１９をオープン
状態、又は外付けに数10KΩでプルアツプとして
使用し、入力端子１１に第５図ｅ波形を、入力端
子１２に第５図ｆ波形を入力する。入力端子１
１，１２共に“Ｌ”レベルが入力されている区間
では、FET１６，１７のゲートに“Ｌ”レベル
が入力されるので、FET１６のソース・ドレイ
ン間はON（以下ONと略する）し、FET１７のソ
ース・ドレイン間はOFF（以下OFFと略する）す
る。このため、出力は“Ｈ”レベルが発生する。
次に入力端子１１に“Ｈ”レベル、入力端子１２
に“Ｌ”レベルが入力されている区間では、
FET１６，１７は共にOFFするが、プルアツプ
抵抗（例えば400kΩ）程度１８があるために、出
力端子１９には“Ｈ”レベルが発生する。逆に、
入力端子１１に“Ｌ”レベル、入力端子１２に
“Ｈ”レベルが入力されている区間では、FET
１６はOFF、FET１７はONするため、出力端子
１９には“Ｌ”レベルが発生する。 As a second step, the output terminal 19 is left open or used as an external pull-up with several tens of kilohms, and the waveform e in FIG. 5 is input to the input terminal 11, and the waveform f in FIG. 5 is input to the input terminal 12. Input terminal 1
In the section where "L" level is input to both FETs 1 and 12, "L" level is input to the gates of FETs 16 and 17, so the source and drain of FET 16 is turned on (hereinafter abbreviated as "ON"), and FET 17 is turned on. Turn off (hereinafter abbreviated as OFF) between the source and drain of. Therefore, the output is at the "H" level.
Next, the “H” level is applied to the input terminal 11, and the input terminal 12
In the section where “L” level is input to
Both FETs 16 and 17 are turned off, but since there is a pull-up resistor (for example, 400 kΩ) 18, an "H" level is generated at the output terminal 19. vice versa,
In the section where "L" level is input to input terminal 11 and "H" level is input to input terminal 12, FET
Since FET 16 is OFF and FET 17 is ON, an "L" level is generated at the output terminal 19.
FET１７のON抵抗は通常１〜2kΩ程度しかな
いため、電源端子１３から抵抗１８、FET１７
を通つてグランド電位１４へ電流が流れるが、抵
抗１８の抵抗値が大きいため、出力１９には
“Ｌ”レベルが発生する。最後に入力端子１１，
１２共に“Ｈ”レベルを入力した場合、FET１
６はOFFし、FET１７はONするため、前記と同
様に出力端子１９には“Ｌ”レベルが発生する。
これらの状態により、第５図ｅ，ｆ波形を入力し
た場合、出力端子には第５図ｇ波形が発生するこ
とになる。 Since the ON resistance of FET17 is usually only about 1 to 2kΩ, from the power supply terminal 13 to resistor 18, FET17
A current flows to the ground potential 14 through the resistor 18, but since the resistance value of the resistor 18 is large, an "L" level is generated at the output 19. Finally, input terminal 11,
When inputting "H" level to both 12, FET1
Since FET 17 is turned OFF and FET 17 is turned ON, the "L" level is generated at the output terminal 19 in the same manner as described above.
Due to these conditions, when the waveforms e and f in Fig. 5 are input, the waveform in Fig. 5g is generated at the output terminal.
次に、出力端子１９とグランド電位間に外付プ
ルダウン抵抗（例えば数10kΩ）を接続すると、
次のように動作する。入力端子１１，１２に
“Ｌ”レベルを入力すると、FET１６はON、
FET１７はOFFする。FET１６のON抵抗は通
常２〜4kΩであり、抵抗１８と並列に接続されて
いるため、さらに低くなる。このため、外部に付
けるプルダウン抵抗の値が数10kΩのため、出力
端子には“Ｈ”レベルが発生する。入力端子１１
に“Ｈ”レベル、入力端子１２に“Ｌ”レベルを
入力した場合には、FET１６，１７は共にOFF
する。この時、プルアツプ抵抗１８と外部に付け
たプルダウン抵抗による分圧電位が出力端子１９
に発生する。今、プルアツプ抵抗１８は400kΩ程
度にして、外部のプルダウン抵抗は数10kΩのた
め、第５図ｇ波形のＫになる“Ｌ”レベルが発生
する。入力端子１１に“Ｌ”レベル、入力端子１
２に“Ｈ”レベルを入力した場合と、入力端子１
１，１２共に“Ｈ”レベルを入力した場合は、
FET１６はOFF、FET１７はONする。このた
め、出力端子１９には“Ｌ”レベルが発生する。
これらの状態により、出力端子１９から第５図ｇ
のT1以後の波形が出力される。 Next, if you connect an external pull-down resistor (for example, several tens of kΩ) between the output terminal 19 and the ground potential,
It works like this: When “L” level is input to input terminals 11 and 12, FET 16 turns ON.
FET17 is turned off. The ON resistance of FET 16 is normally 2 to 4 kΩ, and since it is connected in parallel with resistor 18, it becomes even lower. For this reason, since the value of the external pull-down resistor is several tens of kilohms, an "H" level is generated at the output terminal. Input terminal 11
When "H" level is input to input terminal 12 and "L" level is input to input terminal 12, both FETs 16 and 17 are turned OFF.
do. At this time, the voltage divided by the pull-up resistor 18 and the external pull-down resistor is applied to the output terminal 19.
occurs in Now, the pull-up resistor 18 is set to about 400 kΩ, and the external pull-down resistor is several 10 kΩ, so the "L" level corresponding to the waveform K in FIG. 5g is generated. “L” level to input terminal 11, input terminal 1
When “H” level is input to input terminal 2 and input terminal 1
If you input “H” level to both 1 and 12,
FET16 is turned off and FET17 is turned on. Therefore, the "L" level is generated at the output terminal 19.
Due to these conditions, the output from the output terminal 19 to Fig. 5g
The waveform after T 1 is output.
第４図はこの発明の第２の実施例であり、第１
図のプルアツプ抵抗１８を、ON抵抗が通常
400kΩ程度のＰチヤネルMOSFET２０で構成し
たものである。FET２０のソースは高電源電位
１３に、ドレインは出力端子１９に、ゲートは入
力端子１２に接続したものであり、他は抵抗１８
を削除した第３図と同様であり、動作も全く実施
例と同じである。ただし、入力端子１２に“Ｈ”
レベルが入力されてFET１７がONする時、FET
２０がOFFするため、第１の実施例の場合と異
なり、高電源電位１３から抵抗１８、FET１７
を通して流れる電流がない。 FIG. 4 shows the second embodiment of this invention, and the first
Pull-up resistor 18 in the figure is normally an ON resistor.
It is composed of P-channel MOSFET 20 of about 400 kΩ. The source of the FET 20 is connected to the high power supply potential 13, the drain is connected to the output terminal 19, the gate is connected to the input terminal 12, and the rest is connected to the resistor 18.
This is the same as in FIG. 3 except that . is deleted, and the operation is completely the same as in the embodiment. However, “H” is applied to input terminal 12.
When the level is input and FET17 turns ON, FET
20 is turned OFF, unlike the case of the first embodiment, from the high power supply potential 13 to the resistor 18 and FET 17.
There is no current flowing through it.
第６図は、この発明の第３の実施例である。第
１及び第２の実施例が通常出力に“Ｈ”レベルが
出力され、信号が“Ｌ”レベルとなる場合である
が、これは通常出力に“Ｌ”レベルが出力され、
信号が“Ｈ”レベルとなる場合である。第６図に
おいて、信号入力端子２１は、Ｐチヤネル
MOSFET２６のゲートとANDゲート２５の第
１入力端に接続されている。設定信号入力端子２
２は、ANDゲート２５の第２入力端に接続され
ている。ANDゲート２５の出力は、Ｎチヤネル
MOSFET２７のゲートに接続され、FET２７の
ソース及び抵抗２８の一端はグランド電位２４
に、FET２７のドレインはFET２６のドレイン、
抵抗２８の他端及び出力端子２９に接続され、
FET２６のソースは高電源電位２３に接続され
ている。 FIG. 6 shows a third embodiment of the invention. In the first and second embodiments, the "H" level is outputted to the normal output and the signal becomes "L" level, but this is the case where the "L" level is outputted to the normal output,
This is a case where the signal becomes "H" level. In FIG. 6, the signal input terminal 21 is a P channel.
It is connected to the gate of MOSFET 26 and the first input terminal of AND gate 25. Setting signal input terminal 2
2 is connected to the second input terminal of the AND gate 25. The output of AND gate 25 is N channel
It is connected to the gate of the MOSFET 27, and the source of the FET 27 and one end of the resistor 28 are connected to the ground potential 24.
, the drain of FET27 is the drain of FET26,
connected to the other end of the resistor 28 and the output terminal 29;
The source of FET 26 is connected to high power supply potential 23.
今、出力端子をオープンとした場合（又は外付
として数10kΩでプルダウンする場合）を考える。
入力端子２１，２２に“Ｈ”レベルを入力する
と、FET２６はOFF、FET２７はONする。こ
のため出力には“Ｌ”レベルが発生する。入力端
子２１に“Ｌ”レベル、入力端子２２に“Ｈ”レ
ベルを入力すると、FET２６はON、FET２７は
OFFする。FET２６のON抵抗は通常２〜4kΩで
あり、抵抗２８を通つて電流が流れるが、抵抗２
８の値は高く（400kΩ程度）、出力端子２９には
“Ｈ”レベルが発生する。入力端子２１に“Ｈ”
レベル、入力端子２２に“Ｌ”レベルを入力する
と、FET２６，２７は共にOFFし、出力にはプ
ルタウン抵抗２８を通して“Ｌ”レベルが発生す
る。最後に入力端子２１，２２に“Ｌ”を入力す
ると、FET２６はON、FET２７はOFFする。
出力には“Ｈ”レベルが発生する。以上の動作に
より、第８図ｉ，ｈなる信号を入力端子２１，２
２に入力した場合、第８図のｊ波形が出力端子に
発生する。 Now, let's consider the case where the output terminal is left open (or pulled down externally with several tens of kΩ).
When "H" level is input to the input terminals 21 and 22, the FET 26 is turned OFF and the FET 27 is turned ON. Therefore, an "L" level is generated at the output. When "L" level is input to input terminal 21 and "H" level is input to input terminal 22, FET26 is turned on and FET27 is turned on.
Turn off. The ON resistance of FET 26 is normally 2 to 4 kΩ, and current flows through resistor 28, but resistor 2
The value of 8 is high (approximately 400 kΩ), and an “H” level is generated at the output terminal 29. “H” to input terminal 21
When an "L" level is input to the input terminal 22, both FETs 26 and 27 are turned off, and an "L" level is generated at the output through the pull-down resistor 28. Finally, when "L" is input to the input terminals 21 and 22, the FET 26 is turned on and the FET 27 is turned off.
"H" level is generated at the output. By the above operation, signals i and h in FIG. 8 are transmitted to input terminals 21 and 2.
2, the j waveform shown in FIG. 8 is generated at the output terminal.
次に、出力端子２９と高電源電位２３の間に外
付けプルアツプ抵抗（数10kΩ程度）を付けた場
合には、次のように動作する。入力端子２１，２
２共に“Ｈ”レベルを入力すると、FET２６は
OFF、FET２７はONする。FET２７のON抵抗
は１〜2kΩのため、出力には“Ｌ”レベルが発生
する。入力端子２１に“Ｌ”レベル、入力端子２
２に“Ｈ”レベルを入力すると、FET２６はON
し、FET２７はOFFする、このため、出力には
“Ｈ”レベルが発生する。入力端子２１に“Ｈ”
レベル、入力端子２２に“Ｌ”レベルを入力する
と、FET２６，２７は共にOFFする。このため、
プルダウン抵抗２８と外付け抵抗による分圧電位
が出力端子２９に発生する（第８図ｊ波形のＬ）。
最後に入力端子２１，２２共に“Ｌ”レベルを入
力すると、FET２６はON、FET２７はOFFす
るため、出力に“Ｈ”レベルが発生する。よつ
て、第８図ｊ波形のT2以後のパルスが、出力端
子２９より出力されることになる。 Next, when an external pull-up resistor (about several tens of kilohms) is attached between the output terminal 29 and the high power supply potential 23, the operation will be as follows. Input terminal 21, 2
When you input “H” level to both 2, FET26
OFF, FET27 is ON. Since the ON resistance of FET27 is 1 to 2 kΩ, an "L" level is generated at the output. “L” level to input terminal 21, input terminal 2
When “H” level is input to 2, FET26 turns ON.
However, the FET 27 is turned OFF, and therefore an "H" level is generated at the output. “H” to input terminal 21
When the "L" level is input to the input terminal 22, both the FETs 26 and 27 are turned off. For this reason,
A divided potential by the pull-down resistor 28 and the external resistor is generated at the output terminal 29 (L in waveform j in FIG. 8).
Finally, when the "L" level is input to both the input terminals 21 and 22, the FET 26 is turned on and the FET 27 is turned off, so that the "H" level is generated at the output. Therefore, the pulses after T 2 of the waveform j in FIG. 8 are outputted from the output terminal 29.
第７図はこの発明の第４の実施例であり、第６
図のプルダウン抵抗２８の代りに、ON抵抗が高
い（400kΩ程度）ＮチヤネルMOSFET３０で構
成したものである。FET３０のソースはグラン
ド電位２４に、ドレインは出力端子２９に、ゲー
トは入力端子２１に接続したものであり、他は抵
抗２８を削減した第６図と同様であり、動作にお
いても第３の実施例と同じである。ただし、入力
端子２１に“Ｌ”レベルを入力してFET２６が
ONした時FET３０はOFFするため、第３の実施
例と異なり、高電源電位２３からFET２６、抵
抗２８を通して流れる電流がない。 FIG. 7 shows the fourth embodiment of this invention, and the sixth embodiment
In place of the pull-down resistor 28 shown in the figure, an N-channel MOSFET 30 with a high ON resistance (approximately 400 kΩ) is used. The source of the FET 30 is connected to the ground potential 24, the drain is connected to the output terminal 29, and the gate is connected to the input terminal 21, and the other parts are the same as in FIG. Same as example. However, if the "L" level is input to the input terminal 21, the FET26 will
Since the FET 30 is turned off when turned on, unlike the third embodiment, no current flows from the high power supply potential 23 through the FET 26 and the resistor 28.
（発明の効果）
以上説明したように、通常に使用する場合には
本来の出力信号が出力され、外部にプルアツプ又
はプルダウン抵抗を付けた場合には、測定用出力
信号も取り出せるため、従来のように測定用の信
号切替端子が不要となる。これに伴ない、この発
明をICなどに使用した場合に、ICの測定用PIN
を不要にし得、ICのコスト低減が可能となり、
又、ICの基板占有面積を小さくすることできる
だけなく、広く一般ICに使用することができる
などの利点を有する。(Effects of the Invention) As explained above, in normal use, the original output signal is output, and when an external pull-up or pull-down resistor is attached, the measurement output signal can also be taken out, which is different from the conventional method. There is no need for a signal switching terminal for measurement. Along with this, when this invention is used in an IC, etc., the IC measurement PIN
This makes it possible to reduce the cost of IC, making it possible to eliminate the need for
Further, it has the advantage that it not only reduces the area occupied by the IC substrate, but also can be widely used in general ICs.
第１図は従来の出力回路を示す回路図、第２図
は第１図各部の信号波形図、第３図はこの発明の
第１の実施例を示す回路図、第４図はこの発明の
第２の実施例を示す回路図、第５図は第３図及び
第４図の回路各部の信号波形図、第６図はこの発
明の第３の実施例を示す回路図、第７図はこの発
明の第４の実施例を示す回路図、第８図は第６
図、第７図の回路各部の信号波形図である。
１３，２３……高電源電位、１４，２４……グ
ランド電位、１５……ORゲート、１６，２０，
２６……ＰチヤネルMOSFET、１７，２７，３
０……ＮチヤネルMOSFET、１８，２８……抵
抗、１９，２９……出力端子、２５……ANDゲ
ート、１１，２２……測定用信号入力端子、１
２，２１……信号入力端子。
FIG. 1 is a circuit diagram showing a conventional output circuit, FIG. 2 is a signal waveform diagram of each part in FIG. 1, FIG. 3 is a circuit diagram showing a first embodiment of the present invention, and FIG. A circuit diagram showing the second embodiment, FIG. 5 is a signal waveform diagram of each part of the circuit in FIGS. 3 and 4, FIG. 6 is a circuit diagram showing the third embodiment of the present invention, and FIG. A circuit diagram showing a fourth embodiment of this invention, FIG.
FIG. 8 is a signal waveform diagram of each part of the circuit shown in FIGS. 13,23...High power supply potential, 14,24...Ground potential, 15...OR gate, 16,20,
26...P channel MOSFET, 17, 27, 3
0...N channel MOSFET, 18,28...Resistor, 19,29...Output terminal, 25...AND gate, 11,22...Measurement signal input terminal, 1
2, 21...Signal input terminal.
Claims (1)
信号が入力されたときにオフするチヤネル型であ
つて、第１の端子が第１の電源電位に接続され、
第２の端子が出力端子に接続された第１のMOS
トランジスタ、 第１の端子が前記出力端子に接続され、第２の
端子が第２の電源電位に接続され、ゲート端子が
通常動作を行なうための信号を入力する端子に接
続された前記第１のMOSトランジスタと反対チ
ヤネルの第２のMOSトランジスタ、 前記第１のMOSトランジスタの第１の端子と
第２の端子との間に接続された抵抗要素、並びに
第１の入力端子が測定用信号を入力する端子に接
続され、第２の入力端子が前記通常動作を行なう
ための信号を入力する端子に接続され、出力端子
が前記第１のMOSトランジスタのゲート端子に
接続されると共に、前記測定用信号及び前記通常
動作を行なうための信号の両方が前記第２の電源
電位と同一電位の論理レベルにあるときは前記第
２の電源電位と同一電位の論理レベルの出力を
し、それ以外のときは前記第１の電源電位と同一
電位の論理レベルを出力する論理回路 を有したICを用意する第１ステツプと、 前記ICの測定時に該ICの前記出力端子と前記
第２の電源端子との間に抵抗成分を接続して前記
出力端子から前記測定信号を出力させる第２ステ
ツプと を備えたことを特徴とする測定信号出力方法。 ２ 特許請求の範囲第１項記載の測定信号出力方
法において、前記第１の電源電位は高電源電位で
あり、前記第２の電源電位はグランド電位であ
り、前記第１のMOSトランジスタはＰチヤネル
型であり、前記第２のMOSトランジスタはＮチ
ヤネル型であり、かつ前記論理回路はOR回路で
あることを特徴とする測定信号出力方法。 ３ 特許請求の範囲第１項記載の測定信号出力方
法において、前記第１の電源電位はグランド電位
であり、前記第２の電源電位は高電源電位であ
り、前記第１のMOSトランジスタはＮチヤネル
型であり、前記第２のMOSトランジスタはＰチ
ヤネル型であり、かつ前記論理回路はAND回路
であることを特徴とする測定信号出力方法。[Claims] 1. A channel type device that turns off when a logic level signal of a first power supply potential is input to the gate terminal, the first terminal being connected to the first power supply potential;
A first MOS whose second terminal is connected to the output terminal
a transistor, a first terminal connected to the output terminal, a second terminal connected to a second power supply potential, and a gate terminal connected to a terminal for inputting a signal for normal operation; a second MOS transistor on the opposite channel to the MOS transistor; a resistance element connected between the first terminal and the second terminal of the first MOS transistor; and a first input terminal inputting a measurement signal. A second input terminal is connected to a terminal for inputting a signal for performing the normal operation, an output terminal is connected to a gate terminal of the first MOS transistor, and a second input terminal is connected to a terminal for inputting a signal for performing the normal operation. When both the signal and the signal for performing the normal operation are at the same logic level as the second power supply potential, output is at the same logic level as the second power supply potential; otherwise, a first step of preparing an IC having a logic circuit that outputs a logic level of the same potential as the first power supply potential; and a step between the output terminal of the IC and the second power supply terminal when measuring the IC. A method for outputting a measurement signal, comprising: a second step of connecting a resistance component to the output terminal to output the measurement signal from the output terminal. 2. In the measurement signal output method according to claim 1, the first power supply potential is a high power supply potential, the second power supply potential is a ground potential, and the first MOS transistor is a P-channel MOS transistor. 2. A method for outputting a measurement signal, wherein the second MOS transistor is an N-channel type, and the logic circuit is an OR circuit. 3. In the measurement signal output method according to claim 1, the first power supply potential is a ground potential, the second power supply potential is a high power supply potential, and the first MOS transistor is an N-channel MOS transistor. A method for outputting a measurement signal, characterized in that the second MOS transistor is a P-channel type, and the logic circuit is an AND circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192559A JPS5983420A (en) | 1982-11-04 | 1982-11-04 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192559A JPS5983420A (en) | 1982-11-04 | 1982-11-04 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5983420A JPS5983420A (en) | 1984-05-14 |
| JPH0231896B2 true JPH0231896B2 (en) | 1990-07-17 |
Family
ID=16293286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192559A Granted JPS5983420A (en) | 1982-11-04 | 1982-11-04 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983420A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4633767B2 (en) * | 2007-07-31 | 2011-02-16 | 株式会社サンセイアールアンドディ | Game machine |
| JP2009034143A (en) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | Game machine |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117329A (en) * | 1974-02-28 | 1975-09-13 |
-
1982
- 1982-11-04 JP JP57192559A patent/JPS5983420A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117329A (en) * | 1974-02-28 | 1975-09-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5983420A (en) | 1984-05-14 |
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