JPS5983420A - Output circuit - Google Patents
Output circuitInfo
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- JPS5983420A JPS5983420A JP57192559A JP19255982A JPS5983420A JP S5983420 A JPS5983420 A JP S5983420A JP 57192559 A JP57192559 A JP 57192559A JP 19255982 A JP19255982 A JP 19255982A JP S5983420 A JPS5983420 A JP S5983420A
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Abstract
Description
【発明の詳細な説明】
（技術分野）
この発明はトランジスタで構成され、出力端子の外部状
態により２種類の信号を取り出せる出力回路に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to an output circuit that is composed of transistors and can extract two types of signals depending on the external state of an output terminal.
（背景技術）
このタイプの出力回路は、ディジタル回路装置の測定端
子数削減を可能にする１こめ〜高集積度の半導体回路に
極めて有効である。(Background Art) This type of output circuit is extremely effective for single to highly integrated semiconductor circuits that enable the number of measurement terminals to be reduced in digital circuit devices.
従来のＭＯＳトランジスタ構造の２信号切替え端子付き
出力回路の例を第１図に示す。この第１図において第１
信号入力端子１は第１ ＡＮＤゲート５の第１入力端に
、第２信号入力端子２は第２ＡＮＤゲート６の第１入力
端にそれぞれ接続され、制御入力端子３は、ＡＮＤゲー
ト５の第２入力端及びインバータ４を通してＡＮＤゲー
ト６の第２入力端に接続されている。ＡＮＤゲート５の
出力及びＡＮＤゲート６の出力は、それぞれＯＲゲート
７の第１及び第２の入力端に接続され、ＯＲゲート７の
出力は出力端子８に接続されている。An example of a conventional output circuit with a two-signal switching terminal having a MOS transistor structure is shown in FIG. In this figure 1,
The signal input terminal 1 is connected to the first input terminal of the first AND gate 5, the second signal input terminal 2 is connected to the first input terminal of the second AND gate 6, and the control input terminal 3 is connected to the second input terminal of the AND gate 5. It is connected through the input terminal and the inverter 4 to the second input terminal of the AND gate 6 . The output of AND gate 5 and the output of AND gate 6 are connected to first and second input terminals of OR gate 7, respectively, and the output of OR gate 7 is connected to output terminal 8.
第２図ｆａｌ 、 ｆｂｌ 、 （ｃｌに、第１図第１
，２制御入力端子に入力する信号を示す。Figure 2 fal, fbl, (cl, Figure 1
, 2 shows the signals input to the control input terminals.
今、制御入力端子３に′°Ｌ°”レベルが入力されてい
るとすれば、ＡＮＤゲー１−５の第２入力端子、Ａ、Ｎ
Ｄゲート６の第２入力端子には、各々′°Ｌ°”レベル
、”Ｉ−ｒ”レベルが伝達される。このため、ＡＮＤゲ
ート５の出力は°°Ｌ°′となる（非選択状態）。逆に
Ａ Ｎ Ｉ）ゲート６は選択状態となり、第２入力端子
に入力されている信号を出力する。この信号は、そのま
まＯｆ’（・ゲート７を辿って出力端子８に伝達される
（第２図（ｄ）波形）。次に制御入力端子３に“Ｈ”レ
ベルが入力されると、ＡＮＤゲート５の第２人力端、Ａ
ＮＤゲート６の硲２人カ端には各々゛Ｉ−１’″レベル
ＩＩＬＩ＋レベルが伝達される。よって、ＡＮＤゲート
６の出力は°゛Ｌ”′となり（非選択状態）、Ａ Ｎ
１．）ゲー１−５の出力には、第１入力端子１に入力さ
れている信号が発生する。この信号は、ＯＲゲート７を
通って出力端子８に伝達される（第２図（ｄ）波形）。Now, if the '°L°' level is input to the control input terminal 3, the second input terminals of the AND game 1-5, A, N
The '°L°' level and the 'I-r' level are respectively transmitted to the second input terminal of the D gate 6. Therefore, the output of the AND gate 5 becomes °°L°' (unselected state). ). Conversely, A N I) gate 6 enters the selected state and outputs the signal input to the second input terminal. This signal is transmitted as it is to output terminal 8 following gate 7. (Figure 2 (d) waveform).Next, when the "H" level is input to the control input terminal 3, the second human input terminal of the AND gate 5, A
The ``I-1'' level IILI+ level is transmitted to each of the two terminals of the ND gate 6. Therefore, the output of the AND gate 6 becomes ``L''' (non-selected state), and the A N
1. ) The signal input to the first input terminal 1 is generated at the output of the gate 1-5. This signal is transmitted to the output terminal 8 through the OR gate 7 (waveform in FIG. 2(d)).
以」二説明したように、制御入力端子３により、第１な
いし第２入力端子の信号を選択的にただ１つの出力端子
から取り出せることとなる。As explained above, the control input terminal 3 allows the signals of the first and second input terminals to be selectively taken out from only one output terminal.
しかし、第１図に示すような出力回路において、ｒ −
１）
（ｌ〕）波形を通常の出力信号として使い、（ａ）波形
をＩＣ内部の測定用信号とすると、測定信号用に入力端
子が１端子必ヴとなる。この１こめ、測定用ＰＩＮのた
めに丁ＣＯＰ Ｉ Ｎ数が増大し、１．４ 、１．６又
は１８Ｉ） Ｉ Ｎ程度の品種ておいては、ＩＣコスト
増を招来するだけでノ：ｃ ＜ 、基板に取り付けた場
合の面積増しにより、仕様上において致命的欠点を有す
る。However, in the output circuit as shown in FIG.
1) If the (l) waveform is used as a normal output signal and the (a) waveform is used as a measurement signal inside the IC, one input terminal is required for the measurement signal. In this first step, the number of COP I N increases due to the measurement PIN, and for products of about 1.4, 1.6 or 18 I), this only leads to an increase in IC cost. < This has a fatal drawback in terms of specifications due to the increased area when attached to a board.
又、ＩＣのＩＤ Ｉ Ｎ数が／ＩＯ、６０Ｆ’ Ｉ Ｎ
程度の品種においては、内蔵機能が多くなり測定用出刃
信号が多数必要となる１こめ、測定信号切替え入力端子
が多数必要となる。Also, the number of IC ID I N is /IO, 60F' I N
In the case of the above-mentioned types, there are many built-in functions, and a large number of cutting signals for measurement are required.In addition, a large number of measurement signal switching input terminals are required.
（発明の課題）
本発明は、」二記従来の欠点を除去する１こめのもので
、測定信号切替端子を使用せずに、外部状態用
によって測定信号を発生してＩＣの測定用出刃信号切替
端子を不用にし、ＩＣのＰＩＮ数削減、コスト低減等の
利点を有する出刃回路を提供することを目的とする。(Problem to be solved by the invention) The present invention is an all-in-one method for eliminating the drawbacks of the conventional technology described in section 2. It generates a measurement signal based on external conditions without using a measurement signal switching terminal, and generates a signal for IC measurement. It is an object of the present invention to provide a blade circuit that eliminates the need for a switching terminal and has advantages such as a reduction in the number of IC PINs and cost reduction.
本発明の特徴は、ソースが電源電位に接続されドレイン
が出力端子に接続されるＰチャネルＭＯ８Ｉｉ”ＥＴと
、ソースがグランド電位に接続されドレインが出力端子
に接続されるＮチャネルＭＯ８ＦＥＴと、１対の入力端
子と、一方の入力端子と一方のＭｏ５ｐｒｒのゲートと
を接続する結線と、各入力端子の信号を入力とし出力を
他方のＭＯＳＦＥＴのゲートに接続するゲート回路と、
一方のＭＯ８Ｆ’ＥＴのゲートとソースとの間に接続さ
れる抵抗とを有し、出力端子のプルアップ又はプルダウ
ンにより論理条件を切換えるごとき出力回路にある。The present invention is characterized by a pair of P-channel MO8Ii"ET whose source is connected to a power supply potential and whose drain is connected to an output terminal, and an N-channel MO8FET whose source is connected to a ground potential and whose drain is connected to an output terminal. a connection connecting one input terminal to the gate of one Mo5prr, and a gate circuit that inputs the signal of each input terminal and connects the output to the gate of the other MOSFET;
It has a resistor connected between the gate and source of one MO8F'ET, and is in an output circuit that switches logic conditions by pulling up or pulling down the output terminal.
（発明の構成および作用）
第３図は、この発明の第１の実施例を示す回路図である
。測定信号入力端子１１はＯＲゲート１５の第１入力端
に、信号入力端子１２はＯＲゲート１５の第２入力端と
、ＮチャネルＭＯ８ＦＥＴ１．７のゲートに接続されて
いる。Ｆ Ｅ Ｔ １．７のソースはグランド電位１４
に、ドレインはＰチャネルＭＯ８ＦＥＴ１６のドレイン
、抵抗１８の一端、出力端子１９に接続されている。Ｏ
Ｒゲート１５の出力端はＦ Ｅ ’Ｉ’ １６のゲート
に、又ＦＢＴ１６のソースと抵抗１８の他端は高電（４
］
源電位１３に接続されている。(Structure and operation of the invention) FIG. 3 is a circuit diagram showing a first embodiment of the invention. The measurement signal input terminal 11 is connected to the first input terminal of the OR gate 15, and the signal input terminal 12 is connected to the second input terminal of the OR gate 15 and the gate of the N-channel MO8FET 1.7. The source of F E T 1.7 is at ground potential 14
The drain is connected to the drain of the P-channel MO8FET 16, one end of the resistor 18, and the output terminal 19. O
The output terminal of R gate 15 is connected to the gate of F E 'I' 16, and the source of FBT 16 and the other end of resistor 18 are connected to high voltage (4
] Connected to source potential 13.
今、出力端子１９をオーブン状態、又は外部けに数１．
０ ｋΩでプルアップどして使用し、入力端子１１に第
５図（ｅ）波形を、入力端子１２に第５図（ｆｌ波形を
入力する。入力端子１］、 、 １２共に＋＋Ｈ，１１
レベルが入力されている区間では、Ｉｉ”ＥＴ］６，１
．７のゲートに°１１．＋″レベルが入力されるので・
、Ｆ Ｅ Ｔ １．６のソース・ドレイン間はＯＮ（以
下ＯＮと略する）し、Ｐ Ｅ Ｔ １７のソース・ドレ
イン間は０ＦＦＣ以下ＯＦＦと略する）する。このため
、出力には’ＩＩ”″レベルが発生する。次に入力端子
１１に“Ｈ°ルベル、入力端子１２に“Ｌ゛レベル入力
されている区間で゛は、ＦＥＴ１６ 、１７は共にＯＦ
Ｆするが、プルアップ抵抗（例えば４００にΩ程度）１
８かあるために、出力端子１９には゛Ｈ゛ルベルが発生
する。逆に、入力端子１１に゛°Ｌ゛レベル、入力端子
１２に“Ｈ”レベルが入力されている区間では、ＦＥＴ
］６はＯＦＦ、ＦＥＴ］、７はＯＮする１こめ、出力端
子１９にば゛＋１．＋＋レベルが発生する。Now, set the output terminal 19 to the oven state or to the outside.
Use a pull-up with 0 kΩ, input the waveform shown in Fig. 5 (e) to the input terminal 11, and input the waveform shown in Fig. 5 (fl) to the input terminal 12. Input terminals 1], , and 12 are both ++H, 11
In the section where the level is input, Ii”ET]6,1
．． 7° to the gate 11. +″ level will be input.
, the source and drain of FET 1.6 are turned on (hereinafter abbreviated as ON), and the source and drain of PET 17 is turned on (abbreviated as OFF below 0FFC). Therefore, the 'II'' level is generated in the output. Next, in the section where the "H° level" is input to the input terminal 11 and the "L" level is input to the input terminal 12, FETs 16 and 17 are both OF.
F, but pull-up resistor (for example, about 400Ω) 1
8, a high level is generated at the output terminal 19. Conversely, in the section where the "L" level is input to the input terminal 11 and the "H" level is input to the input terminal 12, the FET
]6 is OFF, FET], 7 is ON, and output terminal 19 is +1. ++ level occurs.
ＦＥＴ１７のＯＮ抵抗は通常１〜２にΩ程度しかないた
め、電源端子１３から抵抗１８、Ｆ ＥＴ １．７を通
ってグランド電位１４へ電流が流れるが、抵抗１８の抵
抗値が大きいため、出力１９には“’Ｌ” レベルが発
生する。最後に入力端子１１ 、１２共に”Ｈ’″レベ
ルを入力し１こ場合、ＦＥＴ１６はＯＦＦ Ｌ、、Ｆ
Ｅ Ｔ １．７はＯＮするため、前記と同様に出力端子
１９には゛Ｌ゛レベルが発生する。これらの状態眞より
、第５図（ｅｌ 、 （ｆ）波形を入力し定場合、出力
端子には第５図（ｇｌ波形が発生することになる。Since the ON resistance of FET 17 is usually only about 1 to 2 Ω, current flows from power supply terminal 13 to ground potential 14 through resistor 18 and FET 1.7, but since the resistance value of resistor 18 is large, the output 19, the "'L" level occurs. Finally, input the "H'" level to both input terminals 11 and 12. In this case, FET 16 is OFF L, , F
Since E T 1.7 is turned ON, the "L" level is generated at the output terminal 19 in the same manner as described above. From these conditions, if the waveforms shown in FIGS. 5 (el and 5) are inputted, the waveform shown in FIG. 5 (gl) will be generated at the output terminal.
次に、出力端子１９とグランド電位間に外付プルダウン
抵抗（例えば数１０１（Ω）を接続すると、次のように
動作する。入力端子１１ 、１２に゛Ｌ゛レベルを入力
すると、Ｆ Ｅ Ｔ １６はＯＮ、Ｆ’ＥＴ１７はＯＦ
Ｆする。Ｆ ＥＴ １．６のＯＮ抵抗は通常２〜４にΩ
であり、抵抗１８と並列に接続されているため、さらに
低くなる。このため、外部に付けるプルダウン抵抗の値
が数１０にΩのため、出力端子妬は゛°Ｈ゛ルベルが発
生する。入力端子１１に°°Ｈ″″レベル、入力端子】
２に１１Ｊ、１１レベルを入力した場合には、Ｆ’Ｅ’
Ｉ’１．６．１７は共にＯＦＦする。この時、プルアッ
プ抵抗１８と外部に付けたプルダウン抵抗による分圧電
位が出力端子１９に発生する。今、プルアップ抵抗１８
ば４．００ ｋΩ程度にして、外部のプルダウン抵抗は
数１．０ ｋΩのため、第５図（ｇｌ波形のＫなる゛°
Ｌ゛レベルが発生する。入力端子１１に°Ｌ”ルベノペ
入力端子１２にＨ°”レベルを入力した場合と、入力端
子１１ 、１２共に９’Ｉ−１”レベルを入力した場合
は、１Ｆ’ＥＴ１６はＯＦＦ。Next, if an external pull-down resistor (for example, several 101 (Ω)) is connected between the output terminal 19 and the ground potential, the operation will be as follows.When the "L" level is input to the input terminals 11 and 12, FET 16 is ON, F'ET17 is OF
F. The ON resistance of FET 1.6 is usually 2 to 4 Ω.
Since it is connected in parallel with the resistor 18, it becomes even lower. For this reason, since the value of the external pull-down resistor is several tens of ohms, the output terminal voltage rises to a high level. °°H″ level on input terminal 11, input terminal]
If you enter 11J and 11 level in 2, F'E'
I'1, 6, and 17 are all turned OFF. At this time, a divided potential is generated at the output terminal 19 by the pull-up resistor 18 and the external pull-down resistor. Now pull up resistor 18
For example, the value is about 4.00 kΩ, and the external pull-down resistor is several 1.0 kΩ.
L level occurs. 1F'ET16 is OFF when the input terminal 11 is inputted with the ``L'' level and the input terminal 12 is inputted with the 9'I-1'' level.
ＦＥＴ１７ばＯＮする。このため、出力端子１９には“
°Ｌ゛ルベルが発生する。これらの状態により、出力端
子１９から第５図（ｇ）のＴ１以後の波形が出力される
。FET17 turns on. Therefore, the output terminal 19 “
°L level is generated. Due to these conditions, the waveform after T1 shown in FIG. 5(g) is output from the output terminal 19.
第４図はこの発明の第２の実施例であり、第１図のプル
アップ抵抗１８を、ＯＮ抵抗が通常４００にΩ程度のＰ
チャネルＭＯ８ＰＥＴ２０で構成したものである。Ｆ
Ｅ Ｔ ２０のソースは高電源電位１３に、ドレインは
出力端子１９に、ゲートは入力端子１２に接続したもの
であり、他は抵抗１８を削除した第３図と同様であり、
動作も全く第１の実施例と同じである。ただし、入力端
子１２に゛Ｈ゛レベルが入力されてＦＥＴ１７がＯＮす
る時、ＰＥＴ２ＯがＯＦＦするため、第１の実施例の場
合と異なり、高電源電位１３から抵抗］８、ＦＥＴ１７
を通して流れる電流がない。FIG. 4 shows a second embodiment of the present invention, in which the pull-up resistor 18 in FIG.
It is composed of channel MO8PET20. F
The source of E T 20 is connected to the high power supply potential 13, the drain is connected to the output terminal 19, and the gate is connected to the input terminal 12, and the rest is the same as in FIG. 3 with the resistor 18 removed.
The operation is also completely the same as in the first embodiment. However, when the "H" level is input to the input terminal 12 and the FET 17 is turned on, PET2O is turned off.
There is no current flowing through it.
第６図は、この発明の第３の実施例である。第１及び第
２の実施例が通常出力に“Ｈ“レベルが出力され、信号
が”Ｌ″ルベルなる場合であるが、これは通常出力に“
°Ｌ”レベルが出力され、信号が”Ｉ−Ｔ”レベルとな
る場合である。第６図において、信号入力端子２１は、
ＰチャネルＭＯ８ＦＥＴ２６のゲートとＡＮＤゲート２
５の第１入力端に接続されている。測定信号入力端子２
２は、ＡＮＤゲート５の第２入力端に接続されている。FIG. 6 shows a third embodiment of the invention. In the first and second embodiments, the “H” level is output to the normal output and the signal is “L” level;
This is a case where the signal is output at the "L" level and the signal becomes the "IT" level. In FIG. 6, the signal input terminal 21 is
P-channel MO8FET26 gate and AND gate 2
5 is connected to the first input terminal of 5. Measurement signal input terminal 2
2 is connected to the second input terminal of the AND gate 5.
ＡＮＤゲート部の出力は、ＮチャネルＭＯ８ＦＥＴ２７
のゲートに接続され、ＦＥ’Ｉ’２７のソース及び抵抗
路の一端はグランド電位Ｕに、Ｆ Ｅ Ｔ ２７のドレ
インはＦ Ｅ Ｔ ２６のドレイン、抵抗路の一端及び
出力端子２９に接続され、ＦＥＴ２６のソースは高電源
電位２３に接続されている。The output of the AND gate section is N-channel MO8FET27
The source of FE'I' 27 and one end of the resistance path are connected to the ground potential U, the drain of FE T 27 is connected to the drain of FE T 26, one end of the resistance path and the output terminal 29, The source of FET 26 is connected to high power supply potential 23.
今、出力端子をオープンとした場合（又は外付として数
１０にΩでプルダウンする場合）を考える。Now, let's consider the case where the output terminal is left open (or when it is externally pulled down by several tens of ohms).
入力端子２１ 、２２に”Ｈ”″レベルを入力すると、
ＰＥＴあはＯＦＦ、ＦＥＴ２７はＯＮする。このため、
出力にはＬ″”レベルが発生する。入力端子２１に°°
Ｌ゛レベル、入力端子２２に１°ｌ−Ｉ”レベルを入力
すると、ＦＥＴ２６はＯＮ、Ｆ’ＥＴ２７はＯＦＦする
。Ｆ Ｂ ’１１’ ２６のＯＮ抵抗は通常２〜４にΩ
であり、抵抗２８を通って電流が流れるが、抵抗路の値
は高＜（４００にΩ程度）、出力端子２９には’Ｉ−Ｉ
’“レベルが発生する。入力端子２１に“Ｈ”レベル、
入力端子２２に°°Ｌ゛レベルを入力すると、Ｆ Ｅ
Ｔ ２６ 、２７は共にＯＦＦ ｌ、、出力にはプルダ
ウン抵抗２８を通して“Ｌ“レベルが発生する。最後に
入力端子２］ 、 ２２に°′Ｌ°″を入力すると、Ｆ
ＥＴ ２６はＯＮ、ＦＥＴ２７はＯＦＦ’する。出力
には”Ｉ］゛ルベルが発生する。以上の動作により、第
８図ｆｉ） 、 （ｈｌなる信号を入力端子２１ 、２
２に入力した場合、第８図の（ｊ）波形が出力端子に発
生する。When inputting "H" level to input terminals 21 and 22,
PET A is OFF and FET27 is ON. For this reason,
The L″″ level is generated at the output. °° to input terminal 21
When a 1°l-I'' level is input to the input terminal 22, the FET 26 turns on and the F'ET 27 turns off.The ON resistance of F B '11' 26 is normally 2 to 4 Ω.
, current flows through the resistor 28, but the value of the resistance path is high < (approximately 400 Ω), and the output terminal 29 has 'I-I'.
'' level is generated. 'H' level at input terminal 21,
When the °°L level is input to the input terminal 22, F E
Both T 26 and 27 are OFF l, and an "L" level is generated at the output through the pull-down resistor 28. Finally input °′L°″ to input terminal 2] and 22, F
ET 26 is turned on and FET 27 is turned off. The "I" level is generated at the output. Through the above operation, the signals fi) and (hl in FIG. 8) are sent to the input terminals 21 and 2.
2, the waveform (j) in FIG. 8 is generated at the output terminal.
次に、出力端子２９と高電源電位２３０間に外付プルア
ップ抵抗ｃ数１０にΩ程度）を付けた場合には、次のよ
うに動作する。入力端子２１ 、２２共に“Ｌｌｌレベ
ルを入力すると、Ｆ Ｅ Ｔ ２６はＯＦＦ’、 ＦＢ
’ｉ”２７はＯＮする。Ｉｉ” ＥＴ ２７のＯＮ抵抗
は１〜２にΩの１こめ、出力には”Ｌ”レベルが発生す
る。入力端子２１に゛°Ｌ′″レベル、入力端子２２に
ＩＩ“レベルを入力すると、Ｆ Ｅ Ｔ ２６はＯＮＬ
、、Ｆ Ｅ Ｔ ２７はＯＦＦする。このため、出力に
は゛”ＩＩ’″レベルが発生する。入力端子２１に°’
Ｊ−Ｉ”ルベル、入力端子２２に°°Ｌ”ルベルを入力
すると、ＰＥＴ２６，２７は共にＯＦＦする。このため
、プルダウン抵抗２８と外付は抵抗による分圧電位が出
力端子２９に発生する（第８図（ｊｌ波形のＬ ）。Next, when an external pull-up resistor c (about 10 ohms) is attached between the output terminal 29 and the high power supply potential 230, the operation will be as follows. When input terminals 21 and 22 both input "Lll level, FET 26 turns OFF', FB
'i' 27 is turned on. The ON resistance of Ii' ET 27 is 1 to 2 plus 1Ω, and the output is at the “L” level. When inputting the "L'" level to the input terminal 21 and the II" level to the input terminal 22, the FET 26 becomes ONL.
,,FET 27 is turned off. Therefore, the "II" level is generated in the output. °' to input terminal 21
When the J-I" level and the °°L" level are input to the input terminal 22, both the PETs 26 and 27 are turned off. Therefore, a divided potential is generated at the output terminal 29 by the pull-down resistor 28 and the external resistor (FIG. 8 (L of jl waveform)).
最後に入力端子２］ 、 ２２共に”Ｌ″゛゛レベル力
すると、Ｆ ＥＴ ２６ばＯＮ、Ｆ”ＥＴ２７はＯＦＦ
するため、出力に’］Ｉ”レベルが発生する。よって、
第８図Ｕｌ波形のＴ２以後のパルスが、出力端子２つよ
り出力されることになる。Finally, when input terminals 2 and 22 are both set to the "L" level, FET 26 turns ON and FET 27 turns OFF.
Therefore, ']I'' level is generated at the output. Therefore,
Pulses after T2 of the Ul waveform in FIG. 8 are outputted from the two output terminals.
第７図はこの発明の第４の実施例であり、第６図のプル
ダウン抵抗路の代りに、ＯＮ抵抗が高い（４００ｋΩ程
度）ＮチャネルＭＯ８ＦＥＴ３０で構成したものである
。Ｆ Ｅ Ｔ ３０のソースはグランド電位２４に、ド
レインは出力端子２９に１ゲートは入力端子２１に接続
したものであり、他は抵抗２８を削除した第６図と同様
であり、動作においても第３の実施例と同じである。１
こだし、入力端子２］ Ｋ ”Ｌ’”しく１１）
ヘルヲ入力Ｌ テＦ Ｅ Ｔ、 ２６がＯＮし、、時Ｆ
ＥＴ ３０ はＯＦＦする１こめ、第３の実施例と異
なり、高電源電位２３からＰＥＴ２６、抵抗２８を通し
て流れる電流がない。FIG. 7 shows a fourth embodiment of the present invention, in which an N-channel MO8FET 30 having a high ON resistance (about 400 kΩ) is used in place of the pull-down resistor path shown in FIG. The source of the FET 30 is connected to the ground potential 24, the drain is connected to the output terminal 29, and the 1 gate is connected to the input terminal 21.The rest is the same as in FIG. This is the same as the third embodiment. 1
Input terminal 2] K "L'" 11) When 26 is turned on, the input terminal L is turned on, and when F
Once ET 30 is turned off, no current flows from the high power supply potential 23 through the PET 26 and the resistor 28, unlike in the third embodiment.
（発明の効果）
以上税、明しムニように、通常眞使用する」易合には本
来の出力信号が出力され、外部にプルアップ又はプルダ
ウン抵抗を付け１こ場合には、測定用出力信号も取り出
せる定め、従来のように測定用の信号切替端子が不要と
なる。これに伴ない、この発明をＩＣなどに使用した場
合に、ＩＣの測定用ＰＩＮを不要にし得、ＩＣのコスト
低減が可能どなり、又、ＩＣの基板占有面積を小さくす
ることできるだけでなく、全ＩＣに使用することができ
るなどの利点を有する。(Effect of the invention) As mentioned above, when it is normally used, the original output signal is output, and when an external pull-up or pull-down resistor is attached, the measurement output signal is output. This eliminates the need for signal switching terminals for measurement as in the past. Accordingly, when this invention is used in an IC, etc., it is possible to eliminate the need for a measurement PIN for the IC, thereby reducing the cost of the IC, and not only to reduce the area occupied by the IC board, but also to It has advantages such as being able to be used in ICs.
第１図は従来の出力回路を示す回路図、第２図は第１同
各部の信号波形図、第３図はこの発明の第１の実施例を
示す回路図、第４図はこの発明の第２の実施例を示す回
路図、第５図は第３図及び（１２）
第４図の回路各部の信号波形図、第６図はこの発明の第
３の実施例を示す回路図、第７図はこの発明の第４の実
施例を示す回路図、第８図は第６図、第７図の回路各部
の信号波形図である。
］３．２３・・・高電源電位
１４．２４・・・グランド電位
１５・・・・・・・・・ＯＲゲート
１６ 、２０ 、２６・・・・・・ＰチャネルＭＯ８Ｆ
ＥＴ１７ 、２７ 、３０・・・・・・ＮチャネルＭＯ
８ＦＥＴ１８．２８・・・抵抗
１９．２９・・・出力端子
２５・・・・・・・・・ＡＮＤゲート
１．１． 、２２・・・測定用信号入力端子１２．２］
・・・信号入力端子
特許出願人
沖電気工業株式会社
特許出願代理人
弁理士 山 本 恵 −
第２図
第３図 第４図
３１３
１１下千し蛇 １１ト監記ン卆１
、。 １９．。、 ９FIG. 1 is a circuit diagram showing a conventional output circuit, FIG. 2 is a signal waveform diagram of each part of the first output circuit, FIG. 3 is a circuit diagram showing a first embodiment of the present invention, and FIG. 4 is a circuit diagram of a conventional output circuit. FIG. 5 is a circuit diagram showing the second embodiment, and FIG. 5 is a signal waveform diagram of each part of the circuit shown in FIGS. FIG. 7 is a circuit diagram showing a fourth embodiment of the present invention, and FIG. 8 is a signal waveform diagram of each part of the circuit in FIGS. 6 and 7. ]3.23...High power supply potential 14.24...Ground potential 15...OR gate 16, 20, 26...P channel MO8F
ET17, 27, 30...N channel MO
8FET18.28...Resistor 19.29...Output terminal 25...AND gate 1.1. , 22... measurement signal input terminal 12.2]
...Signal input terminal Patent applicant Oki Electric Industry Co., Ltd. Patent agent Megumi Yamamoto - Figure 2 Figure 3 Figure 4 Figure 4 313 19. . , 9
Claims (2)
端子に接続されるＰチャネルＭＯ８ＦＥＴと、ソースが
グランド電位に接続されドレインが出力端子に接続され
るＮチャネルＭＯ８ＦＥＴと、１対の入力端子と、一方
の入力端子と一方のＭＯＳＦＥＴのゲートとを接続する
結線と、各入力端子の信号を入力とし出力を他方のＭＯ
８ＦＥ’Ｔのゲートに接続するゲート回路と、一方のＭ
ＯＳＦＥＴのゲートとソースとの間に接続される抵抗と
を有し、出力端子のプルアップ又はプルダウンにより論
理条件を切換えることを特徴とする出力回路。(1) A P-channel MO8FET whose source is connected to a power supply potential and whose drain is connected to an output terminal, an N-channel MO8FET whose source is connected to a ground potential and whose drain is connected to an output terminal, and a pair of input terminals; Wire connection connects one input terminal and the gate of one MOSFET, and the signal of each input terminal is input and the output is connected to the other MOSFET.
A gate circuit connected to the gate of 8FE'T and one M
An output circuit comprising a resistor connected between the gate and source of an OSFET, and switching logic conditions by pulling up or pulling down an output terminal.
特許請求の範囲第１項記載の出力回路。(2) The output circuit according to claim 1, wherein the resistor is realized by a MOSFET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192559A JPS5983420A (en) | 1982-11-04 | 1982-11-04 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192559A JPS5983420A (en) | 1982-11-04 | 1982-11-04 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5983420A true JPS5983420A (en) | 1984-05-14 |
| JPH0231896B2 JPH0231896B2 (en) | 1990-07-17 |
Family
ID=16293286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192559A Granted JPS5983420A (en) | 1982-11-04 | 1982-11-04 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983420A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009034143A (en) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | Game machine |
| JP2009034144A (en) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | Game machine |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117329A (en) * | 1974-02-28 | 1975-09-13 |
-
1982
- 1982-11-04 JP JP57192559A patent/JPS5983420A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117329A (en) * | 1974-02-28 | 1975-09-13 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009034143A (en) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | Game machine |
| JP2009034144A (en) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | Game machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0231896B2 (en) | 1990-07-17 |
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