JPH0635708A

JPH0635708A - データ処理システムにおいてファジー論理操作を行う方法

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Publication number: JPH0635708A
Application number: JP5154500A
Authority: JP
Inventors: J Greg Viot; ジェイ・グレッグ・ビオット; James M Sibigtroth; ジェイムズ・エム・シビグトロス; James L Broseghini; ジェイムズ・エル・ブロスジニ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1992-06-17
Filing date: 1993-06-01
Publication date: 1994-02-10
Anticipated expiration: 2016-01-09
Also published as: US5295229A; KR100251443B1; CN1080411A; EP0574714A3; KR940006038A; EP0574714A2; CN1058344C; JP3121712B2

Abstract

(57)【要約】【目的】単一のソフトウェア命令により帰属度を高速
度でかつ少量のハードウェアの付加によって計算できる
ようにする。【構成】ファジー論理操作の間に、あるメンバシップ
集合における入力の帰属度を決定する回路（１４）およ
び方法である。該帰属度は単一の“ＭＥＭ”命令により
計算される。ＭＥＭ命令はシステム入力がゼロ、飽和レ
ベル、或いはその間の値の帰属度を有するか否かを決定
する。オペランド割り当て回路（５０）およびＡＬＵ
（５６）は回路（１４）に帰属度をより迅速に決定させ
る。割り当て回路（５０）は乗算されるべき値の有意ビ
ットの数に基づき乗算操作のための乗数を決定する。乗
数が被乗数より小さければ、より短い乗算操作を行うこ
とができる。更に、ＡＬＵ（５６）はスプリットモード
で動作し、２つの８ビット減算または乗算操作を同時に
行うことがで上記操作をより効率的に行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的にはデータ処
理システムに関し、かつより特定的にはデータ処理シス
テムにおけるファジー論理操作の実行に関する。

【０００２】

【従来の技術】データ処理システムはその入力および出
力が１または０のいずれかとして解釈され、何らの他の
可能性も存在できない２進機械として機能するよう開発
されてきた。これは大部分の状況においてうまく動作す
るが、時には答えは単に「イエス」または「ノー」では
なく、それらの間の何かである。「ファジー論理」と称
される概念が開発されて２進論理に基づくデータプロセ
ッサが「イエス」および「ノー」の間の答えを与えるこ
とが可能になった。

【０００３】ファジー論理はファジー境界を有するメン
バシップ関数を有する論理システムである。メンバシッ
プ関数は、「温度が暖かい」のような、主観的な表現を
典型的なデータプロセッサが認識できる値に変換する。
「暖かい」のようなラベルが使用されて、それらの境界
が前記ラベルが一方の側で真でありかつ他方の側で偽で
あるポイントではないある範囲の入力値を識別するため
に使用される。むしろ、ファジー論理を実施するシステ
ムにおいては、メンバシップ関数の境界は徐々に変化し
かつ隣接するメンバシップ集合の境界とオーバラップす
ることができる。従って、帰属度（ｄｅｇｒｅｅｏｆ
ｍｅｍｂｅｒｓｈｉｐ）が一般にある入力値に割当て
られる。例えば、ある範囲の温度にわたり２つのメンバ
シップ関数が与えられれば、ある入力温度は「涼しい」
および「暖かい」と名付けられた関数の双方の領域にオ
ーバラップして存在することになる。メンバシップ関数
の各々において帰属度（すなわち、前記入力温度がメン
バシップ集合、涼しいおよび暖かい、の各々に適合する
か否か）を決定するためにはさらに処理が必要とされ
る。

【０００４】「ファジー化（ｆｕｚｚｉｆｉｃａｔｉｏ
ｎ）」と称されるステップが使用されて入力をファジー
論理を実施するシステムにおけるメンバシップ関数と関
係付ける。ファジー化プロセスは、「温度が暖かい」の
ような主観的な表現に対し具体的な数値を与える。これ
らの数値は一般に絶対的な真実の環境に制限されない人
間の知覚の良好な近似を与えるよう試みるものである。
ファジー化ステップの後に、ルール評価ステップ（ｒｕ
ｌｅｅｖａｌｕｔｉｏｎｓｔｅｐ）が実行される。
該ルール評価ステップの実行の間に、“ｍｉｎ−ｍａ
ｘ”推論と称される技術が使用されてユーザによって規
定される言語上のルールに対する数字的な結論が計算さ
れる。ルール評価ステップからの結論は「ファジー出
力」と称されかつ種々の程度で真となり得る。従って、
競合する結果が生じ得る。ファジー論理プロセスにおけ
る最後の処理は「非ファジー化（ｄｅｆｕｚｚｉｆｉｃ
ａｔｉｏｎ）」と称される。名前が示すように、非ファ
ジー化はすべてのファジー出力を組合わせてある複合的
結果を得るプロセスであり、該複合的結果は標準のデー
タ処理システムに印加できる。ファジー論理に関するこ
れ以上の情報については、ＪａｍｅｓＭ．Ｓｉｂｉｇ
ｔｒｏｔｈによる、“ＩｍｐｌｅｍｅｎｔｉｎｇＦｕｚ
ｚｙＥｘｐｅｒｔＲｕｌｅｓｉｎＨａｒｄｗａ
ｒｅ”と題する論文を参照。この論文はＡＩＥＸＰＥ
ＲＴのページ２５〜３１において、１９９２年４月に発
行されている。

【０００５】

【発明が解決しようとする課題】典型的には、ファジー
化ステップは周辺装置またはデータプロセッサにより実
行されるソフトウェアプログラムによって実施されてき
た。そのようなソフトウェアプログラムは多量の処理時
間を必要とする数学的方程式を使用して帰属度を計算す
る。従って、ソフトウェアプログラムは正確な結果を提
供するが、前記処理時間のため一般にそれが実施される
システムの性能が制限される。他の一般的なソフトウェ
ア解決方法は「テーブルルックアップ」ルーチンを使用
し、そこではメモリに記憶されたデータのテーブルが特
定の入力値に対応する値に対してアクセスされる。数学
的な計算よりは早いが、テーブルルックアップルーチン
は実施するのが高価になる多量の専用メモリを必要とす
る。ファジー化ステップの実施に対するハードウェア的
な解決方法はさらに迅速に結果を提供する。しかしなが
ら、ハードウェアの解決方法は一般に多量の柔軟性のな
い専用回路を必要とする。ファジー化ステップに対する
ハードウェア的な解決方法は一般にはソフトウェア的な
構成よりも高速であるが、ハードウェアによる解決方法
は多量の専用回路領域を必要としかつしばしばデータ処
理システムにおいて実施するにはあまりにも高価にな
る。

【０００６】従って、コストのかかるハードウェアを必
要とすることなく、ファジー化ステップを迅速に行うた
めの回路および方法の必要性が存在する。ハードウェア
による解決方法で一般に得られる速度が通常ソフトウェ
ア解決方法に関連するメモリなしに得られることが必要
である。

【０００７】

【課題を解決するための手段および作用】前に述べた必
要性は本発明によって満たされる。従って、１つの形態
で、データ処理システムにおいてファジー論理操作を行
うための回路および方法が提供され、該ファジー論理操
作は複数の境界値によって規定される所定のメンバシッ
プ集合における入力ポイントのメンバシップを決定す
る。該方法は前記データ処理システムにおいてファジー
論理操作の実行を開始するためのメンバシップ計算指令
を受ける段階を含む。該メンバシップ計算指令はデコー
ドされて複数の制御信号を提供する。前記複数の境界値
の内の第１のものが前記入力値から減算されて第１のデ
ルタ値を生成する。前記入力値は同時に前記複数の境界
値の内の第２のものから減算されて第２のデルタ値を生
成する。前記第１のデルタ値および前記複数の境界値の
内の第３のものは乗算されて第１の結果を生成する。前
記第２のデルタ値および前記複数の境界値の内の第４の
ものが同時に乗算されて第２の結果を生成する。帰属度
信号が与えられて前記第１のデルタ値または前記第２の
デルタ値がゼロより小さい場合に前記入力ポイントが所
定のメンバシップ集合に含まれていないことを表示す
る。該帰属度信号は前記第１の結果、前記第２の結果、
またはもし前記第１の結果値も前記第２の結果値もゼロ
より小さくなければ前記複数の境界値の内の第５のもの
のいずれかの内の最小値に等しい。

【０００８】これらおよび他の特徴、および利点、は添
付の図面と共に以下の詳細な説明を参照することにより
さらに明瞭に理解できるであろう。図面は本発明の唯一
の形態を表すことを意図するものでないことに注意を要
する。

【０００９】

【実施例】本発明は、データ処理システムへの入力を迅
速にかつ最少量の専用回路を用いて「ファジー化する
（ｆｕｚｚｉｆｙｉｎｇ）」ための回路および方法を提
供する。データ処理システムのユーザが困難なかつ長い
ソフトウェアプログラムなしに迅速にファジー化ステッ
プを達成できるようにする命令が与えられる。単一の入
力ラベルのファジー化ステップが前記命令においてエン
コードされデータ処理システムにおける過剰な量の付加
回路なしに迅速かつ効率的に実行される。

【００１０】本発明の構成を説明する場合に、用語「肯
定する（ａｓｓｅｒｔ）」および「否定する（ｎｅｇａ
ｔｅ）」、およびその種々の文法的な形態が使用されて
「アクティブハイ」および「アクティブロー」論理信号
の混合物を扱う上での混乱を避けている。「肯定する」
は論理信号またはレジスタビットをそのアクティブな、
または論理的に真な、状態にすることを言及するために
使用されている。「否定する」は論理信号またはレジス
タビットをそのインアクティブな、または論理的に偽
の、状態にすることを言及するために使用されている。
さらに、１６進値はその値に先行する“＄”記号によっ
て表示される。

【００１１】図１は、ファジー論理のいくつかの基本的
な用語および概念を示すグラフを与える。図１に示され
たファジー論理システムにおいては、「システム入力」
はカ氏（ｄｅｇｒｅｅｓＦａｈｒｅｎｈｅｉｔ）にお
ける温度である。５つの「メンバシップ関数」はラベル
を温度範囲に関係付けるために与えられている。例え
ば、０度から３０度では、温度は「寒い」と名付けられ
ている。同様に、２０度から５０度では、温度は「涼し
い」と名付けられている。メンバシップ集合の各々の境
界は隣接集合の境界とオーバラップしていることに注意
を要する。従って、ある温度は１つより多くの集合に存
在し得る。例えば、システム入力が６８度の温度を示し
ているものと仮定する。図１を参照すると、６８度は
「暖かい」および「非常に暖かい」メンバシップ集合の
双方の境界内にあり、各々のメンバシップ集合における
ゼロでない帰属度が得られることに注意を要する。前記
システム入力は「暖かい」メンバシップ集合に対して＄
３３の帰属度を有し、かつ前記「非常に暖かい」メンバ
シップ集合に対しては＄ＣＣの帰属度を有する。もしシ
ステム入力が７５度の温度を示していたとすれば、該温
度は「非常に暖かい」メンバシップ集合における＄ＦＦ
の帰属度を有する。同様に、７５度の温度は「暑い」メ
ンバシップ集合における＄００の帰属度を有することに
なる。図１のファジー論理構成においては、帰属度は＄
００から＄ＦＦの１６進値の範囲におよび、これは０．
００〜０．９９６の範囲の小数（ｆｒａｃｔｉｏｎ）に
対応させることができる。

【００１２】図２は、４つの値、すなわち、ポイント１
（Ｐｏｉｎｔ１）、ポイント２（Ｐｏｉｎｔ２）、
スロープ１（Ｓｌｏｐｅ１）、およびスロープ２（Ｓ
ｌｏｐｅ２）、によって表すことができる単一のメン
バシップ集合を示す。「デルタ１（Ｄｅｌｔａ１）」
と称される第１の値はシステム入力（ポイント“Ｘ”）
およびポイント１の間の差として計算される。同様に、
「デルタ２（Ｄｅｌｔａ２）」と称される第２の値は
ポイント２と前記システム入力との間の差として計算さ
れる。デルタ１およびデルタ２の値の計算から、本発明
の方法に従って帰属度（所属の程度：ｄｅｇｒｅｅｏ
ｆｍｅｍｂｅｒｓｈｉｐ）が与えられる。デルタ１ま
たはデルタ２のいずれかの値がゼロより小さければ、対
応するメンバシップ集合に対する帰属度は０．００であ
る。これ以外では、帰属度はデルタ１とスロープ１の
積、デルタ２とスロープ２の積、あるいは飽和値のいず
れかの内の最小値に等しい。該最小値は試験されている
メンバシップ集合における現在の入力値の帰属度とな
る。ここに述べた例においては、前記飽和値は１６進値
＄ＦＦを有する。しかしながら、他の構成であってもフ
ァジー論理システムのユーザがある特定のシステムの仕
様に従って飽和値を選択できるようにすることができ
る。

【００１３】ニーモニックラベル“ＭＥＭ”で参照され
る、本発明の命令はデータ処理システムが複数のメンバ
シップ集合の内の１つにおけるシステム入力値の帰属度
を決定するために一連のステップを行わせる。前記メン
バシップ集合の各々はメモリから読出される複数の境界
値（ポイント１、ポイント２、スロープ１、およびスロ
ープ２）によって特徴付けられる。もし前記複数の境界
値の各々が適切にメモリに格納されかつもし前記システ
ム入力値がＭＥＭ命令の実行の前に適切にあるレジスタ
位置に格納されていれば、前記複数のメンバシップ集合
の内の１つにおけるシステム入力の帰属度が決定でき
る。続いて、前記複数のメンバシップ集合の各々におけ
る前記システム入力の帰属度がメモリ内の所定の位置に
記憶される。ＭＥＭ命令の実施によってデータ処理シス
テムのユーザが伝統的なソフトウェア構成よりも迅速に
かつ典型的なハードウェア構成によって必要とされるよ
りもより少ない専用回路領域によってメンバシップ計算
機能を達成できるようになる。例えば、前記データ処理
システムの通常動作に必要な演算論理ユニットを、スプ
リット動作モードで動作するために変更または修正でき
る。典型的には、演算論理ユニットは所定の時点におい
て単一の１６ビットの操作を行うことができる。しかし
ながら、ここに開示された演算論理ユニットは単一の１
６ビット操作あるいは２つの同時的な８ビット操作を行
うために選択的にイネーブルできる。従って、あるメン
バシップ集合における帰属度の計算に必要な演算操作は
伝統的に必要とされるよりも短い時間で同時に計算され
る。非常に少しの付加回路が必要とされるのみである。
演算論理ユニットをスプリットモードで動作させるため
に、単一のイネーブル信号が現存するバッファ回路に与
えられる。さらに、ＭＥＭ命令を実施するためには少し
の量の付加回路を必要とするのみである。

【００１４】上に述べた命令および動作方法の１つの構
成が図３に示されている。図３は、ファジー化命令が実
施できるデータ処理システム１０を示す。データ処理シ
ステム１０は一般に中央処理ユニット（ＣＰＵ）１２、
発振器２４、電源回路２６、タイミング回路２８、外部
バスインタフェース３０、および内部メモリ３２を含
む。ＣＰＵ１２は一般に実行ユニット１４、バス制御論
理回路１６、命令デコード論理回路１８、制御ユニット
２０、およびシーケンサ２２を有する。

【００１５】動作においては、“Ｏｓｃ１”信号が、
水晶のような、外部ソースを介して発振器２４に与えら
れる。該水晶はＯｓｃ１およびＯｓｃ２信号の間に
接続されて該水晶が発振できるようにする。Ｏｓｃ１
は「クロック」信号をデータ処理システム１０の残りの
部分に提供する。水晶発振器の動作はデータ処理技術に
おいてよく知られておりかつ当業者には明らかであるべ
きである。

【００１６】同様に、電源回路２６は外部電源から“Ｖ
ｄｄ”および“Ｖｓｓ”信号を受ける。Ｖｄｄ信号は正
の５ボルトを提供しかつＶｓｓ信号は基準、またはグラ
ンド電圧を提供する。ＶｄｄおよびＶｓｓ信号はデータ
処理システム１０の残りの構成要素の各々に与えられ
る。これらの信号のルーティングはデータ処理技術にお
いてよく知られておりかつ当業者には明らかであろう。

【００１７】タイミング回路２８はクロック信号を受け
取りかつ続いて適切なタイミング信号をタイミング制御
バス３８を介してＣＰＵ１２、外部バスインタフェース
３０、および内部メモリ３２の各々に提供する。

【００１８】複数のアドレス値が外部バスインタフェー
ス３０から外部アドレスバス３５を介して与えられる。
同様に、複数のデータ値が外部データバス３３を介して
外部バスインタフェース３０に通信される。外部バスイ
ンタフェース３０は外部ユーザとデータ処理システム１
０との間でアドレスおよびデータ値を通信するよう機能
する。外部バスインタフェース３０は複数のアドレスお
よびデータ値を、それぞれ、内部アドレスバス３６およ
び内部データバス３４を介してデータ処理システム１０
の残りの部分に提供する。内部メモリ３２はデータ処理
システム１０の適切な動作に必要な情報値を格納するよ
う機能する。さらに、内部アドレスバス３６および内部
データバス３４を介して与えられるユーザプログラムに
おいて特定されれば、他のデータ値をそこに記憶するこ
とができる。

【００１９】ＣＰＵ１２はデータ処理システム１０の動
作の間に必要な各々の命令を実行する。内部アドレスバ
ス３６および内部データバス３４は実行ユニット１４と
データ処理システム１０の残りの部分との間で情報を通
信する。バス制御論理回路１６は命令およびオペランド
をフェッチする。該命令の各々は次に命令デコード論理
回路１８によってデコードされかつ制御ユニット２０お
よびシーケンサ２２に与えられる。制御ユニット２０お
よびシーケンサ２２はデータ処理システム１０の計算機
的な能力を最も効率よく利用するために前記命令の各々
の実行のシーケンスを維持する。さらに、制御ユニット
２０はマイクロ−ＲＯＭメモリ（図示せず）を含み、該
マイクロ−ＲＯＭメモリは複数の制御情報を実行ユニッ
ト１４、バス制御論理１６、および命令デコード論理１
８の各々にマイクロ−ＲＯＭ制御バス６５を介して提供
する。

【００２０】実行ユニット１４は図４に非常に詳細に示
されている。実行ユニット１４は概略的にデータバッフ
ァ４２、結果選択論理回路４６、フラグ発生論理回路４
８、オペランド割当て論理回路５０、Ａ−入力制御論理
回路５２、Ａ−入力マルチプレクサ５４、演算論理ユニ
ット（ＡＬＵ）５６、Ｂ−入力マルチプレクサ５８、第
１のデータレジスタ６０、およびシステム入力レジスタ
を含む。ここには示されていないが、当業者は実行ユニ
ット１４にはさらに他のレジスタも含めることが可能な
ことを理解すべきである。例えば、実行ユニット１４は
インデックスレジスタまたはアキュムレータを含むこと
ができる。さらに、典型的なデータ処理システムにおい
ては、システム入力レジスタ６４はアキュムレータとし
て実現できる。

【００２１】外部情報バス４０はアドレスおよびデータ
情報をデータバッファ４２に与える。外部情報バス４０
は該アドレスおよびデータ情報を、それぞれ、内部アド
レスバス３６および内部データバス３４から受け取る。
データバッファ４２は外部情報バス４０を介して転送さ
れる値を情報バスＡ６６および情報バスＢ６８を介
して実行ユニット１４の残りの部分に提供する。ここに
は詳細に示されていないが、情報バスＡ６６および情
報バスＢ６８は共に１６ビットの幅でありかつハイ側
（ビット１５〜ビット８）およびロー側（ビット７〜ビ
ット０）に分割される。

【００２２】情報バスＡ６６のロー側はシステム入力
レジスタ６４の第１の入力に双方向的に結合されてい
る。同様に、情報バスＢ６８のハイ側はシステム入力
レジスタ６４の第２の入力に双方向的に結合されてい
る。「デルタ１」と称される第１のデルタ値が情報バス
Ｂ６８のハイ側を介してデルタレジスタの第１の入力
に与えられる。第２のデルタ値、「デルタ２」、が情報
バスＢ６８のロー側を介してデルタレジスタ６０の第
２の入力に与えられる。デルタレジスタ６０はまた情報
バスＡ６６および情報バスＢ６８の双方に接続され
て実行ユニット１４の他の構成要素に情報を提供する。
アキュムレータおよびインデクスレジスタのような何ら
かの付加的なレジスタを同様に情報バスＡ６６および
情報バスＢ６８に結合することかできる。

【００２３】情報バスＡ６６はＡ−入力マルチプレク
サ５４の第１の入力に接続されている。「制御」と名付
けられたｎビット幅の信号がＡ−入力マルチプレクサ５
４の第２の入力に与えられ、ここでｎは整数である。Ａ
−入力マルチプレクサ５４は「Ａ−入力ロー側」と名付
けられた第１の１０ビットの出力をＡＬＵ５６の第１の
入力に提供しかつ「Ａ−入力ハイ側」と名付けられた第
２の１０ビットの出力をＡＬＵ５６の第２の入力に提供
する。

【００２４】情報バスＢ６８はＢ−入力マルチプレク
サ５８の入力に接続されている。Ｂ−入力マルチプレク
サ５８をイネーブルして正しく機能させるのに必要な制
御情報は、制御ユニット２０においてマイクロ−ＲＯＭ
（図示せず）によって発生されかつマイクロ−ＲＯＭ制
御バス６５を介して転送される複数の信号を介して制御
入力に与えられる。Ｂ−入力マルチプレクサ５８は「Ｂ
−入力ロー側」と名付けられた第１の１０ビットの出力
をＡＬＵ５６の第３の入力に提供する。さらに、Ｂ−入
力マルチプレクサ５８は「Ｂ−入力ハイ側」と名付けら
れた第２の１０ビットの出力をＡＬＵ５６の第４の入力
に提供する。

【００２５】「スプリットモード制御」と名付けられた
信号がＡＬＵ５６の第５の入力に与えられる。該スプリ
ットモード制御信号は前記ＭＥＭ命令の実行に応じて制
御ユニット２０のマイクロ−ＲＯＭメモリによって発生
される。ＡＬＵ５６は前記入力の各々を処理して複数の
結果を提供し、これらは結果バス１２０を介して転送さ
れる。結果バス１２０は複数の情報値を結果選択論理回
路４６およびフラグ発生論理回路４８の各々に提供す
る。さらに、結果バス１２０は情報バスＢ６８に結合
されている。

【００２６】結果バス（Ｒｅｓｕｌｔｓｂｕｓ）１２
０に加えて、フラグ発生論理回路４８がデルタレジスタ
６０およびデータバッファ４２の双方に結合されてい
る。フラグ発生論理４８はデルタレジスタ６０から「デ
ルタ」信号を受けかつデータバッファ４２から「バッフ
ァド・データ」信号を受け取る。フラグ発生論理回路４
８もまたオペランド割当て論理回路５０および結果選択
論理回路４６の双方に結合され、フラグバス７０を介し
て複数のフラグ値を提供する。さらに、フラグ発生論理
回路４８がＡＬＵ５６に結合されてＪ_ｈｉｇｈおよびＪ
_ｌｏｗ信号を、それぞれ、ＡＬＵ５６の第６および第７
の入力に提供する。

【００２７】オペランド割当て論理回路５０もまた情報
バスＡ６６、情報バスＢ６８、およびフラグバス７
０に接続されている。オペランド割当て論理回路５０は
Ａ−入力制御論理回路５２に接続されて「マルチプライ
ヤ１」と名付けられた第１の入力信号および「マルチプ
ライヤ２」と名付けられた第２の入力信号の双方を提供
する。さらに、オペランド割当て論理回路５０がデルタ
レジスタ６０に結合されて前記デルタ信号を受信する。
Ａ−入力制御論理５２はＡ−入力マルチプレクサ５４に
接続されて前記制御信号を提供する。結果選択論理４６
はフラグバス７０および結果バス１２０の双方を介して
情報を受け取る。該情報は処理されて「選択（Ｓｅｌｅ
ｃｔ）」と名付けられた第１の出力および「フォース
（Ｆｏｒｃｅ）＄ＦＦ」と名付けられた第２の出力を提
供する。

【００２８】フラグ発生論理回路４８は図５に非常に詳
細に示されている。フラグ発生論理回路４８は概略的に
ＮＯＲゲート１１０、ＮＯＲゲート１１２、ＯＲゲート
１１４、ＮＯＲゲート１１６、ＮＯＲゲート１１８、Ａ
ＮＤゲート１３２、ＡＮＤゲート１３４、ラッチ１３
６、ＡＮＤゲート１３８、ＮＯＲゲート１４０、ＮＯＲ
ゲート１４２、ＯＲゲート１４４、ＮＯＲゲート１４
６、ＮＯＲゲート１４８、そしてＯＲゲート１５０を含
む。ラッチ１３０および１３６は各々Ｄフリップフロッ
プとして実施され、該Ｄフリップフロップはデータ入力
（Ｄ）、クロック入力（Ｃ）、リセット入力（Ｒ）、そ
してデータ出力（Ｑ）を有する。Ｄフリップフロップは
データ処理技術においてはよく知られており、従って、
これ以上詳細に説明しない。

【００２９】データバッファ４２（図４）は第１の情報
値のビット１５〜８をＮＯＲゲート１１２に提供する。
ここに述べた例では、前記第１の情報値は、以後バッフ
ァド・データ１信号と称される、第１のバッファリング
されたデータ信号を介して与えられる。バッファド・デ
ータ１信号はポイント１の値またはスロープ１の値を提
供する。ＮＯＲゲート１１２の出力は“Ｚ２”と名付け
られかつラッチ１３６のデータ入力（Ｄ）およびＡＮＤ
ゲート１３４の第１の入力に与えられる。前記タイミン
グ制御信号はタイミング制御バス３８によってラッチ１
３６のクロック入力（Ｃ）に提供される。ラッチ１３６
のデータ出力（Ｑ）はＡＮＤゲート１３４の第２の入力
に接続されて“ＺＰ２”と名付けられた信号を提供す
る。ＡＮＤゲート１３４の出力はＪ_{Ｐｈｉｇｈ}と名付け
られかつＯＲゲート１４４の第１の入力に提供される。

【００３０】さらに、バッファド・データ１信号のビッ
ト１５〜１２（Ｂ１５〜Ｂ１２）はＮＯＲゲート１４０
に与えられる。ＮＯＲゲート１４０の出力は“Ｓ２”と
名付けられかつＮＯＲゲート１４２の第１の入力に提供
される。

【００３１】データバッファ４２はまた第２の情報値の
ビット７〜０をＮＯＲゲート１１８およびＡＮＤゲート
１３８の双方に提供する。前記第２の情報値は、バッフ
ァド・データ２信号と称される、第２のバッファリング
されたデータ信号を介して提供される。該バッファド・
データ２信号は前記ポイント２の値のビット７〜０をＡ
ＮＤゲート１３８に提供しかつスロープ２の値のビット
７〜０をＮＯＲゲート１１８に提供する。ＡＮＤゲート
１３８は出力をラッチ１３０のデータ入力（Ｄ）に提供
する。ＮＯＲゲート１１８は“Ｚ４”と名付けられた出
力を提供する。このＺ４信号はＡＮＤゲート１３２の第
１の入力に転送される。前記タイミング制御信号はタイ
ミング制御バス３８によってラッチ１３０のクロック入
力（Ｃ）に与えられる。ラッチ１３０のデータ出力
（Ｄ）はＡＮＤゲート１３２の第２の入力に接続されて
“ＺＰ４”と名付けられた信号を提供する。ＡＮＤゲー
ト１３２の出力はＪ_Ｐｌｏｗと名付けられかつＯＲゲー
ト１５０の第１の入力に与えられる。

【００３２】さらに、バッファド・データ２信号のビッ
ト７〜４（Ｂ７〜Ｂ４）はＮＯＲゲート１４６に与えら
れる。ＮＯＲゲート１４６の出力は“Ｓ４”と名付けら
れかつＮＯＲゲート１４８の第１の入力に提供される。

【００３３】デルタレジスタ６０は第３の情報値のビッ
ト１５〜１２をＮＯＲゲート１１０に提供する。この構
成においては、前記第３の情報値はデルタ１信号と称さ
れる第１のデルタ信号によって与えられる。ＮＯＲゲー
ト１１０の出力は“Ｚ１”と名付けられかつまたフラグ
バス７０を介して転送される。このＺ１信号はまたＮＯ
Ｒゲート１４２の第２の入力に提供される。ＮＯＲゲー
ト１１６の出力は“Ｚ３”と名付けられかつフラグバス
７０を介して転送される。前記第４の情報値はデルタ２
信号と称される第２のデルタ信号を介して与えられる。
前記Ｚ３信号はまたＮＯＲゲート１４８の第２の入力に
提供される。

【００３４】結果バス１２０はＮ_ｌｏｗおよびＮ
_ｈｉｇｈ信号を、それぞれ、ＯＲゲート１１４の第１お
よび第２の入力に提供する。ＯＲゲート１１４の出力は
Ｎ_ｍｅｍと名付けられている。Ｎ_ｍｅｍ信号はラッチ１
３０およびラッチ１３６の双方のリセット入力（Ｒ）に
与えられる。さらに、前記Ｎ_ｍｅｍ信号はＮＯＲゲート
１４２およびＮＯＲゲート１４８の各々の第３の入力に
与えられる。

【００３５】ＮＯＲゲート１４２の出力は“Ｊ
_{Ｓｈｉｇｈ}”と名付けられかつＯＲゲート１４４の第２
の入力に与えられる。ＯＲゲート１４４の出力は“Ｊ
_ｈｉｇｈ”と名付けられている。さらに、ＮＯＲゲート
１４８の出力は“Ｊ_Ｓｌｏｗ”と名付けられておりかつ
ＯＲゲート１５０の第２の入力に与えられる。ＯＲゲー
ト１５０の出力は“Ｊ_ｌｏｗ”と名付けられている。こ
れらのＪ_ｌｏｗおよびＪ_ｈｉｇｈ信号はフラグバス７０
を介して通信される。

【００３６】オペランド割当て論理回路５０が図６にさ
らに詳細に示されている。オペランド割当て論理回路５
０は概略的に第１のマルチプレクサ７２、第２のマルチ
プレクサ７４、第３のマルチプレクサ７６、および第４
のマルチプレクサ７８を含む。

【００３７】デルタレジスタ６０およびデータバッファ
４２はそれぞれデルタ１およびスロープ１の値の双方の
下位４ビットをマルチプレクサ７２の第１および第２の
入力に提供する。さらに、デルタレジスタ６０およびデ
ータバッファ４２はそれぞれデルタ１およびスロープ１
の値の全８ビットをマルチプレクサ７４の第１および第
２の入力に提供する。同様に、デルタレジスタ６０およ
びデータバッファ４２はそれぞれ前記デルタ２およびス
ロープ２の値の下位４ビットをマルチプレクサ７６の第
１および第２の入力に与える。デルタレジスタ６０およ
びデータバッファ４２はそれぞれデルタ２およびスロー
プ２の値の全８ビットをマルチプレクサ７８の第１およ
び第２の入力に与える。

【００３８】前記“Ｚ１”信号はフラグバス７０を介し
てマルチプレクサ７２の第３の入力に提供される。さら
に、前記Ｚ１信号はフラグバス７０を介してマルチプレ
クサ７４の第３の入力に提供される。同様に、“Ｚ３”
と名付けられた信号が、それぞれ、マルチプレクサ７６
およびマルチプレクサ７８の第３の入力に与えられる。
同様に、前記Ｚ３信号はフラグバス７０を介して転送さ
れる。

【００３９】マルチプレクサ７２は４ビットの乗数１
（ｍｕｌｔｉｐｌｉｅｒ１）信号を出力し、かつマル
チプレクサ７６は４ビットの乗数２信号を提供する。マ
ルチプレクサ７４は「被乗数（Ｍｕｌｔｉｐｌｉｃａｎ
ｄ）１」と名付けられた８ビットの信号を出力し、この
信号は情報バスＡ６６のハイ側を介して転送される。
マルチプレクサ７８は「被乗数２」と名付けられた８ビ
ットの信号を出力し、これは情報バスＡ６６のロー側
を介して転送される。

【００４０】ＡＬＵ５６が図７にさらに詳細に示されて
いる。ＡＬＵ５６は概略的に複数の加算器回路（８０，
８２，８４，８６，８８，９２，９４，９６，９８およ
び１００）、バッファ９０、ハイキャリールックアヘッ
ド論理回路１０２、ローキャリールックアヘッド論理回
路１０４、ハイステータスフラグ回路１０６、およびロ
ーステータスフラグ回路１０８を含む。

【００４１】前記Ａ−入力ロー側信号はそれぞれ“ａ
０”，“ａ１”，“ａ２”，“ａ８”および“ａ９”と
名付けられた第１の複数のビットを提供する。ビットａ
０は加算器１００の第１の入力への入力である。同様
に、ビットａ１〜ａ９はそれぞれ加算器９８、加算器９
６、加算器９４および加算器９２の第１の入力にそれぞ
れ提供される。前記Ｂ−入力ロー側信号はそれぞれ“ｂ
０”，“ｂ１”，“ｂ２”，“ｂ８”および“ｂ９”と
名付けられた第２の複数のビットを提供する。ビットｂ
０は加算器１００の第２の入力に提供される。同様に、
ビットｂ１〜ｂ９はそれぞれ加算器９８、加算器９６、
加算器９４および加算器９２の第２の入力に各々与えら
れる。図７には詳細に示されていないが、ビットａ３〜
ａ７およびｂ３〜ｂ７の各々は第１の複数の加算器（図
示せず）のそれぞれの１つに提供される。前記第１の複
数の加算器（図示せず）の各々は加算器９２〜１００と
同様に機能しかつ、従って、同様に構成されている。

【００４２】“Ｃ０”と名付けられた信号がローキャリ
ールックアヘッド論理１０４の第１の入力および加算器
１００の第３の入力の双方に与えられる。加算器１００
は“Ｓ０”と名付けられた和信号を出力する。さらに、
加算器１００は“Ｐ０”と名付けられた伝搬信号および
“Ｇ０”と名付けられた発生信号の双方をローキャリー
ルックアヘッド論理回路１０４に提供する。

【００４３】“Ｃ１”と名付けられた信号が加算器９８
の第３の入力に提供される。加算器９８は“Ｓ１”と名
付けられた和信号を提供する。加算器９８もまた伝搬信
号“Ｐ１”および発生信号“Ｇ１”を発生する。同様
に、“Ｃ２”と名付けられた信号が加算器９６の第３の
入力に与えられる。加算器９６は“Ｓ２”と名付けられ
た和出力、“Ｐ２”と名付けられた伝搬信号、および
“Ｇ２”と名付けられた発生信号を提供する。同様に、
“Ｃ８”と名付けられた信号は加算器９９の第３の入力
に与えられる。加算器９９は“Ｓ８”と名付けられた和
信号、“Ｐ８”と名付けられた伝搬信号、および“Ｇ
８”と名付けられた発生信号を出力する。“Ｃ９”と名
付けられたキャリー信号は加算器９２に対し第３の入力
を提供する。加算器９２は“Ｓ９”と名付けられた和信
号、“Ｐ９”と名付けられた伝搬信号および“Ｇ９”と
名付けられた発生信号を出力する。加算器９２〜１００
によって出力される伝搬および発生信号の各々はローキ
ャリールックアヘッド論理回路１０４に提供される。

【００４４】ローキャリールックアヘッド論理回路１０
４は“Ｃ１０”と名付けられたキャリー信号をバッファ
９０に提供する。スプリットモード制御信号もまたバッ
ファ９０に与えられる。バッファ９０は“Ｃｉｎ”と名
付けられた信号を提供する。

【００４５】前記Ａ−入力ハイ側信号はそれぞれ“ａ１
０”，“ａ１１”，“ａ１２”，“ａ１８”および“ａ
１９”と名付けられた第１の複数のビットを提供する。
ビットａ１０は加算器８８の第１の入力に入力される。
同様に、ビットａ１１〜ａ１９は、それぞれ、加算器８
６、加算器８４、加算器８２および加算器８０の第１の
入力に各々与えられる。前記Ｂ−入力ハイ側信号はそれ
ぞれ“ｂ１０”，“ｂ１１”，“ｂ１２”“ｂ１８”お
よび“ｂ１９”と名付けられた第２の複数のビットを提
供する。ビットｂ１０は加算器８８の第２の入力に提供
される。同様に、ビットｂ１１〜ｂ１９は、それぞれ、
加算器８６、加算器８４、加算器８２および加算器８０
の第２の入力に各々提供される。図７には詳細に示され
ていないが、ビットａ１３〜ａ１７およびｂ１３〜ｂ１
７の各々は第２の複数の加算器（図示せず）のそれぞれ
の１つに与えられる。前記複数の加算器（図示せず）の
各々は加算器８０〜８８と同様に機能しかつ、従って、
同様に構成されている。

【００４６】前記Ｃｉｎ信号は加算器８８の第３の入力
に提供される。加算器８８は“Ｓ１０”と名付けられた
和信号を出力する。さらに、加算器８８は“Ｐ１０”と
名付けられた伝搬信号および“Ｇ１０”と名付けられた
発生信号の双方をハイキャリールックアヘッド論理回路
１０２に提供する。

【００４７】“Ｃ１１”と名付けられた信号は加算器８
６の第３の入力に与えられる。加算器８６は“Ｓ１１”
と名付けられた和信号を提供する。加算器８６はまた伝
搬信号“Ｐ１１”および発生信号“Ｇ１１”を発生す
る。同様に、“Ｃ１２”と名付けられた信号が加算器８
４の第３の入力に与えられる。加算器８４は“Ｓ１２”
と名付けられた和出力、“Ｐ１２”と名付けられた伝搬
信号、および“Ｇ１２”と名付けられた発生信号を提供
する。同様に、“Ｃ１８”と名付けられた信号が加算器
８２の第３の入力に与えられる。加算器８２は“Ｓ１
８”と名付けられた和信号、“Ｐ１８”と名付けられた
伝搬信号、および“Ｇ１８”と名付けられた発生信号を
出力する。“Ｃ１９”と名付けられたキャリー信号は加
算器８０への第３の入力を提供する。加算器８０は“Ｓ
１９”と名付けられた和信号、“Ｐ１９”と名付けられ
た伝搬信号、および“Ｇ１９”と名付けられた発生信号
を出力する。加算器８０〜８８によって出力される伝搬
および発生信号の各々はハイキャリールックアヘッド論
理回路１０２に与えられる。ハイキャリールックアヘッ
ド論理回路１０２は“Ｃ２０”と名付けられたキャリー
信号を出力する。

【００４８】図７には示されていないが、加算器９２〜
１００およびローキャリールックアヘッド論理回路１０
４によって発生されるキャリー、和、伝搬、および発生
信号の各々はローステータスフラグ回路１０８にも供給
される。Ｊ_ｌｏｗ信号もまたローステータスフラグ回路
１０８に供給される。同様に加算器８０〜８８およびハ
イキャリールックアヘッド論理回路１０２によって発生
されるキャリー、和、伝搬、および発生信号の各々もま
たハイステータスフラグ回路１０６に供給される。Ｊ
_{Ｐｈｉｇｈ}信号もまたハイステータスフラグ回路１０６
に供給される。ローステータスフラグ回路１０８はそれ
ぞれ“Ｓ_ｌｏｗ”，“Ｖ_ｌｏｗ”，“Ｎ_ｌｏｗ”，“Ｈ
_ｌｏｗ”および“Ｚ_ｌｏｗ”と名付けられた複数の信号
を供給する。ハイステータスフラグ回路１０６はそれぞ
れ“Ｓ_ｈｉｇｈ”，“Ｖ_ｈｉｇｈ”，“Ｎ_ｈｉｇｈ”，
“Ｈ_ｈｉｇｈ”および“Ｚ_ｈｉｇｈ”と名付けられた複
数の信号を供給する。ローステータスフラグ回路１０８
およびハイステータスフラグ回路１０６の双方からの各
々の出力は結果バス１２０を介して転送される。

【００４９】ファジー論理操作の実行中に、データ処理
システム１０のユーザはシステム入力のファジー化を行
うためにニーモニック形式ＭＥＭ（Ｍｅｍｂｅｒｓｈｉ
ｐＥｖａｌｕａｔｉｏｎ）を有する命令を使用すること
ができる。ここに説明する本発明の構成においては、ユ
ーザはファジー化されるべき入力をＭＥＭ命令の実行に
先立ちシステム入力レジスタ６４に格納しなければなら
ない。さらに、ユーザはまた実行ユニット１４における
第１のインデクスレジスタ（図示せず）にポインタを格
納しなければならない。該ポインタはあるメンバシップ
集合の台形を識別するのに必要な４つの点のスタートア
ドレス位置を指し示す。図２において前に述べたよう
に、前記４つの点はそれぞれポイント１、ポイント２、
スロープ１、およびスロープ２と名付けられている。他
の形式では、ユーザはこれらの値の各々を前記命令のオ
ペランドとして提供することができる。そのような技術
はデータ処理技術においてよく知られておりかつ従っ
て、その構成はここでは詳細に説明しない。ユーザはＭ
ＥＭ命令の実行の後のファジー化されたデータのために
記憶位置を特定しなければならない。１つの形式では、
該ファジー化されたデータの記憶位置を示すために第２
のインデクスレジスタを使用することができる。さら
に、前記システム入力値はアキュムレータ６４に格納さ
れるべきである。

【００５０】本発明のこの構成においては、ＭＥＭ命令
の実行は図８に示されるフローチャートに従って行われ
る。該フローチャートはＭＥＭ命令の実行の間に行われ
る各々の機能の要約した概観（ｏｖｅｒｖｉｅｗ）を提
供する。該機能の各々のより詳細な説明は後にＭＥＭ命
令の実行の１つの例について行われる。

【００５１】図８に示されるように、ＭＥＭ命令の実行
の第１のステップは該ＭＥＭ命令がデコードされた場合
に行われる。前記インデクスレジスタに格納されたアド
レスが読出されかつ内部メモリ３２におけるアドレスＸ
からポイント１およびポイント２の値を同時にアクセス
するために使用される。該アドレスは次に増分されて次
のアドレス、Ｘ＋２、を指し示す。

【００５２】次にデルタ１およびデルタ２の値が同時に
発生される。デルタ１の値はポイント１の値をシステム
入力レジスタ６４の内容から減算した結果として発生さ
れる。デルタ２の値はシステム入力レジスタ６４の内容
を前記ポイント２の値から減算した結果として発生され
る。デルタ１およびデルタ２の値はともにデルタレジス
タ６０に格納される。

【００５３】次に、もし前記ポイント１の値が＄００に
等しければ、ＺＰ２信号が肯定されかつ２進値１と共に
ラッチされる。同様に、もし前記ポイント２の値が＄Ｆ
Ｆに等しければ、ＺＰ４信号が肯定されかつ２進値１と
共にラッチされる。

【００５４】次に、スロープ１およびスロープ２の値が
内部メモリ３２のアドレスＸ＋２から読出されかつ同時
にデータバッファ４２に格納される。該アドレスは次に
増分されて次のアドレス、Ｘ＋４、をさし示す。

【００５５】前記デルタ１およびデルタ２の値が調べら
れていずれかが負であるか否かが判定される。もしデル
タ１またはデルタ２の値のいずれかが負であれば、シス
テム入力値は現在調べられているメンバシップ集合の外
側にある。従って、データバッファ４２の内容がクリア
され＄００の帰属度にされる。さらに、それぞれラッチ
１３６および１３０に格納された前記ＺＰ２およびＺＰ
４の値がクリアされる。

【００５６】次に、デルタ１およびデルタ２の値の各々
の上位４ビットが調べられてもしいずれかが＄０の１６
進値に等しいか否かが判定される。もしデルタ１の値の
上位４ビットが＄０に等しければ、Ｚ１フラグが肯定さ
れる。同様にデルタ２の値の上位４ビットが＄０に等し
ければ、Ｚ３フラグが肯定される。

【００５７】もしＺ１フラグが肯定されていれば、デル
タ１の値は乗数（Ｍｕｌｔｉｐｌｉｅｒ）１の値であり
かつスロープ１の値は被乗数（Ｍｕｌｔｉｐｌｉｃａｎ
ｄ）１の値である。そうでなければ、スロープ１の値が
乗数１の値でありかつデルタ１の値が被乗数１の値であ
る。もしＺ３フラグが肯定されていれば、デルタ２の値
が乗数２の値でありかつスロープ２の値が被乗数２の値
である。そうでなければ、スロープ２の値が乗数２の値
でありかつデルタ２の値が被乗数１の値である。

【００５８】デルタ１の値とスロープ１の値の積が次に
発生される。さらに、デルタ２の値とスロープ２の値の
積が同時に２つの同時的乗算操作によって発生される。

【００５９】次にもしデルタ１の値とスロープ１の値の
積が＄ＦＦより大きければハイサチュレーション・フラ
グ（Ｓ_ｈｉｇｈ）が肯定される。さらに、もしＪ
_ｈｉｇｈ信号が肯定されればＳ_ｈｉｇｈ信号が肯定され
る。もしスロープ１またはデルタ１の値のいずれもその
上位４ビットにおいて＄０の１６進値を持たなければＪ
_ｈｉｇｈが肯定される。Ｊ_ｈｉｇｈはまたポイント１お
よびスロープ１の値が＄００の１６進値を持つ特別の場
合に肯定される。もしポイント１の値が＄００に等しけ
れば、ＺＰ２信号が肯定され、かつもしスロープ１の値
が＄００に等しければ、Ｚ２信号が肯定される。

【００６０】同様に、もしデルタ２の値とスロープ２の
値の積が＄ＦＦより大きければローサチュレーション・
フラグ（Ｓ_ｌｏｗ）が肯定される。さらに、もしＪ
_ｌｏｗ信号が肯定されればＳ_ｌｏｗ信号が肯定される。
もしスロープ２またはデルタ２の値のいずれもその上位
４ビットにおいて＄０の１６進値を持たなければＪ
_ｌｏｗが肯定される。さらに、Ｚ１およびＺ２信号は否
定されなければならない。Ｊ_ｌｏｗはまたポイント２の
値が＄ＦＦの１６進値を持ちかつスロープ２の値が＄０
０の１６進値を持つ特別の場合に肯定される。もしポイ
ント２の値が＄ＦＦに等しければ、ＺＰ４信号が肯定さ
れ、かつもしスロープ２の値が＄００に等しければ、Ｚ
４信号が肯定される。

【００６１】もしＳ_ｈｉｇｈおよびＳ_ｌｏｗ信号が共に
肯定されれば、前記システム入力の帰属度は＄ＦＦであ
る。もしＳ_ｈｉｇｈが否定されかつＳ_ｌｏｗが肯定され
れば、システム入力の帰属度はデルタ１の値とスロープ
１の値の積に等しい。そうでなければ、帰属度はデルタ
２およびスロープ２の値の積に等しい。

【００６２】次に前記帰属度はユーザによって特定され
た内部メモリ３２のアドレスに提供されかつＭＥＭ命令
の実行が終了する。

【００６３】図８に示されるフローチャートはデータ処
理システム１０におけるＭＥＭ命令の実行の概観を与え
ている。より詳細な例を次に説明する。

【００６４】動作において、ユーザは外部に記憶された
あるいは内部メモリ３０に記憶されたソフトウェアプロ
グラムによってＭＥＭ命令をデータ処理システム１０に
与えることができる。ＭＥＭ命令がデータ処理システム
１０の外部のソースから提供されれば、該ＭＥＭ命令は
外部データバス３３を介して外部バスインタフェース３
０に入力されることになる。外部バスインタフェース３
０は次に該ＭＥＭ命令を内部データバス３４を介してＣ
ＰＵ１２に与える。もし該ＭＥＭ命令が内部メモリ３２
におけるソフトウェアプログラムによって与えられれ
ば、該ＭＥＭ命令は内部データバス３４を介してＣＰＵ
１２に与えられることになる。ＣＰＵ１２においては、
実行ユニット１４が該ＭＥＭ命令をバス制御論理回路１
６、制御ユニット２０、およびシーケンサ２２の各々か
ら受信した制御信号に応じて命令デコード論理回路１４
に提供する。命令デコード論理回路１８は次に該ＭＥＭ
命令をデコードして該ＭＥＭ命令の適切な実行に必要な
複数の制御および情報信号を提供する。

【００６５】ＭＥＭ命令の受信およびデコードに応じ
て、実行ユニット１４はシステム入力をファジー化する
（ｆｕｚｚｉｆｙ）ために必要なステップを開始する。
前に述べたように、ファジー化されるべき値を示すシス
テム入力はＭＥＭ命令の実行の前にデータ処理システム
１０のユーザによってシステム入力レジスタ６４に格納
されている。

【００６６】前記システム入力値に加えて、データ処理
システム１０のユーザはまたファジー論理操作の特定の
構成における各々のメンバシップ集合を規定する４つの
値を入力することを要求される。例えば、図１におい
て、もし温度がファジー化されていれば、５つのメンバ
シップ集合が規定される必要がある。従って、全システ
ムにおける各々のメンバシップ集合を適切に区別するの
に合計２０の値が必要になる。図２において前に説明し
かつ示したように、１つのメンバシップ集合を識別する
のに必要な値はポイント１、ポイント２、スロープ１、
およびスロープ２である。これらの点の各々は８ビット
の２進値によって表される。

【００６７】ファジー化操作の間に、メンバシップ集合
の各々がシステム入力値に関して計算されなければなら
ない。図１に示されるファジー論理システムの場合は、
システム入力の温度に対し５つのメンバシップ集合の計
算がある。従って、各々のメンバシップ集合における帰
属度を決定するのに必要な時間量を最少化することが重
要である。

【００６８】前記インデクスレジスタにおけるポインタ
は内部メモリ３２におけるポイント１の値のアドレスを
指し示す。内部メモリ３２からアクセスされた時、前記
ポイント１の値は外部情報バス４０を介してデータバッ
ファ４２に与えられる。データバッファ４２はそのポイ
ント１の値を情報バスＡ６６を介してＡ−入力マルチ
プレクサ５４に渡す。Ａ−入力マルチプレクサ５４は続
いて該ポイント１の値をＡＬＵ５６に提供し、該ＡＬＵ
５６においてその値はシステム入力値から減算されてデ
ルタ１の値を提供する。デルタ１の値は情報バスＢ６
８を介してデルタレジスタ６０に与えられる。さらに、
データバッファ４２は前記ポイント１の値をバッファド
・データ１信号を介してフラグ発生論理回路４８に提供
する。図５のフラグ発生論理回路４８において、該ポイ
ント１の値の各ビットがＮＯＲゲート１１２の入力に提
供される。ＮＯＲ操作の結果、すなわちＺ２信号、は前
記タイミング制御信号に従って決定される時点でラッチ
１３６に格納される。

【００６９】本発明のこの構成においては、ポイント１
およびポイント２の値は同時に内部メモリ３２からアク
セスされる。双方の値は外部情報バス４０を介してデー
タバッファ４２に転送される。データバッファ４２はそ
のポイント２の値を情報バスＢ６８を介してＢ−入力
マルチプレクサ５８に受け渡す。Ｂ−入力マルチプレク
サ５８は次にそのポイント２の値をＡＬＵ５６に与え、
該ＡＬＵ５６においてシステム入力値が減算されてデル
タ２の値を提供する。情報バスＢ６８はデルタ２の値
をデルタレジスタ６０に提供する。さらに、データバッ
ファ４２は該ポイント２の値をバッファド・データ２信
号を介してフラグ発生論理回路４８に提供する。図５の
フラグ発生論理回路４８においては、該ポイント２の値
の各ビットはＡＮＤゲート１３８の入力に与えられる。
該ＡＮＤ操作の結果は前記タイミング制御信号に従って
決定される時点でラッチ１３０に格納される。該ＡＮＤ
操作はポイント２の値が＄ＦＦに等しいか否かを検出す
る。

【００７０】ＡＬＵ５６は上に述べた各々の減算操作を
実行し、それによってデルタ１およびデルタ２の値が同
時に計算されるようにする。ＡＬＵ５６は通常の動作モ
ードにある場合は１６ビットの演算操作を行う。さら
に、ＡＬＵ５６はスプリットモードの動作状態にある時
２つの独立の８ビットの計算を同時に行うことができ
る。２つの８ビットの計算は同時に行われるから、１６
ビットの操作のみを行っていたＡＬＵの場合のように何
らのサイクルも浪費されない。従って、ＡＬＵ５６は８
ビットの演算を行う場合に実行ユニット１８の速度およ
び効率を大幅に増大する。ＡＬＵ５６の動作は後により
詳細に説明する。

【００７１】インデクスレジスタのポインタは次に内部
メモリ３２のスロープ１の値のアドレスを指し示す。内
部メモリ３２は３ビットのスロープ１の値および８ビッ
トのスロープ２の値を外部情報バス４０を介してデータ
バッファ４２に与える。データバッファ４２は前記スロ
ープの値の双方を１６ビットのバッファド・データ信号
を介してフラグ発生論理４８に受け渡す。

【００７２】デルタ１およびデルタ２の値の計算に際し
かつスロープ１およびスロープ２の値の受信に応じて、
フラグ発生論理回路４８はイネーブルされて現在試験さ
れているメンバシップ集合における帰属度を決定するの
に必要な複数のフラグを発生する。図５に示されるよう
に、デルタ１、デルタ２、スロープ１、およびスロープ
２の値の上位４ビットはそれぞれＮＯＲゲート１１０、
ＮＯＲゲート１１６、ＮＯＲゲート１４０、およびＮＯ
Ｒゲート１４６に提供される。

【００７３】ＮＯＲゲート１４０はＳ２信号を発生しか
つＮＯＲゲート１４６はＳ４信号を発生する。Ｓ２信号
はスロープ１の値の上位４ビットが＄０の１６進値を有
する場合に肯定される。同様に、Ｓ４信号はスロープ２
の値の上位４ビットが＄０の１６進値を有する場合に肯
定される。

【００７４】フラグ発生論理４８においては、スロープ
１およびスロープ２の値はそれぞれバッファド・データ
信号によってＮＯＲゲート１１２およびＮＯＲゲート１
１８に提供される。Ｚ２フラグはスロープ１の値が１６
進＄００に等しい場合に肯定される。ＮＯＲゲート１１
２によって発生されるＺ２フラグはラッチ１３６のデー
タ入力およびＡＮＤゲート１３４に与えられる。Ｚ２フ
ラグは前記タイミング制御信号が第１の所定の論理値を
有する場合にラッチ１３６においてラッチされる。さら
に、該タイミング制御信号が第２の所定の論理値を有す
る場合に、ラッチ１３６は前にラッチされたＺＰ２信号
をＡＮＤゲート１３４に提供する。ＡＮＤゲート１３４
はＪ_{Ｐｈｉｇｈ}信号を発生するために使用される。

【００７５】Ｚ４フラグはスロープ２の値が１６進＄０
０に等しい場合に肯定される。ＮＯＲゲート１１８によ
って発生されるＺ４フラグはＡＮＤゲート１３２に提供
される。ＡＮＤゲート１３８の出力はラッチ１３０のデ
ータ入力に与えられる。ＡＮＤゲート１３８の出力は前
記タイミング制御信号が第１の所定の論理値を有する場
合にラッチ１３０においてラッチされる。さらに、前記
タイミング制御信号が第２の所定の論理値を有する場合
に、ラッチ１３０は前にラッチしたＺＰ４信号をＡＮＤ
ゲート１３２に提供する。ＡＮＤゲート１３２はＪ
_Ｐｌｏｗ信号を発生するために使用される。

【００７６】Ｚ１フラグ信号はデルタ１の値の上位４ビ
ットの各々が否定された場合にのみ肯定される。同様
に、Ｚ３フラグ信号はデルタ２の値の上位４ビットが＄
０の１６進値を有する場合にのみ肯定される。各フラ
グ、Ｚ１およびＺ３、は次にオペランド割当てステップ
の間に使用され、該オペランド割当てステップは後にさ
らに詳細に説明する。

【００７７】デルタ１およびデルタ２の値に加えて、結
果バス１２０もまたＮ_ｈｉｇｈおよびＮ_ｌｏｗ信号をＯ
Ｒゲート１１４に転送してＮ_ｍｅｍ信号を発生する。Ｎ
_ｌｏｗ信号はＡＬＵ５６によって提供されるデルタ２の
値がゼロより小さい場合に肯定される。同様に、Ｎ
_ｈｉｇｈ信号はもしＡＬＵ５６によって提供されるデル
タ１の値がゼロより小さければ肯定される。前に述べた
ように、デルタ１またはデルタ２の値のいずれかがゼロ
より小さければシステム入力は試験されているメンバシ
ップ集合のメンバではない。

【００７８】従って、Ｎ_ｍｅｍ信号が肯定された時、シ
ステム入力は現在試験されているメンバシップ集合にお
いてゼロの帰属度を有することになる。続いて、Ｎ
_ｍｅｍ信号がＡ−入力制御論理５２に与えられる。肯定
された時、該Ｎ_ｍｅｍ信号はＡ−入力制御論理５２がＡ
−制御信号を肯定できるようにし、それによってＡ−入
力マルチプレクサ５２が＄００の１６進値をＡＬＵ５６
に提供できるようにする。続いて、ＡＬＵ５６は＄００
の値を情報バスＢ６８を介してデータバッファ４２に
提供する。

【００７９】さらに、Ｎ_ｍｅｍ信号が肯定された時、ラ
ッチ１３０はリセットされそれによってＺＰ４信号が否
定される。従って、Ｊ_Ｐｌｏｗ信号は誤って肯定される
ことはない。同様に、ラッチ１３６がリセットされそれ
によってＺＰ２信号が否定されるようにする。従って、
Ｊ_{Ｐｈｉｇｈ}信号は誤って肯定されることはない。Ｎ
_ｍｅｍ信号、Ｓ２信号、およびＺ１信号は各々ＮＯＲゲ
ート１４２に提供されてＪ_{Ｓｈｉｇｈ}信号を発生する。
Ｊ_{Ｓｈｉｇｈ}およびＪ_{Ｐｈｉｇｈ}信号は次にＯＲ演算さ
れてＪ_ｈｉｇｈ信号を提供する。

【００８０】Ｊ_{Ｐｈｉｇｈ}信号はポイント１の値および
スロープ１の値が共に＄００の１６進値を有する特別の
場合を表示するために提供される。そのような場合は、
メンバシップ集合が、帰属度がポイント１の境界値にお
いて＄ＦＦの値を有するように配置された部分台形であ
る場合に発生する。図１に示される「寒い」温度のメン
バシップ関数はこの特別の場合の例である。Ｊ_ｈｉｇｈ
信号はＡＬＵ５６に提供されて飽和フラグ、
Ｓ_ｈｉｇｈ、が前記入力値が評価されているメンバシッ
プ集合内にある場合に肯定される。Ｊ_ｈｉｇｈ信号もま
たＺ１，Ｓ２およびＮ_ｍｅｍ信号がすべて否定されれば
肯定される。これはデルタ１の値もスロープ１の値も＄
０Ｆまたはそれ以下ではなく、かつ現在の入力が前記メ
ンバシップ集合内にある場合に対応する。

【００８１】Ｎ_ｍｅｍ信号、Ｓ４信号、およびＺ３信号
は各々ＮＯＲゲート１４８に与えられてＪ_Ｓｌｏｗ信号
を発生する。Ｊ_Ｓｌｏｗ信号およびＪ_Ｐｌｏｗ信号は次
にＯＲ演算されてＪ_ｌｏｗ信号を提供する。

【００８２】Ｊ_ｌｏｗ信号はポイント２の値が＄ＦＦの
１６進値を有しかつスロープ２の値が＄００の１６進値
を有する特別の場合を表示するために与えられる。その
ようなケースは、メンバシップ集合が、帰属度がポイン
ト２の境界値における＄ＦＦで終了するように配置され
た部分台形である場合に発生する。図１に示された「暑
い」温度のメンバシップ関数はこの特別の場合の例であ
る。Ｊ_ｌｏｗ信号はＡＬＵ５６に提供されて飽和フラ
グ、Ｓ_ｌｏｗ、が前記入力値が現在評価されているメン
バシップ集合内にある場合に肯定されるようにする。Ｊ
_ｌｏｗ信号もまたＺ３，Ｓ４およびＮ_ｍｅｍ信号がすべ
て否定されれば肯定される。これはデルタ２の値もスロ
ープ２の値も＄０Ｆまたはそれ以下ではなく、かつ現在
の入力が前記メンバシップ集合内にある場合に対応す
る。

【００８３】しかしながら、もし前記システム入力値が
現在試験されているメンバシップ集合内にある場合は、
Ｎ_ｍｅｍ信号は否定されかつＺ１およびＺ３フラグ信号
がオペランド割当て論理５０および結果選択論理４６の
双方に提供されて前記メンバシップ集合内のデイグリー
オブメンバシップを決定する。

【００８４】あるメンバシップ集合における帰属度は該
メンバシップ集合を規定する台形の飽和点、デルタ１お
よびスロープ１の積、またはデルタ２およびスロープ２
の積の内の最小値を得ることにより決定される。図２で
示される例においては、前記飽和点は＄ＦＦの１６進値
を有し、これは０．９９６の小数であると解釈される。

【００８５】デルタ１およびスロープ１、そしてデルタ
２およびスロープ２の双方の積を計算するために、高速
乗算操作を保証するための方法が開発された。技術上一
般に知られているように、乗算操作は乗数（ｍｕｌｔｉ
ｐｌｉｅｒ）が被乗数（ｍｕｌｔｉｐｌｉｃａｎｄ）よ
り小さい場合により迅速に完了する。もし、この例のよ
うに、前記メンバシップ集合の飽和値が＄ＦＦであれ
ば、数学的な解析によって積を形成するデルタまたはス
ロープ項の少なくともいずれか１つは＄０Ｆより小さい
かまた等しくなければならないことが分かる。しかしな
がら、この場合の１つの例外は現在のシステム入力値が
前記メンバシップ集合の外側にあるかあるいは前記メン
バシップ集合の飽和領域にある場合に発生する。

【００８６】前記デルタおよびスロープ値の各々の上位
４ビットを調べることにより、＄０Ｆまたはそれにより
小さな１６進値を有する第１の項は乗数として使用でき
る。したがって、乗算操作を完了させるのに必要な時間
が短縮される。もしデルタ１およびスロープ１の値が双
方とも＄０Ｆより大きな１６進値を有しておれば、Ｊ
_ｈｉｇｈ信号はＳ_ｈｉｇｈ飽和フラグが肯定されるよう
にする。同様に、もしデルタ２およびスロープ２の値の
双方とも＄０Ｆより大きな１６進値を有していれば、Ｊ
_ｌｏｗ信号はＳ_ｌｏｗ飽和フラグを肯定されるようにす
る。

【００８７】Ｚ１フラグ信号はデルタ１またはスロープ
１の値が前記４ビットの乗数１信号として提供されるべ
きか否かを示すために使用される。同様に、Ｚ３フラグ
信号はデルタ２またはスロープ２の値が４ビットの乗数
２信号として提供されるべきか否かを示すために使用さ
れる。図６に示されるオペランド割当て論理５０は行な
われるべき２つの乗算操作の各々に対する乗数の値を決
定するための１つの構成を与える。

【００８８】図６に示されるように、マルチプレクサ７
２はデルタ１またはスロープ１の値が前記４ビットの乗
数１信号に割当てられるべきか否かを判定する。もしＺ
１フラグ信号が肯定されれば、デルタ１の値が前記４ビ
ットの乗数１信号を介して転送される。もしＺ１信号が
肯定されていなければ、４ビットの乗数１信号にはスロ
ープ１の値が割当てられることになる。さらに、もしＺ
１信号が肯定されていれば、マルチプレクサ７４はスロ
ープ１の値を８ビットの被乗数１信号としてＡ_ｈｉｇｈ
に提供する。もしＺ１信号が否定されていれば、デルタ
１の値が８ビットの被乗数１信号に割当てられる。

【００８９】同様に、マルチプレクサ７６はデルタ２ま
たはスロープ２の値がＺ３フラグ信号の値に基づき乗数
２信号に割当てられるべきであるか否かを判定する。も
しＺ３フラグ信号が肯定されれば、マルチプレクサ７６
はデルタ２信号を乗数２信号として提供する。もしＺ３
信号が肯定されていなければ、４ビットの乗数２信号は
スロープ２の値を割当てられる。さらに、もしＺ３フラ
グ信号が肯定されていれば、マルチプレクサ７８はスロ
ープ２信号を被乗数２信号として提供する。もしＺ３信
号が否定されていれば、デルタ２の値が８ビットの被乗
数１信号に割当てられる。

【００９０】乗数１および乗数２信号はオペランド割当
て論理５０からＡ−入力制御論理回路５２に転送され
る。Ａ−入力制御論理回路５２は乗数１および乗数２信
号の各々を処理してＡ−入力マルチプレクサ５４の特定
のシフト動作を決定するＡ−制御信号を提供する。

【００９１】動作の間に、デルタ１またはスロープ１の
値のいずれかである、乗数１信号はＡ−入力制御論理５
２に与えられて前記被乗数１信号が第１の乗算操作を行
うために０，１または２のいずれだけシフトされるべき
かを決定する。さらに、Ａ−入力制御論理５２は被乗数
１信号を否定するかあるいはゼロにする。Ａ−制御信号
はＡ−入力マルチプレクサ５４に提供されて行われるべ
き操作の形式を表示する。被乗数１信号は情報バスＡ
６６のハイ側を介してＡ−入力マルチプレクサ５４に転
送される。Ａ−入力制御論理５２は被乗数１信号をＡ−
制御信号に従って修正しかつその修正された被乗数１信
号をＡＬＵ５６に提供する。同様に、デルタ２またはス
ロープ２の値のいずれかである、乗数２信号もまたＡ−
入力制御論理５２に提供される。乗数２信号は第２の乗
算操作を同時に行うために被乗数２信号を０，１または
２のいずれかだけシフトするために使用される。さら
に、Ａ−入力制御論理５２は被乗数２信号を否定しある
いはゼロにすることができる。乗数２信号は情報バスＡ
６６のロー側を介してＡ−入力マルチプレクサ５４に
転送される。Ａ−入力制御論理５２は被乗数２信号をＡ
−制御信号に従って修正し、かつ次にその修正された被
乗数２信号をＡＬＵ５６に提供する。

【００９２】Ｂ−入力マルチプレクサ５８の制御はＭＥ
Ｍ命令のデコード中に発生されかつマイクロ−ＲＯＭ制
御バス６５を介して転送される外部のマイクロ−ＲＯＭ
制御信号によって与えられる。そのようなマイクロ−Ｒ
ＯＭ制御信号の発生、ルーティング、および使用はデー
タ処理技術においてよく知られており、従って、ここで
詳細には説明しない。ここに述べた例においては、＄０
０の初期化された部分積がＢ−入力マルチプレクサ５８
を介してＡＬＵ５６に与えられる。

【００９３】Ａ−入力制御論理回路５２から適切なＡ−
制御信号を受信すると、Ａ−入力マルチプレクサ５４は
修正された被乗数１および修正された被乗数２信号を、
それぞれ、ＡＬＵ５６のハイ側およびロー側に提供す
る。Ｂ−入力マルチプレクサ５８は同時に初期化された
部分積を、それぞれ、ＡＬＵ５６のハイ側およびロー側
に提供する。

【００９４】ＡＬＵ５６は図７にさらに詳細に示されて
いる。動作においては、前記修正された被乗数２信号が
加算器９２〜１００のそれぞれの１つに提供される。
“ａ９”と名付けられた、前記修正された被乗数２信号
のビット９は加算器９２の第１の入力に接続されてい
る。同様に、修正された被乗数２信号のビット８〜０
は、それぞれ、加算器９４，９６，９８および１００の
第１の入力に接続されている。“ｂ９”と名付けられ
た、前記初期化された部分積のビット９は加算器９２の
第２の入力に接続されている。前記初期化された部分積
のビット８〜０はまた、それぞれ、加算器９４，９６，
９８および１００の第２の入力に接続されている。

【００９５】“Ｃ０”と名付けられたキャリー信号が加
算器１００の第３の入力に与えられる。該Ｃ０信号は一
般に実行されている操作および乗数２信号の値に応じて
ＡＬＵ５６の外部のソースによって与えられる。これら
の入力信号の各々に基づき、加算器１００は３つの出力
信号を提供する。第１の出力信号、すなわちＳ０信号、
は次式で表わされるものに等しい。Ｓ０＝ａ０＝：ｂ０＝：ｃ０（１）なお、ここで＝：なる記号はほぼ等しいことを表わすも
のとする。

【００９６】第２の出力信号は前記発生、またはＧ０信
号であり、これは次式に等しい。Ｇ０＝ａ０・ｂ０（２）

【００９７】第３の出力信号は伝搬、またはＰ０信号で
あり、これは次式に等しい。Ｐ０＝ａ０＋ｂ０（３）

【００９８】前記Ｇ０およびＰ０信号の双方に応じて、
ローキャリールックアヘッド論理回路１０４はＣ１信号
を発生し、これは加算器９８の第３の入力に与えられ
る。該Ｃ１信号は次のように表わされる。Ｃ１＝Ｇ０＋Ｐ０・Ｃ０（４）

【００９９】ａ１，ｂ１およびＣ１信号の各々に応じ
て、加算器９８は“Ｇ１”と名付けられた信号を発生し
かつ“Ｐ１”と名付けられた信号をローキャリールック
アヘッド論理回路１０４に伝搬する。

【０１００】Ｇ１，Ｐ１およびＣ１信号に応じて、ロー
キャリールックアヘッド論理回路１０４はＣ２信号を発
生し、これは加算器９６の第３の入力に与えられる。該
Ｃ２信号は次の式で計算される。Ｃ２＝Ｇ１＋Ｐ１（Ｇ０＋Ｐ０）Ｃ０（５）

【０１０１】加算器９６は次に“Ｇ２”と名付けられた
信号を発生しかつ“Ｐ２”と名付けられた信号をローキ
ャリールックアヘッド論理回路１０４に伝搬する。

【０１０２】続いて、ローキャリールックアヘッド論理
回路１０４はキャリー信号を発生し、該キャリー信号は
ＡＬＵ５６のロー側の残りの加算器（９４，９２）の各
々の第３の入力に与えられる。各々の残りのキャリー信
号は前の発生項および前の伝搬およびキャリー項の積の
和として計算される。ここには示されていないが、Ａ−
入力ロー側およびＢ−入力ロー側によって与えられる値
のビット３〜７の和を計算するために付加的な加算器が
使用される。

【０１０３】最後の加算器、すなわち加算器９２、から
伝搬（ｐｒｏｐａｇａｔｅ）および発生（ｇｅｎｅｒａ
ｔｅ）項を受信すると、ローキャリールックアヘッド論
理回路１０４は“Ｃ１０”と名付けられたキャリー信号
を発生する。該Ｃ１０信号はバッファ９０に与えられ
る。スプリットモード制御信号に応じて、バッファ９０
は前記Ｃ１０キャリー信号をＡＬＵ５６のハイ側の次の
加算器に送るか、あるいはそこで発生した他のキャリー
値を提供する。スプリットモード制御信号は実行ユニッ
ト１４の外部のソースによって与えられる。例えば、Ｍ
ＥＭ命令の実行の間に、スプリットモード制御信号が命
令のデコード中に発生される。さらに、該スプリットモ
ード制御信号はデータ処理システムのユーザによって特
定される命令以外のソースによって与えられてもよい。

【０１０４】もし前記Ｃ１０キャリー信号が加算器８８
にＣｉｎキャリー信号として送られれば、ＡＬＵ５６は
技術的によく知られた典型的な１６ビットの演算論理ユ
ニットとして動作する。しかしながら、もし該Ｃｉｎキ
ャリー信号がローキャリールックアヘッド論理回路１０
４以外のソースによって与えられれば、ＡＬＵ５６はス
プリット動作モードで動作する。スプリット動作モード
においては、ＡＬＵ５６は関係のない２つの８ビットの
結果を同時に提供することができる。ＭＥＭ命令の実行
の間に、ＡＬＵ５６はスプリット動作モードで動作して
同時にデルタ１信号およびスロープ１信号の積ならびに
デルタ２信号およびスロープ２信号の積の双方を提供す
る。さらに、ＡＬＵ５６はまたスプリットモードで動作
している間に同時にデルタ１およびデルタ２の値を計算
している。従って、スプリット動作モードで動作するこ
とにより、ＡＬＵ５６は８ビットの操作の結果をより迅
速かつ効率的に提供することができる。

【０１０５】さらに、ＡＬＵ５６においては、ローステ
ータスフラグ回路１０８はＡＬＵ５６のロー側の動作に
関するステータス情報を提供する。ローステータスフラ
グ回路１０８は複数のステータス信号、Ｓ_ｌｏｗ，Ｖ
_ｌｏｗ，Ｎ_ｌｏｗ，Ｈ_ｌｏｗおよびＺ_ｌｏｗを提供し、
これらの各々は結果バス１２０を介して転送される。こ
こには示されていないが、加算器９２〜１００の出力の
各々はローステータスフラグ回路１０８に提供される。
そのようなルーティングは一般にデータ処理技術におい
て知られておりかつ当業者に容易に実施されるべきもの
である。ステータス信号の各々はＡＬＵ５６のロー側に
よって発生される複数の和およびキャリー信号を組合わ
せることによって決定される。

【０１０６】ここに述べた本発明の構成においては、Ｓ
_ｌｏｗ信号は次の式で表わされる。Ｓ_ｌｏｗ＝Ｓ_９＋Ｓ_８＋Ｊ_ｌｏｗ（６）

【０１０７】Ｖ_ｌｏｗ，Ｎ_ｌｏｗ，Ｈ_ｌｏｗおよびＺ
_ｌｏｗ信号はそれぞれ次のように表わされる。Ｖ_ｌｏｗ＝Ｃ６＝：Ｃ７（７）Ｎ_ｌｏｗ＝Ｓ８（８）Ｈ_ｌｏｗ＝Ｃ３、および（９）Ｚ_ｌｏｗ＝反転（Ｓ_７＋Ｓ_６＋Ｓ_５…＋Ｓ_０）（１０）

【０１０８】さらに、加算器９２〜１００の各々によっ
て出力される和信号はＡＬＵ５６から結果バス１２０を
介して転送される。加算器９２〜１００によって出力さ
れる和信号の各々は乗数２および被乗数２信号の積のそ
れぞれのビットを表わす。次に、乗数２および被乗数２
信号の積はデルタ２信号およびスロープ２信号の積に等
しい。

【０１０９】動作の間に、ＡＬＵ１０６の上位側は下位
側と同様に機能する。“Ｃｉｎ”と名付けられたキャリ
ー信号は加算器８８の第３の入力に与えられる。前に述
べたように、Ｃｉｎ信号はＡＬＵ１０６の外部のソース
によって与えられてもよく、あるいはローキャリールッ
クアヘッド論理回路１０４からの前記Ｃ１０キャリー信
号によって与えられてもよい。前記３つの入力信号の各
々に基づき、加算器８８は３つの出力信号を提供する。
第１の出力信号、すなわちＳ１０信号は次式で表され
る。Ｓ１０＝ａ１０＝：ｂ１０＝：Ｃｉｎ（１１）

【０１１０】第２の出力信号は発生、またはＧ１０信号
であり、これは次式に等しい。Ｇ１０＝ａ１０・ｂ１０（１２）

【０１１１】第３の出力信号は伝搬、またはＰ１０信号
であり、これは次式に等しい。Ｐ１０＝ａ１０＋ｂ１０（１３）

【０１１２】前記Ｇ１０およびＰ１０信号の双方に応答
して、ハイキャリールックアヘッド論理回路１０２はＣ
１１信号を発生し、これは加算器８６の第３の入力に与
えられる。該Ｃ１１信号は次式で表わされる。Ｃ１１＝Ｇ１０＋Ｐ１０・Ｃ１０（１４）

【０１１３】ａ１１，ｂ１１およびＣ１１信号の各々に
応じて、加算器８６は“Ｇ１１”と名付けられた発生信
号および“Ｐ１１”と名付けられた伝搬信号をハイキャ
リールックアヘッド論理回路１０２に提供する。

【０１１４】Ｇ１１，Ｐ１１およびＣ１１信号に応じ
て、ハイキャリールックアヘッド論理回路１０２はＣ１
２信号を発生し、これは加算器８４の第３の入力に与え
られる。該Ｃ１２信号は次の式によって計算される。Ｃ１２＝Ｇ１１＋Ｐ１１（Ｇ１０＋Ｐ１０）Ｃ１０（１５）

【０１１５】加算器８４は次に“Ｇ１２”と名付けられ
た発生信号および“Ｐ１２”と名付けられた伝搬信号を
ハイキャリールックアヘッド論理回路１０２に提供す
る。

【０１１６】次に、ハイキャリールックアヘッド論理回
路１０２はキャリー信号を発生し、該キャリー信号はＡ
ＬＵ５６のハイ側の残りの加算器（８０，８２）の各々
の第３の入力に提供される。残りのキャリー信号の各々
は前の発生項および前の伝搬項とキャリー項との積の和
として計算される。ここでは図示されていないが、付加
的な加算器が使用されてＡ−入力ハイ側およびＢ−入力
ハイ側の双方によって与えられる値のビット１３〜１７
の和を計算する。

【０１１７】最後の加算器、すなわち加算器８０、から
伝搬および発生項を受信すると、ハイキャリールックア
ヘッド論理回路１０２は“Ｃ２０”と名付けられたキャ
リー信号を提供する。該Ｃ２０信号は後の操作に使用す
るために結果バス１２０を介してＡＬＵ５６から出力さ
れる。

【０１１８】さらに、ＡＬＵ５６において、ハイステー
タスフラグ回路１０６はＡＬＵ５６のハイ側の動作に関
するステータス情報を提供する。ハイステータスフラグ
回路１０６は複数のステータス信号、Ｓ_ｈｉｇｈ，Ｖ
_ｈｉｇｈ，Ｎ_ｈｉｇｈ，Ｈ_ｈｉｇｈおよびＺ_ｈｉｇｈを
提供し、これらの各々は結果バス１２０を介して転送さ
れる。加算器８０〜８８の出力の各々はハイステータス
フラグ回路１０６に提供される。前と同様に、そのよう
なルーティングはデータ処理技術において一般に知られ
ておりかつ当業者に容易に実施されるべきものである。
前記ステータス信号の各々はＡＬＵ５６のハイ側によっ
て発生される複数の和およびキャリー信号を組合わせる
ことによって決定される。

【０１１９】ここに述べた本発明の構成において、前記
Ｓ_ｈｉｇｈ信号は次の式で表わされる。Ｓ_ｈｉｇｈ＝Ｓ１９＋Ｓ１８＋Ｊ_ｈｉｇｈ（１６）

【０１２０】前記Ｖ_ｈｉｇｈ，Ｎ_ｈｉｇｈおよびＨ
_ｈｉｇｈ信号はそれぞれ次のように表わされる。Ｖ_ｈｉｇｈ＝Ｃ１６＝：Ｃ１７（１７）Ｎ_ｈｉｇｈ＝Ｓ１８（１８）Ｈ_ｈｉｇｈ＝Ｃ１３、および（１９）Ｚ_ｈｉｇｈ＝反転（Ｓ_１９＋Ｓ_１８＋Ｓ_１７＋…＋Ｓ_１０）（２０）

【０１２１】さらに、加算器８０〜８８の各々によって
出力される和信号は結果バス１２０を介してＡＬＵ５６
から転送される。加算器８０〜８８によって出力される
前記和信号の各々は乗数１および被乗数１信号の積のそ
れぞれのビットを表わす。従って、乗数１信号および被
乗数１信号の積はデルタ１信号およびスロープ１信号の
積に等しい。

【０１２２】ＡＬＵ５６のハイおよびロー側からのステ
ータスビットの各々は次に結果選択論理４６に提供され
る。結果選択論理４６は続いて前記Ｓ_ｌｏｗおよびＳ
_ｈｉｇｈ信号の各々を使用してデルタ１およびスロープ
１信号の積、デルタ２およびスロープ２信号の積、また
は＄ＦＦの飽和値のいずれが調べられているメンバシッ
プ集合における帰属度として供給されるべきかを決定す
る。

【０１２３】システム入力値がメンバシップ集合の台形
内にある全ての場合に、Ｓ_ｈｉｇｈが肯定されるか、Ｓ
_ｌｏｗが肯定されるか、或いはＳ_ｈｉｇｈおよびＳ
_ｌｏｗの双方が肯定される。もし前記Ｓ_ｌｏｗおよびＳ
_ｈｉｇｈ信号の双方が肯定されれば、システム入力は前
記飽和点（この例では、＄ＦＦ）の帰属度を有する調べ
られているメンバシップ集合のメンバである。従って、
Ｓ_ｌｏｗおよびＳ_ｈｉｇｈの双方が肯定される場合は、
結果選択論理回路４６はフォース（Ｆｏｒｃｅ）＄ＦＦ
信号を肯定してデータバッファ４２の内容を＄ＦＦにな
るようにしシステム入力が前記メンバシップ集合のメン
バでありかつ＄ＦＦの帰属度を有することを示す。

【０１２４】もしＳ_ｌｏｗ信号が肯定されているが、Ｓ
_ｈｉｇｈ信号は否定されている場合は、結果選択論理回
路４６はデルタ１およびスロープ１信号の積をデータバ
ッファ４２に格納するために選択（Ｓｅｌｅｃｔ）信号
を肯定する。同様に、もしＳ _ｌｏｗ信号が否定されてい
るが、Ｓ_ｈｉｇｈ信号が肯定されている場合は、結果選
択論理回路は前記選択信号を否定してデルタ２およびス
ロープ２信号の積をデータバッファ４２に格納させる。

【０１２５】もしＳ_ｈｉｇｈおよびＳ_ｌｏｗの双方が否
定されれば、システム入力値は前記境界値によって規定
されるメンバシップ集合の台形内に無いことになる。シ
ステム入力値がメンバシップ集合の台形の外側にある全
ての場合に、Ｎ_ｍｅｍ信号が肯定される。該Ｎ_ｍｅｍ信
号は、次に、Ａ−入力制御論理５２に乗算操作の間にＡ
ＬＵ５６にゼロが入力されることを選択させる。結果選
択論理回路４６は前記フォース＄ＦＦ信号および前記選
択信号の双方を否定しかつ＄００の１６進値がデータバ
ッファ４２に格納される。結果選択論理回路４６は、従
って、ＭＥＭの帰属度の計算の結果の値を決定しかつそ
の結果をデータバッファ４２に提供する。実行ユニット
１４の外部のソースから要求された場合、データバッフ
ァ４２はその結果を外部情報バス４０を介して提供す
る。

【０１２６】

【発明の効果】単一のソフトウェア命令を使用してメン
バシップ集合の帰属度を決定する回路および方法が提供
された。ここに説明した例においては、該ソフトウェア
命令はＭＥＭ命令である。該ＭＥＭ命令によってプログ
ラムされた時、データ処理システム１０は非常に高速で
実行される単一のソフトウェア命令によってメンバシッ
プ集合の帰属度を決定することができる。従来の構成は
多量のソフトウェアコードを必要とし、これは一般に実
行するのにかなり多くの時間を必要とする。帰属度の計
算を行う典型的なソフトウェアプログラムにおいて、Ｍ
ＥＭ命令はかなりの数のソフトウェア命令を軽減する。
例えば、ＭＣ６８ＨＣ１１の命令セットを使用して実施
されるソフトウェアプログラムは典型的には帰属度の計
算を行うのに３１個の命令を必要とする。ＭＥＭ命令は
ＭＣ６８ＨＣ１１のプログラムの３１個の命令全てに置
換えられる。更に、ＭＥＭ命令は結果を帰属度の計算の
従来のソフトウェアによる実施の場合よりも７１サイク
ルまで早く提供する。

【０１２７】ＭＥＭ命令は帰属度の計算をより早くかつ
効率的に行うことができるが、その理由はそれがデータ
処理システム１０の命令セットのメンバであるからであ
る。命令セットのメンバである命令はその命令をエミュ
レートするために該データ処理システム１０をプログラ
ムする外部ルーチンよりも迅速に実行されることはよく
知られている。更に、オペランド割り当て論理回路５０
によって行われる機能はまたＭＥＭ命令を実現するデー
タ処理システム１０の性能を増強する働きを成す。オペ
ランド割り当て論理回路５０は帰属度の計算の間に使用
される乗数または被乗数の内の少なくとも１つは上位４
ビットにおいて＄０の１６進値を持たなければならない
ことを認識する。従って、上位４ビットに＄０を有する
値を乗数とすることにより乗算操作がかなり短縮されか
つよりタイミングよく完了することになる。

【０１２８】更に、２つの８ビットの結果が同時に生成
されるスプリットモードでＡＬＵ５６を動作させること
により、更に時間が節約される。ＡＬＵ５６はスプリッ
ト動作モードにある時２つの８ビットの結果を生成し、
スプリット動作モードにない場合に１６ビットの結果を
生成するために使用できる独特の回路を提供する。ここ
に説明した実施例の性格によって、８ビットの結果のみ
が前記デルタ値およびスロープ値の減算および乗算の間
に生成される。従って、ＡＬＵ５６はＭＥＭ命令の実行
中にスプリットモードで動作しかつ２つの減算または乗
算操作が同時に行われる。従って、これらの操作を行う
のに通常必要な時間はスプリットモードの動作の間は実
効的に半分になる。

【０１２９】ここに説明した本発明の構成は実例によっ
てのみ与えられている。しかしながら、ここに述べた機
能を実行するために数多くの他の構成も存在し得る。例
えば、メンバシップ集合を定義するのに必要なポイント
は、メモリにあらかじめ格納されたデータ値としてより
はむしろ、ＭＥＭ命令のオペランドとしてデータ処理シ
ステム１０のユーザによって提供することができる。更
に、ＡＬＵ５６は３２ビットの結果が得られるように構
成することもできる。乗算または減算操作のいずれかの
場合に、前記ロー側およびハイ側の各々はスプリット動
作モードの間に１６ビットの結果を生成することにな
る。

【０１３０】本発明の原理がここに説明されたが、当業
者には前記説明は実例によってのみ行われかつ本発明の
範囲を制限するものとして行われたものでないことは明
らかに理解されるべきである。従って、添付の特許請求
の範囲により、本発明の真の精神および範囲内にある本
発明の全ての変形をカバーするものと考えている。

【図面の簡単な説明】

【図１】ファジー論理を説明するために使用される幾つ
かの概念および基本的な用語を示すグラフである。

【図２】図１のメンバシップ集合を詳細に示すグラフで
ある。

【図３】本発明に係わるデータ処理システムの構成を示
すブロック図である。

【図４】図３の実行ユニットの構成を示すブロック図で
ある。

【図５】図４のフラグ発生論理回路の構成を示す論理回
路である。

【図６】図４のオペランド割り当て論理回路の構成を示
すブロック図である。

【図７】図４の演算論理ユニットの構成を示すブロック
図である。

【図８】本発明に係わるＭＥＭ命令の実行の間に行われ
る機能の流れを示すフローチャートである。

【符号の説明】

１０データ処理システム１２中央処理ユニット（ＣＰＵ）１４実行ユニット１６バス制御論理１８命令デコード論理２０制御ユニット２２シーケンサ２４発振器２６電源回路２８タイミング回路３０外部バスインタフェース３２内部メモリ３４内部データバス３６内部アドレスバス３８タイミング制御バス４２データバッファ４６結果選択論理４８フラグ発生論理５０オペランド割り当て論理５２Ａ−入力制御論理５４Ａ−入力マルチプレクサ５６ＡＬＵ５８Ｂ−入力マルチプレクサ６０デルタレジスタ６４システム入力レジスタ６６情報バスＡ６８情報バスＢ７０フラグバス１２０結果バス

フロントページの続き (72)発明者ジェイムズ・エル・ブロスジニアメリカ合衆国テキサス州78749、オースチン、フェンス・ライン 6901

Claims

【特許請求の範囲】

【請求項１】データ処理システム（１０）においてフ
ァジー論理操作を行う方法であって、前記ファジー論理
操作は複数の境界値によって規定される所定のメンバシ
ップ集合におけるある入力点のメンバシップを決定し、
前記方法は、前記データ処理システム（１０）においてファジー論理
操作の実行を開始するためにメンバシップ計算命令を受
ける段階、前記メンバシップ計算命令をデコードして複数の制御信
号を提供する段階（１８，２０，２２）、前記複数の境界値の内の第１のものを前記入力値から減
算して第１のデルタ値を生成しかつ同時に前記入力値を
前記複数の境界値の内の第２のものから減算して第２の
デルタ値を生成する段階（５６）、前記第１のデルタ値および前記複数の境界値の内の第３
のものを乗算して第１の結果を提供しかつ同時に前記第
２のデルタ値と前記複数の境界値の内の第４のものを乗
算して第２の結果を提供する段階（５６）、そして帰属
度信号を提供する段階であって、該帰属度信号は前記第
１のデルタ値または前記第２のデルタ値がゼロより小さ
い場合に前記入力点が前記所定のメンバシップ集合に含
まれていないことを表示し、前記帰属度信号はもし前記
第１のデルタ値も前記第２のデルタ値もゼロより小さく
なければ前記第１の結果、前記第２の結果、または前記
複数の境界値の内の第５のものの内の最小値に等しくな
る前記段階（４６）、を具備することを特徴とするデータ処理システム（１
０）においてファジー論理操作を行う方法。
【請求項２】ファジー論理操作を行うためのデータ処
理システム（１０）であって、前記ファジー論理操作は
複数の境界値によって規定される所定のメンバシップ集
合におけるある入力点のメンバシップを決定し、前記デ
ータ処理システムは、前記データ処理システムにおけるファジー論理操作の実
行を開始するためにメンバシップ計算命令を受信するた
めの入力手段（１４）であって、該入力手段は前記入力
点をも受信するもの、前記メンバシップ計算命令をデコードして複数の制御信
号を提供するための命令デコード手段（１８，２０，２
２）であって、前記命令デコード手段は前記入力手段に
結合されて前記メンバシップ計算命令を受信するもの、前記複数の境界値を記憶しかつ提供するためのメモリ手
段（３２）、前記ファジー論理操作の実行の間に複数のデルタ値を記
憶するためのレジスタ（６０）、前記メモリ手段に結合されて前記複数の境界値の各々を
選択的に受信するため演算論理回路（５６）であって、
該演算論理回路は前記入力手段に結合されて前記入力点
を受信し、前記演算論理回路は前記命令デコード手段に
結合されて前記複数の制御信号の一部を受取り、前記演
算論理回路は前記レジスタに結合されて前記複数のデル
タ値の一部を受取り、前記演算論理回路は第１および第
２のデルタ値を発生するか或いは第１および第２の積を
発生するもの、そして前記演算論理回路に結合されて前
記第１のデルタ値を受けるための第１の入力、前記演算
論理回路に結合されて前記第２のデルタ値を受けるため
の第２の入力、前記演算論理回路に結合されて前記第１
の積を受入れるための第３の入力、前記演算論理回路に
結合されて前記第２の積を受入れるための第４の入力、
そして前記複数の境界値の内の第５のものを受入れるた
めの第５の入力を有する結果選択装置（４６）であっ
て、該結果選択装置は帰属度信号を提供し、該帰属度信
号は前記第１のデルタ値または前記第２のデルタ値のい
ずれかがゼロより小さい場合には前記入力点が前記所定
のメンバシップ集合に含まれていないことを表示し、前
記帰属度信号は前記第１の結果、前記第２の結果、また
はもし前記第１のデルタ値も前記第２のデルタ値もゼロ
より小さくなければ前記複数の境界値の内の第５のも
の、の内の最小値に等しくなるもの、を具備することを特徴とするファジー論理操作を行うた
めのデータ処理システム（１０）。
【請求項３】演算操作を行うためのデータ処理システ
ム（１０）であって、複数のデータ値を受入れるための入力手段（１８）、前記複数のデータ値に応じて複数の制御信号を発生する
ための制御手段（２０）であって、該制御手段は前記入
力手段に結合されているもの、そして演算論理ユニッ
ト、を具備し、該演算論理ユニットは、前記複数のデータ値および前記複数の制御手段の双方を
受入れるための入力手段（４２）、第１の複数の加算器（９２〜１００）であって、該第１
の複数の加算器の各々は前記複数のデータ値の内の第１
のものの第１の部分を受入れるための第１の入力および
前記複数のデータ値の内の第２のものの第１の部分を受
入れるための第２の入力を有し、前記第１の複数の加算
器の各々は和信号およびキャリー信号を提供し、前記第
１の複数の加算器の内の第１のものは初期キャリー信号
を受けるための第３の入力を有し、前記第１の複数の加
算器の内の残りの加算器の各々は前記第１の複数の加算
器の前のものによって発生された前記キャリー信号を受
入れるための第３の入力を有するもの、第２の複数の加算器（８０〜８８）であって、該第２の
複数の加算器の各々は前記複数のデータ値の第１のもの
の第２の部分を受入れるための第１の入力、前記複数の
データ値の内の第２のものの第２の部分を受入れるため
の第２の入力を有し、前記第２の複数の加算器の各々は
和信号およびキャリー信号を提供し、前記第２の複数の
加算器の内の第１のものはキャリーイン信号を受入れる
ための第３の入力を有し、前記第２の複数の加算器の内
の残りの加算器の各々は前記第２の複数の加算器の前の
ものによって発生されるキャリー信号を受入れるための
第３の入力を有するもの、そして前記制御手段に結合さ
れて前記複数の制御信号の内の第１のものを受入れるた
めの第１の入力および前記第１の複数の加算器の内の最
後のものによって発生される前記キャリー信号を受入れ
るための第２の入力を有するバッファ（９０）であっ
て、該バッファは前記複数の制御信号の内の第１のもの
に応じて前記第２の複数の加算器の内の第１のものへの
キャリーイン信号として前記第１の複数の加算器の内の
最後のものによって発生されるキャリー信号または所定
のデータ値を提供するもの、を具備することを特徴とする演算操作を行うためのデー
タ処理システム（１０）。