JPH0651987A - ファジールール評価操作を行なうためにデジタルデータプロセッサを動作させる方法 - Google Patents

Abstract

(57)【要約】 【目的】 データ処理システムにおいてファジー論理操
作を高速かつ少ないハードウェアの付加によって実現す
る。 【構成】 単一のＲＥＶソフトウェア命令によりデータ
プロセッサ（１０）で複数のファジー論理ルールを評価
する回路（１４）である。ＲＥＶ命令はメモリ（３２）
に記憶されたルールを評価して各ルール強度を決定す
る。前件部を評価するために、ＡＬＵ（５２）はメモリ
（３２）の前件部をアキュムレータ（５８）にある現在
の前件部から減算する。スワップ論理（４６）は最小値
をルール強度として割当てるために制御情報を提供す
る。最大ルール強度が後件部の評価の間に要求される。
ＡＬＵ（５２）はメモリ（３２）の後件部をアキュムレ
ータ（５８）の後件部から減算する。その結果に応じ
て、スワップ論理（４６）は最大ルール強度を評価され
たルールの後件部に割当てるために制御情報を提供す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は一般的にはデータ処理
システムに関し、かつより特定的にはデータ処理システ
ムにおけるファジー論理操作の実行に関する。

【０００２】

【従来の技術】データ処理システムはその入力および出
力が１またはゼロと解釈され、かつ他の可能性が存在し
得ない２進機械として機能するよう開発されてきた。こ
れは大部分の状況においてうまく動作するが、しばしば
答えは単に「イエス」または「ノー」ではなく、それら
の間のいずれかになることがある。「ファジー論理」と
称される概念が開発されて２進論理に基づくデータプロ
セッサが「イエス」および「ノー」の間の答えを提供で
きるようになっている。

【０００３】ファジー論理はファジー境界を伴なうメン
バシップ関数を有する論理システムである。メンバシッ
プ関数は「温度が暖い」のような、主観的な表現を典型
的なデータプロセッサが認識できる値に変換する。「暖
い」のようなラベルはそれらの境界が該ラベルが一方の
側で真でありかつ他方の側で偽であるポイントにない入
力値の範囲を識別するために使用される。むしろ、ファ
ジー論理を実現するシステムにおいては、メンバシップ
関数の境界は徐々に変化しかつ隣接のメンバシップ集合
の境界とオーバラップし得る。従って、ある入力値に対
しては帰属度（ｄｅｇｒｅｅ ｏｆ ｍｅｍｂｅｒｓｈ
ｉｐ）が一般に割当てられる。例えば、もしある温度範
囲がメンバシップ関数を提供すれば、ある入力温度は
「涼しい」および「暖い」と名付けられた関数の両方の
領域にオーバラップすることになる。メンバシップ関数
の各々における帰属度（すなわち、現在の温度が涼しい
および暖いというメンバシップ集合の各々に対して適合
する程度）を決定するためにさらに処理が必要とされ
る。

【０００４】「ファジー化（ｆａｚｚｉｆｉｃａｔｉｏ
ｎ）」と称されるステップが使用されてある入力をファ
ジー論理を実施するシステムにおけるメンバシップ関数
に関係付ける。ファジー化プロセスは「温度が暖い」の
ような主観的な表現に具体的な数値を与える。これらの
数値は人間の知覚の良好な近似を提供するよう試みる。

【０００５】ファジー化ステップの後に、ルール評価ま
たは計算（ｒｕｌｅ ｅｖａｌｕａｔｉｏｎ）と称され
るステップが実行される。ルール評価ステップの間に、
ファジー入力値に依存するルール表現が評価または計算
されてファジー出力を得る。例えば、評価されるべきル
ールが次のようなものであると仮定する。

【０００６】もし（温度が暖い）および（圧力が高い）
であれば、（ファン速度は中位である）。“If (Temper
ature is warm) and (Pressure is high), then (Fan s
peedis medium).”

【０００７】このルールにおいては、２つの前件部（ａ
ｎｔｅｃｅｄｅｎｔｓ）、「温度が暖い」および「圧力
が高い」が結論、「ファン速度は中位である」のルール
強度を決定するために評価されなければならない。ルー
ル評価ステップの間は、ある前件部が真であるという程
度は前記ルールが真である程度に影響を与える。前記前
件部の最小値がルールの結論のルール強度として適用さ
れる。従って、１つより多くのルールが評価される場合
は、かつ前記ファンに１つより多くの命令が与えられる
場合は、各々のルールの結論のルール強度はファンの行
動を決定するために集合的に使用される。例えば、上に
与えられたルールは評価されてＸのルール強度を持つこ
とができる。さらに、第２のルールが評価されてＹのル
ール強度を備えた高速でファンをターンオンし、この場
合ＹはＸより大きい。ファジー論理操作の最後のステッ
プは前記ルール評価ステップによって与えられたファジ
ー出力に応じて適切な行動を提供することである。

【０００８】ファジー論理プロセスにおける最後のステ
ップは「非ファジー化（ｄｅｆｕｚｚｉｆｉｃａｔｉｏ
ｎ）」と称される。このステップは前記ルール評価ステ
ップの競合する結果を単一の行動へと変換する。非ファ
ジー化はすべてのファジー出力を標準のデータ処理シス
テムに適用できる複合的な結果へと組合わせるプロセス
である。ファジー論理についてのこれ以上の情報につい
ては、Ｊａｍｅｓ Ｍ．Ｓｉｂｉｇｔｒｏｔｈによる
“Ｉｍｐｌｅｍｅｎｔｉｎｇ Ｆｕｚｚｙ Ｅｘｐｅｒ
ｔ Ｒｕｌｅｓ ｉｎ Ｈａｒｄｗａｒｅ”と題する論
文を参照。この論文はＡＩ ＥＸＰＥＲＴの２５〜３１
頁において１９９２年４月に発行された。以上要する
に、ルールは一連の前提または前件（ｐｒｅｍｉｓｅ
ｓ）（ａｎｔｅｃｅｄｅｎｔｓ）とこれに続く１つまた
はそれ以上の行動または結論（ａｃｔｉｏｎｓ）（ｃｏ
ｎｓｅｑｕｅｎｃｅｓ）から構成される。各々の前提は
ファジー入力に対応しかつ各々の行動はファジー出力に
対応する。ルール評価ステップのハードウェアによる実
現においては、ファジー入力をファジー出力に関連付け
るために専用の接続および回路が使用される。この手法
はしばしば専用のメモリ回路を必要としかつ柔軟性に乏
しい。ルール評価ステップのソフトウェアによる実現に
おいては、命令のプログラムがルールを評価するために
使用される。ソフトウェアによる手法は一般にハードウ
ェアの手法よりも低速でありかつかなりの量のプログラ
ムメモリを必要とする。データができるだけ高速で計算
され、移動され、かつ操作されなければならない産業に
おいては、高速の実行時間が必須のものである。従っ
て、ソフトウェアはいくつかの用途にとっては実用可能
な解決方法ではない。

【０００９】

【発明が解決しようとする課題】従って、過剰なハード
ウェアを要求することなく、ルール評価ステップを迅速
に達成する回路または方法の必要性が存在する。また、
そのような解決方法に通常関連する専用の回路領域なし
にハードウェアの解決方法によって通常得られる速度が
実現できることが必要である。

【００１０】

【課題を解決するための手段および作用】前に述べた必
要性は本発明によって満たされる。従って、１つの形態
で、ファジールール評価操作を行うためにデジタルデー
タプロセッサを動作させるための方法が提供される。該
方法は、 １）あるメモリ位置からアドレス値を読出す段階。 ２）前記アドレス値を第１の境界値と比較しかつもし前
記アドレス値が該第１の境界値と整合すればファジール
ール評価操作を終了する段階。 ３）前記アドレス値を第２の境界値と比較しかつもし前
記アドレス値が該第２の境界値と整合すれば第１のフラ
グ信号の状態を変更する段階。 ４）もし前記アドレス値が前記第１および第２の境界値
のいずれとも整合せずかつ前記第１のフラグ信号が第１
の状態にあれば前記メモリ位置から読出したメンバシッ
プ関数値を使用して第１の演算操作を行う段階。 ５）前記アドレス値によって特定されるメモリ位置から
読出した結論値を使用して第２の演算操作を行いかつも
し前記アドレス値が前記第１および第２の境界値のいず
れにも整合しなければかつもし前記第１のフラグ信号が
第２の状態にあれば前記アドレス値によって特定される
前記メモリ位置に第２の演算操作の結果を選択的に書込
む段階。 ６）前記段階１）から５）を反復する段階。を具備す
る。

【００１１】これらおよび他の特徴、および利点は添付
の図面とともに以下の詳細な説明を参照することにより
さらに明瞭に理解されるであろう。各図面は本発明の唯
一の形態を表すことを意図しているものではないことに
注意すべきである。

【００１２】

【実施例】本発明はデータ処理システムにおいてファジ
ー論理操作におけるルール評価ステップを高速かつ最少
量の回路で実行するための回路および方法を提供する。
該ルール評価ステップはデータ処理システムにおいて過
剰な量の付加回路なしに効率的に実行される単一の命令
によって符号化される。従って、本発明はデータ処理シ
ステムのユーザが長いかつ時間を浪費するソフトウェア
プログラムなしにルール評価ステップを行うことができ
るようにする命令を提供する。

【００１３】ニーモニックラベルにより“ＲＥＶ”と称
される、本発明の命令はデータ処理システムにメモリか
らのオペランドの取出しおよびこれらのオペランドを使
用した演算操作の実行を含む一連のステップを行わせ
る。もし評価されるべきルールの前提に対するメンバシ
ップ関数値およびそのルールの結論が本発明のＲＥＶ命
令の実行の前にメモリに適切に格納されれば、該ＲＥＶ
命令の実行の結果として前記ルールの適切な評価が得ら
れる。前提および結論がメモリに特定のフォーマットで
格納されているものと仮定することにより、かつ命令の
実行において可能な場合には現存するハードウェアを思
慮深く使用することにより、本発明は非常に少しの付加
的ハードウェアによって汎用目的のデータ処理システム
においてファジー論理ルールの効率的な評価または計算
を可能にする。例えば、データプロセッサにおいて符号
付き演算を行う上で使用される条件符号のオーバフロ
ー、またはＶビット、は本発明においてはメモリからの
オペランドの処理に関連するフラグとして使用される。

【００１４】本発明の構成の説明の間に、用語「肯定す
る（ａｓｓｅｒｔ）」および「否定する（ｎｅｇａｔ
ｅ）」およびそれらの種々の文法的形態が使用されて
「アクティブハイ」および「アクティブロー」論理信号
の混合を取り扱う場合の混乱を避けている。「肯定す
る」は論理信号またはレジスタビットをそのアクティブ
な、または論理的に真な、状態にすることを言及するた
めに使用している。「否定する」は論理信号またはレジ
スタビットをそのインアクティブな、または論理的に偽
な、状態にすることを言及するために使用している。さ
らに、１６進値は値に先行する“＄”符号によって示さ
れている。

【００１５】図１は、２、３の基本的な用語およびファ
ジー論理の概念を示すグラフである。図１に示されたフ
ァジー論理システムにおいては、「システム入力」はカ
氏（ｄｅｇｒｅｅｓ Ｆａｈｒｅｎｈｅｉｔ）での温度
である。温度の範囲に対してラベルを与えるために４つ
の「メンバシップ関数」が設けられている。例えば、０
度から３５度では、温度は「寒い」と名付けられてい
る。同様に、２５度から６０度では、温度は「涼しい」
と名付けられている。メンバシップ集合の各々の境界は
隣接集合の境界とオーバラップすることに注意を要す
る。従って、ある温度は１つより多くのメンバシップ集
合に入る。例えば、システム入力が５８度の温度を示し
ているものと仮定する。図１を参照すると、５８度は涼
しいおよび暖いの両方のメンバシップ集合の境界内にあ
ることに注意すべきである。しかしながら、該メンバシ
ップ集合の各々において帰属度（ｄｅｇｒｅｅ ｏｆ
ｍｅｍｂｅｒｓｈｉｐ）が得られる。システム入力は涼
しいのメンバシップ集合に対しては＄３３の１６進値を
有する帰属度を有し、かつ暖いのメンバシップ集合に対
しては＄ＣＣの１６進値を有する帰属度を有する。もし
システム入力が７０度の温度を示していれば、該温度は
暖いのメンバシップ集合における＄ＦＦの１６進値を有
する帰属度を持つことになる。同様に、７０度の温度は
暑いのメンバシップ集合においては＄００の１６進値を
有する帰属度を有することになる。図１に示されたファ
ジー論理システムにおいては、帰属度は＄００から＄Ｆ
Ｆの１６進値の範囲におよび、これは０．００から０．
９９６までの小数に対応する。当業者は２つの桁の１６
進値は単一の８ビットの２進バイトによって表されるこ
とを認識するであろう。

【００１６】上に述べた命令および動作の方法の１つの
実現方法はＭＣ６８ＨＣ１１型マイクロコントローラの
修正された形式で実施される。ＭＣ６８ＨＣ１１は８ビ
ットのマイクロコントローラであって、１６ビットのア
ドレスおよび記憶レジスタを含みかつアメリカ合衆国テ
キサス州、オースチンのモトローラ・インコーポレイテ
ッドから入手可能である。この構成は図２にさらに詳細
に示されている。図２は、ルール評価命令が実行される
データ処理システム１０を示す。データ処理システム１
０は、概略的に、中央処理ユニット（ＣＰＵ）１２、発
振器２４、電源回路２６、タイミング回路２８、外部バ
スインタフェース３０、および内部メモリ３２を含む。
ＣＰＵ１２は概略的に、実行ユニット１４、バス制御論
理回路１６、命令デコード論理回路１８、制御ユニット
２０、およびシーケンサ２２を有する。

【００１７】動作においては、“Ｏｓｃ １”信号が、
水晶のような、外部ソースを介して発振器２４に与えら
れる。該水晶はＯｓｃ １およびＯｓｃ ２信号の間に
接続されて該水晶が発振できるようにされている。Ｏｓ
ｃ １は「クロック」信号をデータ処理システム１０の
残りの部分に提供する。水晶発振器の動作はデータ処理
技術においてよく知られておりかつ当業者には明らかで
あるべきである。

【００１８】電源回路２６は外部電源から“Ｖｄｄ”お
よび“Ｖｓｓ”信号の双方を受取る。Ｖｄｄ信号は正の
５ボルトを提供しかつＶｓｓ信号は基準、またはグラン
ド電圧を提供する。ＶｄｄおよびＶｓｓ信号はデータ処
理システム１０の残りの構成要素の各々に与えられる。
これらの信号のルーティングはデータ処理技術において
よく知られておりかつ当業者には明らかであろう。

【００１９】タイミング回路２８はクロック信号を受取
りかつその後適切なタイミング信号をＣＰＵ１２、外部
バスインタフェース３０、および内部メモリ３２の各々
に対しタイミング制御バス３８を介して提供する。

【００２０】複数のアドレス値が外部バスインタフェー
ス３０から外部アドレスバス３５に与えられる。同様
に、複数のデータ値が外部データバス３３を介して外部
バスインタフェース３０によって通信される。外部バス
インタフェース３０は外部ユーザおよびデータ処理シス
テム１０の間のアドレスおよびデータ値の受信および送
信を制御する。外部バスインタフェース３０は、それぞ
れ、内部アドレスバス３６および内部データバス３４を
介して複数のアドレスおよびデータ値をデータ処理シス
テム１０の残りの部分に通信する。

【００２１】内部メモリ３２はデータ処理システム１０
の適切な動作に必要な情報を記憶するよう機能する。さ
らに、内部アドレスバス３６および内部データバス３４
を介して与えられるユーザプログラムにおいて特定され
れば、他のデータ値もそこに記憶できる。

【００２２】ＣＰＵ１２はデータ処理システム１０の動
作の間に必要される各々の命令を実行する。内部アドレ
スバス３６および内部データバス３４は実行ユニット１
４とデータ処理システム１０の残りの部分との間の情報
を通信する。バス制御論理回路１６は命令およびオペラ
ンドをフェッチする。各々の命令は次に命令デコード論
理回路１８によってデコードされかつ制御ユニット２０
およびシーケンサ２２に与えられる。制御ユニット２０
およびシーケンサ２２はデータ処理システム１０の計算
能力を最も効率的に利用するために前記命令の各々の実
行シーケンスを維持する。さらに、制御ユニット２０は
複数の制御情報を実行ユニット１４、バス制御論理１
６、および命令デコード論理１８にマイクロＲＯＭ制御
バス６５を介して提供するマイクロＲＯＭメモリ（図示
せず）を含む。前記複数の制御情報はＲＶＥ命令の適切
な実行に必要なものである。

【００２３】実行ユニット１４は図３にさらに詳細に示
されている。実行ユニット１４は、概略的に、データバ
ッファ４０、第１のセレクタ４２、第２のセレクタ４
４、レジスタスワップ論理回路４６、条件符号論理回路
４７、Ａ−入力制御回路４８、Ａ−入力マルチプレクサ
５０、演算論理ユニット（ＡＬＵ）５２、Ｂ−入力制御
回路５４、Ｂ−入力マルチプレクサ５６、アキュムレー
タ５８、条件符号レジスタ６０、および比較器７２を含
む。アキュムレータ５８および条件符号レジスタ６０に
加えて、他の記憶レジスタも実行ユニット１４に設ける
ことができる。例えば、インデクスレジスタまたは第２
のアキュムレータも含めることができる。そのような記
憶レジスタの構成および用途は技術的によく知られてお
りかつ当業者に明らかであろう。

【００２４】外部情報バス４１はアドレスおよびデータ
情報をデータバッファ４０に提供する。外部情報バス４
１はアドレスおよびデータ情報を内部アドレスバス３６
および内部データバス３４からそれぞれ受取る。データ
バッファ４０は、セレクタ４２および４４がそれぞれイ
ネーブルされて情報が転送され得るようになった場合に
外部情報バス４０を介して転送された値を情報バスＡ
６８および情報バスＢ６４を介して実行ユニット１４の
残りの部分に提供する。ここでは詳細に示されていない
が、情報バスＡ ６６および情報バスＢ ６４は１６ビ
ット幅のものでありかつハイ側（ビット１５〜ビット
８）およびロー側（ビット７〜ビット０）に分割されて
いる。さらに、データバッファ４０はアドレス情報を比
較器７２に提供する。

【００２５】アキュムレータ５８の第１および第２の入
力は双方向的に、それぞれ、情報バスＡ ６６および情
報バスＢ ６４に結合されている。アキュムレータおよ
びインデクスレジスタのような任意の付加的なレジスタ
も同様に情報バスＡ ６６および情報バスＢ ６４に接
続することができる。

【００２６】複数の制御信号がマイクロＲＯＭ制御バス
６５を介してＡ−入力制御論理４８およびＢ−入力制御
論理５４の双方に与えられる。マイクロＲＯＭ制御バス
６５は制御ユニット２０におけるマイクロＲＯＭメモリ
（図示せず）によって与えられる情報に応じて前記複数
の制御信号を提供する。

【００２７】Ａ−入力制御４８は「制御Ａ」信号をＡ−
入力マルチプレクサ５０の制御入力に与える。情報バス
Ａ ６６はＡ−入力マルチプレクサ５０のデータ入力に
接続されている。Ａ−入力マルチプレクサ５０は「Ａ−
入力ロー側」と名付けられた第１の１０ビットの出力を
ＡＬＵ５６の第１の入力に、かつ「Ａ−入力ハイ側」と
名付けられた第２の１０ビットの出力をＡＬＵ５６の第
２の入力に提供する。Ｂ−入力制御５４は「制御Ｂ」信
号をＢ−入力マルチプレクサ５６の制御入力に提供す
る。情報バスＢ ６４はＢ−入力マルチプレクサ５６の
データ入力に接続されている。Ｂ−入力マルチプレクサ
５６は「Ｂ−入力ロー側」と名付けられた第１の１０ビ
ットの出力をＡＬＵ５６の第３の入力に、かつ「Ｂ−入
力ハイ側」と名付けられた第２の１０ビットの出力をＡ
ＬＵ５６の第４の入力に提供する。ＡＬＵ５２は前記入
力の各々を処理して複数の結果を提供し、これらの結果
は結果バス１２０を介して転送される。結果バス１２０
はＡＬＵ５２によって与えられた結果をレジスタスワッ
プ論理４６および条件符号論理４７に提供する。さら
に、結果バス１２０は前記複数の結果を情報バスＢ ６
４に提供する。

【００２８】条件符号論理４７はまた比較器７２に結合
されてトグル信号を受取る。条件符号論理４７は条件符
号レジスタ６０に結合されて「条件符号」信号を提供す
る。

【００２９】条件符号レジスタ６０はＶＣＣＲ信号をレ
ジスタスワップ論理４６の第２の制御入力に提供する。
さらに、タイミング制御信号がレジスタスワップ論理４
６の第１の制御入力に提供される。該タイミング制御信
号はタイミング制御バス３８を介して与えられる。レジ
スタスワップ論理４６は、それぞれ「イネーブルＡ」お
よび「イネーブルＢ」と名付けられた、第１および第２
の出力を提供する。イネーブルＡ信号はセレクタ４２の
第１の制御入力に与えられる。情報バスＡ ６６は双方
向的にセレクタ４２に結合されている。セレクタ４２の
出力はデータバッファ４０に結合されて複数の選択され
た信号を通信する。同様に、イネーブルＢ信号はセレク
タ４４の第１の入力に与えられる。情報バスＢ ６４は
双方向的にセレクタ４４に結合されている。セレクタ４
４の出力は第２の複数の選択された信号を通信するため
にデータバッファ４０に結合されている。

【００３０】レジスタスワップ論理４６は図４にさらに
詳細に示されている。一般に、レジスタスワップ論理４
６はＡＮＤゲート６２、ＡＮＤゲート７０、およびイン
バータ６８を含む。Ｖ_ＣＣＲ信号は第１の入力をＡＮＤ
ゲート６２に提供しかつ入力をインバータ６８に与え
る。インバータ６８の出力はＡＮＤゲート７０への第１
の入力を提供する。タイミング制御信号はＡＮＤゲート
６２およびＡＮＤゲート７０の双方に対し第２の入力を
提供する。結果バス１２０はＡＬＵ５２からの“Ｎ”と
名付けられた信号をＡＮＤゲート６２およびＡＮＤゲー
ト７０の双方の第３の入力に提供する。ＡＮＤゲート６
２の出力はイネーブルＡ信号を提供しかつＡＮＤゲート
７０の出力はイネーブルＢ信号を提供する。

【００３１】ファジー論理操作の実行中は、データ処理
システム１０のユーザはニーモニックＲＥＶ（Ｒｕｌｅ
ＥＶａｌｕａｔｉｏｎ）を有する命令を使用してファ
ジー入力に対しルール評価または計算ステップを行うこ
とができる。前に述べたように、ファジー入力は、シス
テム入力信号に複数の規定されたメンバシップ集合の各
々に対する帰属度が割当てられるファジー化ステップの
結果として提供される。ここに説明する本発明の構成に
おいては、ファジー入力に割当てられる帰属度の各々は
ＲＥＶ命令の実行に先立ちデータ処理システム１０の内
部メモリ３２における所定のメモリ位置に格納される。
複数のファジー入力に対する帰属度の各々の割当ては
Ｊ．Ｇｒｅｇ Ｖｉｏｔ，Ｊａｍｅｓ Ｍ．Ｓｉｂｉｇ
ｔｒｏｔｈおよびＪａｍｅｓ Ｌ．Ｂｒｏｓｅｇｈｉｎ
ｉによる“Ａ Ｃｉｒｃｕｉｔ Ａｎｄ Ｍｅｔｈｏｄ
Ｆｏｒ Ｄｅｔｅｒｍｉｎｉｎｇ Ｍｅｍｂｅｒｓｈ
ｉｐＩｎ Ａ Ｓｅｔ Ｄｕｒｉｎｇ Ａ Ｆｕｚｚｙ
Ｌｏｇｉｃ Ｏｐｅｒａｔｉｏｎ”と題する相互参照
された同時係属米国特許出願にさらに詳細に開示されて
いる。

【００３２】ここに説明する例において、２つのグルー
プのメンバシップ集合が第１および第２のシステム入力
のファジー化の間に使用されるものと仮定する。前記２
つのグループ内の第１のものは、冷たい、涼しい、暖
い、および暑い、のメンバシップ集合に分離される温度
測定を提供する。ファジー化された場合、前記涼しいの
メンバシップセットにおける第１のシステム入力の帰属
度はＴ_ｃｏｏｌと名付けられた変数を用いて表わされ
る。同様に、冷たい、暖い、および暑いのメンバシップ
集合の各々における第１のシステム入力の帰属度は言語
上の変数Ｔ_ｃｏｌｄ，Ｔ_ｗａｒｍおよびＴ_ｈｏｔのそれ
ぞれの１つによって表わされる。

【００３３】前記２つのグループの内の第２のものは低
い（ｌｉｇｈｔ）、中間（ｍｅｄｉｕｍ）および高い
（ｈｅａｖｙ）のメンバシップ集合に分離される圧力測
定を与える。ファジー化された場合、前記低い、中間お
よび高いのメンバシップ集合における第２のシステム入
力の帰属度はそれぞれＰ_{ｌｉｇｈｔ}，Ｐ_{ｍｅｄｉｕｍ}お
よびＰ_{ｈｅａｖｙ}と名付けられた言語上の変数の１つを
用いて表わされる。前記システム入力がファジー化され
た後、それぞれのメンバシップ集合の各々における第１
および第２のシステム入力の帰属度はメモリの所定の位
置に記憶される。さらに、ルールが評価または計算され
て（ｅｖａｌｕａｔｅｄ）適切な行動を与えるようにし
なければならない。この例において、評価されるべき３
つのルールは次の形式を有するものと仮定する。 （１）ルール１：もし温度が涼しく（Ｔ_ｃｏｏｌ）かつ
圧力が低い（Ｐ_{ｌｉｇ ｈｔ}）場合は、（アクション１）
および（アクション２）； （２）ルール２：もし温度が暖く（Ｔ_ｗａｒｍ）かつ圧
力が中間である（Ｐ_{ｍ ｅｄｉｕｍ}）場合は、（アクショ
ン３）；かつ （３）ルール３：もし圧力が中間である（Ｐ
_{ｍｅｄｉｕｍ}）場合は、（アクション３）。 前記ルールの各々は一般的に次の形式を有することに注
意を要する。 （４）もし（ファジー入力１）および（ファジー入力
２）である場合は、（アクションＸ）かつ（アクション
Ｙ）。

【００３４】ルール評価の際には、ルールの「もし（ｉ
ｆ）」部分が最小の帰属度の値を決定するために最初に
評価される。前記ルールの「もし（ｉｆ）」部分はファ
ジー入力１の値およびファジー入力２の値の双方を含
む。ルールの強度を決定するための一般的な方法は評価
されているファジー入力の最小帰属度を決定することで
ある。しかしながら、他の構成も存在する。例えば、ル
ールの強度はその前件部または前提部の各々の帰属度の
和として計算できる。同様に、帰属度はルールの強度を
決定するために任意の形式の計算において乗算されまた
は操作されてもよい。

【００３５】この構成においては、ルールの強度は最も
弱い成分と同じ位強いに過ぎない。最も弱い帰属度の値
はルールの“ｔｈｅｎ”部分において特定される行動の
各々のルール強度の値を決定するために使用される。形
式（４）に示されるルールにおいては、ファジー入力１
およびファジー入力２の値の最小値に対応するルール強
度は、それぞれ、行動（Ａｃｔｉｏｎ）Ｘおよび行動Ｙ
の値のアドレスによって指し示される内部メモリ３２の
第１および第２のアドレス位置に格納される。前記複数
の行動値の内の所定の１つに対応するルール強度の各々
はそれぞれの行動に対応するファジー出力値を提供する
ために使用される。該ファジー出力値は次に非ファジー
化されてユーザによって特定される動作を行う。形式
（４）においては、２つのファジー入力値および２つの
行動値のみが与えられているが、より多くのまたは少な
い値を与えてもよい。データ処理システム１０のユーザ
はルールの形式を決定しかつ達成されるべき任意の数の
ファジー入力または行動を与えることができる。

【００３６】さらに、１つより多くのルールが評価され
るべき場合には、１つより多くのルール強度が割当てら
れるべき行動の存在する可能性がある。そのような状況
では、より大きな値を有するルール強度がその行動に割
当てられるべきである。従って、その行動には最大の値
のルール強度が割当てられる。

【００３７】ここに説明する本発明の構成においては、
メモリ記憶のために一般に内部メモリ３２が使用され
る。しかしながら、データ処理システムの１０の外部の
他のメモリ回路（図示せず）も使用できる。そのような
外部メモリ回路の構成および使用方法はデータ処理技術
においてよく知られておりかつ当業者には明らかなもの
である。この実施例においては、各々のファジー入力は
内部メモリ３２に次の形式で記憶される。

【表１】 メモリアドレス ファジー入力 コメント −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＄１０００ ＄００ Ｔ_ｃｏｌｄ ＄１００１ ＄３３ Ｔ_ｃｏｏｌ ＄１００２ ＄ＣＣ Ｔ_ｗａｒｍ ＄１００３ ＄００ Ｔ_ｈｏｔ ＄１００４ ＄００ Ｐ_{ｌｉｇｈｔ} ＄１００５ ＄ＦＦ Ｐ_{ｍｅｄｉｕｍ} ＄１００６ ＄００ Ｐ_{ｈｅａｖｙ}

【００３８】表１に示されるように、２つのシステム入
力、温度および圧力、に対しては、「ファジー入力」と
表示された帰属度が各システム入力に対する各メンバシ
ップ集合に対して与えられる。図１を参照して前に説明
したように、第１のシステム入力はカ氏５８度の温度で
ある。カ氏５８度の温度はファジー化されて寒い（ｃｏ
ｌｄ）および暑い（ｈｏｔ）メンバシップ集合において
＄００の帰属度、涼しい（ｃｏｏｌ）メンバシップ集合
において＄３３の帰属度、そして暖かい（ｗａｒｍ）メ
ンバシップ集合において＄ＣＣの帰属度を持つ。表１に
示されるように、Ｔ_ｃｏｌｄおよびＴ_ｈｏｔの変数の値
は共に＄００であり、これは第１のシステム入力がこれ
らの２つのメンバシップ集合のいずれにもないことを示
している。しかしながら、第１のシステム入力は＄３３
の値を有するＴ_ｃｏｏｌおよび＄ＣＣの値を有するＴ
_ｗａｒｍを有する。従って、第１の入力は涼しいのメン
バシップ集合において＄３３の帰属度を有しかつ暖かい
のメンバシップ集合において＄ＣＣの帰属度を有する。

【００３９】同様に、第２の入力がファジー化されて低
い（ｌｉｇｈｔ）および高い（ｈｅａｖｙ）の圧力のメ
ンバシップ集合の双方において＄００の帰属度を示す。
従って、Ｐ_{ｌｉｇｈｔ}およびＰ_{ｈｅａｖｙ}の変数は共に
＄００であり、これは第２の入力がこれら２つのメンバ
シップ集合のいずれにも含まれていないことを示す。し
かしながら、第２の入力は中間（ｍｏｄｅｒａｔｅ）の
メンバシップ集合において＄ＦＦの帰属度を持つ。従っ
て、Ｐ_{ｍｅｄｉｕｍ}変数は＄ＦＦの値を持つ。

【００４０】ファジー入力と同様に、評価されるべき各
々のルール（ルール１〜ルール３）も内部メモリ３２の
ルールアレイに記憶されている。各々のルールに対し、
ファジー入力およびファジー出力の双方に対するアドレ
ス位置が与えられている。ファジー入力およびファジー
出力のアドレスは図５の形式で記憶されておりかつ前に
表１で示したようなデータ値のテーブルを参照すること
ができる。ファジー入力と同様に、ファジー出力に対応
するデータ値のテーブルもアレイ形式で与えられるが、
それについてはここでは詳細に説明しない。

【００４１】前記ルールアレイの始まりはデータ処理シ
ステム１０のユーザによって特定される所定のアドレス
に配置される。ここに説明されかつ図５に示された例に
おいては、該所定のアドレスは＄Ｅ０００に等しくかつ
ＲＥＶ命令の実行の前にインデクスレジスタに格納され
る。ルール１に対するファジー入力の第１のもののアド
レスは１６進アドレス＄Ｅ０００、すなわちルールベー
スの始まり、に位置する。この例では、Ｔ_ｃｏｏｌはル
ール１に対する第１のファジー入力でありかつ＄１００
１のアドレスは前記ルールアレイのアドレス＄Ｅ０００
に格納されている。Ｐ_{ｌｉｇｈｔ}の値はルール１の第２
のファジー入力であるから、＄１００４のアドレスが前
記ルールアレイのアドレス＄Ｅ００２に格納されてい
る。

【００４２】ファジー出力からファジー入力を分離する
ため、＄ＦＦＦＥの値を有するバッファが前記ルールア
レイのアドレス＄Ｅ００４に記憶されている。続いて、
ルール１のファジー出力がルール２のファジー入力から
＄ＦＦＦＥの値を有するバッファによって分離されてい
る。＄ＦＦＦＥの値を有するバッファによって、任意の
数のファジー入力が任意の数のファジー出力から分離さ
れる、この形式は前記複数のルールのファジー入力およ
び出力の各々がメモリに記憶されるまで反復される。そ
の時点で、特別のバッファの値がルールベースの終りを
示す。ここに述べられた例においては、ルールベースの
終りは＄ＦＦＦＦの値によって示されている。同じバッ
ファの値が各ルールのファジー出力からファジー入力を
分離するために使用されるが、データ処理システム１０
の設計者によって任意の数のバッファを使用できる。

【００４３】各々のルールに対するファジー入力および
出力をそれぞれこのような順序に配置することにより、
各々のルールがファジー入力および出力セクションの各
々の間の境界の表示子としてバッファアドレスを使用す
ることにより順次評価できる。従って、前記ルールは特
定の数のファジー入力およびファジー出力（行動）を備
えた固定フォーマットに従う必要はない。これはファジ
ーシステムのためのルールを提供する上でより大きな柔
軟性を可能にする。ルール１、ルール２、およびルール
３［（１）、（２）および（３）］に見られるように、
ファジー入力および対応する行動（ａｃｔｉｏｎｓ）の
数は本発明のこの実施例においては、ルールごとに変わ
り得る。

【００４４】ＲＥＶ命令の実行を始めるためには、ルー
ルの各々のファジー入力および出力が図５に示される所
定のフォーマットを有するルールアレイでメモリに記憶
されなければならない。さらに、該ルールアレイのスタ
ートアドレスも実行ユニット１４のインデクスレジスタ
に格納されなければならずかつアキュムレータ５８はＲ
ＥＶ命令の実行に先立ち＄ＦＦの１６進値で初期化され
なければならない。さらに、ファジー出力の各々は＄０
０の１６進値を割当てられなければならない。ＲＥＶ命
令の実行は次に図６に示されるフローチャートに従って
行われる。該フローチャートはＲＥＶ命令の実行の間に
行われる各々の機能の概略を示す。各々の機能のより詳
細な説明はＲＥＶ命令の実行の例の説明の間に行われ
る。

【００４５】図６に示されるように、ＲＥＶ命令の実行
の第１のステップは該ＲＥＶ命令がデコードされた時に
行われる。ここでは“Ｘ”と称される、インデクスレジ
スタに格納されたアドレスが次に使用されて第１のルー
ルオペランドをフェッチする。次に、アドレスＸが次の
アドレス位置（Ｘ＋２）の点まで増分される。

【００４６】第１のルールオペランドの値は次にその値
が１６進＄ＦＦＦＥに等しいか否かを判定するために調
べられる。もしその値が１６進＄ＦＦＦＥに等しけれ
ば、Ｖ_ＣＣＲ信号がトグルされてバッファ値が読出され
たことを表示する。トグルされた後にＶ_ＣＣＲ信号がゼ
ロに等しければ、ルールの第１のファジー入力が評価さ
れるべきでありかつアキュムレータ５８は＄ＦＦの１６
進値に初期化されるべきである。それ以外では、アキュ
ムレータ５８の値は変更されない。

【００４７】もし前記第１のルールオペランドの値が＄
ＦＦＦＥに等しくなければ、該値はそれが１６進＄ＦＦ
ＦＦに等しいか否かを判定するために調べられる。もし
その値が１６進＄ＦＦＦＦに等しければ、ルールアレイ
の終りがアクセスされかつＲＥＶ命令が終了される。

【００４８】もし前記第１のルールオペランドの値が＄
ＦＦＦＦに等しくなければ、該第１のルールオペランド
の値は内部メモリ３２からファジー入力または出力値を
アクセスするために使用される。次に、アキュムレータ
５８の内容が前記ファジー入力または出力値から減算さ
れて符号付きの結果を提供する。該結果の符号はＮ信号
の値によって表示される。

【００４９】もし該Ｎ信号がゼロに等しければ、アキュ
ムレータ５８およびデータ４０の双方の内容が交換され
るべきではなくかつインデクスレジスタに格納されたア
ドレスは次のルールオペランドをアクセスする。しかし
ながら、もし前記Ｎの値が１に等しければ、Ｖ_ＣＣＲ信
号が調べられる。

【００５０】もし前記Ｖ_ＣＣＲ信号がゼロに等しけれ
ば、アキュムレータ５８の内容は前記第１のルールオペ
ランドによってアクセスされたファジー入力値の値と交
換されるべきである。従って、現在評価されているルー
ルのファジー出力に割当てられるルール強度を決定する
ために最小関数（ｍｉｎｉｍｕｍ ｆｕｎｃｔｉｏｎ）
が使用される。次に、インデクスレジスタに格納されて
いるアドレスが使用されて次のルールオペランドをアク
セスする。

【００５１】もし前記Ｖ_ＣＣＲ信号が１に等しければ、
データバッファ４０の内容はアキュムレータ５８におけ
るより強いルール強度と交換されるべきである。従っ
て、最大ルール強度が現在評価されているファジー出力
に割当てられる。次に、インデクスレジスタに格納され
ているアドレスが使用されて次のルールオペランドをア
クセスする。

【００５２】図６に示されたフローチャートはデータ処
理システム１０におけるＲＥＶ命令の実行の概略を示し
ている。次にさらに詳細な例を示す。

【００５３】ＲＥＶ命令の基本的な動作は次の通りであ
る。すなわち、各々の前件値（ａｎｔｅｃｅｄｅｎｔ
ｖａｌｕｅｓ）がメモリから読出されかつ最小の前件値
が決定され、次に各々の結論値または後件値（ｃｏｎｓ
ｅｑｕｅｎｃｅ ｖａｌｕｅｓ）が読出され、ルール強
度の値と比較されかつもしあらかじめ存在する後件値が
該ルール強度値より小さければ、かつその場合にのみ、
メモリにおいてそのルール強度値と交換される。

【００５４】前にも述べたように、複数のファジー入力
はＲＥＶ命令の実行に先立ちデータ処理システム１０の
ユーザにより内部メモリ３２における第１の所定のメモ
リ位置に記憶される。前記複数のファジー入力は前記表
１に従って記憶される。さらに、前記複数のファジー入
力を評価するためのルールの各々も図５に示される形式
で内部メモリ３２の第２の所定のメモリ位置に記憶され
る。ここでは詳細に示していないが、前記ファジー出力
に対応するルール強度値の各々もまた前記表１と同様の
アレイに＄２０００のスタートアドレスで内部メモリ３
２内に記憶される。データ処理システム１０のユーザは
またＲＥＶ命令の実行に先立ちファジー出力の値のすべ
てに＄００の１６進値を割当てなければならない。さら
に、データ処理システム１０のユーザはＲＥＶ命令の実
行に先立ちアキュムレータ５８を＄ＦＦの１６進値に初
期化しなければならない。前に述べたように、アキュム
レータ５８が＄ＦＦに初期化された時、Ｖ_ＣＣＲ信号は
否定される。

【００５５】動作においては、ユーザはＲＥＶ命令を外
部に記憶されたあるいは内部メモリ３２に記憶されたソ
フトウェアプログラムによってデータ処理システム１０
に与えることができる。ＲＥＶ命令がデータ処理システ
ム１０の外部のソースによって与えられる場合は、該Ｒ
ＥＶ命令は外部データバス３３を介して外部バスインタ
フェース３０に入力されることになる。外部バスインタ
フェース３０は次に該ＲＥＶ命令を内部データバス３４
を介してＣＰＵ１２に与える。もし該ＲＥＶ命令が内部
メモリ３２内のソフトウェアプログラムによって与えら
れれば、該ＲＥＶ命令は内部データバス３４を介してＣ
ＰＵ１２に与えられることになる。ＣＰＵ１２において
は、実行ユニット１４が該ＲＥＶ命令をバス制御論理回
路１６、制御ユニット２０、およびシーケンサ２２の各
々から受信した制御信号に応じて命令デコード論理回路
１８に与える。さらに、ＣＰＵ１２の各々の構成要素は
タイミング制御バス３４を介してタイミング制御信号を
受け取る。そのようなタイミング制御信号のルーティン
グおよび使用はデータ処理技術においてよく知られてお
り、従ってここでは詳細に説明しない。

【００５６】命令デコード論理回路１８は前記ＲＥＶ命
令をデコードして該ＲＥＶ命令の適切な実行のために必
要な複数の制御および情報信号を提供する。ＲＥＶ命令
の受信およびデコードに応じて、実行ユニット１４は内
部メモリ３２に記憶された複数のファジー入力を評価す
るために必要なステップを開始する。図２におけるＣＰ
Ｕ１２の制御ユニット２０およびシーケンサ２２は集合
的にファジー入力およびファジー出力の双方のアドレス
に対するポインタを内部メモリ３２から実行ユニット１
４に転送するのに必要な一連のシーケンス制御信号を提
供する。

【００５７】ＲＥＶ命令の実行を始めるために、実行ユ
ニット１４のインデクスレジスタ（図示せず）はポイン
タをルールベースのスタートに与える。データ処理シス
テムにおけるインデクスレジスタおよびそれらの使用は
データ処理技術において一般に知られておりかつ、従っ
て、ここでは詳細に説明しない。前記ポインタは涼しい
（ｃｏｏｌ）温度のメンバシップ集合における第１の入
力の帰属度が記憶されている内部メモリ３２のルールベ
ースのスタートアドレスを指し示す。該アドレスはルー
ル１の第１のファジー入力値が記憶されているアドレス
を示す。ここに説明する例では、１６進のアドレス＄１
００１が内部メモリ３２のアドレス＄Ｅ０００に記憶さ
れている。

【００５８】ルール１の第１のファジー入力値のアドレ
スが前記ルールアレイからアクセスされた時、該アドレ
スは外部情報バス４１を介してデータバッファ４０に与
えられる。データバッファ４０は続いて該アドレス値を
比較器７２に提供し、そこで該アドレス値は＄ＦＦＦＥ
の１６進値と比較される。もし該アドレスが＄ＦＦＦＥ
に等しければ、バッファアドレスが指し示されておりか
つＶ_ＣＣＲビットがトグルされるべきである。伝統的に
は、該Ｖ_ＣＣＲビットは符号付きの算術計算におけるオ
ーバフローエラーを示すために使用される。しかしなが
ら、本発明のこの構成においては、条件符号レジスタの
該オーバフロービット（Ｖ_ＣＣＲ）はアクセスされたア
ドレスがファジー入力アドレス、バッファアドレス、ま
たはファジー出力アドレスのいずれかに対応するか否か
を示すためにセットされる。第１のルールのファジー入
力に対応するアドレスがアクセスされた時、該Ｖ_ＣＣＲ
ビットは否定されたままとなる。もし該アクセスされた
アドレスがバッファ値であれば、該Ｖ_ＣＣＲビットがト
グルされる。ここに述べる例においては、該バッファ値
は＄ＦＦＦＥの１６進値に等しい。さらに、ファジー出
力のアドレスがアクセスされた時、該Ｖ_ＣＣＲビットは
肯定されたままとなる。

【００５９】前記アドレス値が＄ＦＦＦＥに等しい場合
は、比較器７２はトグル信号を肯定する。条件符号論理
回路４７は該トグル信号を受信しかつ続いて肯定された
条件符号信号を条件符号レジスタ６０に提供する。次
に、条件符号レジスタ６０はこれに応じて前記Ｖ_ＣＣＲ
信号を肯定または否定する。

【００６０】ここに説明する例においては、＄１００１
のアドレス値はアドレス＄Ｅ０００、すなわち前記ルー
ルアレイのルール１の第１のファジー入力値のアドレ
ス、からアクセスされる。＄１００１は＄ＦＦＦＥと等
しくないから、比較器７２はトグル信号を肯定しない。
従って、条件符号論理回路４７によって提供される条件
符号信号はＶ_ＣＣＲ信号をトグルするために条件符号レ
ジスタ６０をイネーブルすることはない。

【００６１】比較器７２はまたルール１の第１のファジ
ー入力のアドレス値を＄ＦＦＦＦの１６進値と比較す
る。もし該アドレス値が＄ＦＦＦＦに等しければ、ルー
ルアレイの終りのアドレスが指し示されておりＲＥＶ命
令の実行は終了する。

【００６２】さらに、アドレス＄１００１が内部メモリ
３２からアクセスされる時、涼しい（ｃｏｏｌ）温度の
メンバシップ集合における第１のシステム入力の帰属度
が与えられる。前記表１に示されるように、該帰属度は
＄３３の１６進値に等しい。内部メモリ３２は該情報を
内部データバス３４を介して実行ユニット１４のデータ
バッファ４０に提供する。外部情報バス４１は内部アド
レスバス３６および内部データバス３４の双方を介して
転送される情報を提供する。

【００６３】第１のファジー入力（＄３３）は引き続く
処理のためにデータバッファ４０に記憶される。ルール
１の前件（ａｎｔｅｃｅｄｅｎｔｓ）の最小の帰属度を
決定するため、アキュムレータ５８の現在の内容（＄Ｆ
Ｆ）が前記第１のファジー入力（＄３３）から減算され
る。この機能を行うため、アキュムレータ５８の内容が
情報バスＡ ６６に提供されかつデータバッファ４０の
内容が情報バスＢ ６４に提供される。さらに、複数の
制御およびタイミング信号がマイクロ−ＲＯＭ制御バス
６５を介して実行ユニット１４に与えられる。複数の制
御およびタイミング信号が図２の命令デコード論理１８
によるＲＥＶ命令のデコードの結果として提供される。

【００６４】実行ユニット１４においては、第１のファ
ジー入力がＡ−入力マルチプレクサ５０に提供され、か
つアキュムレータ５８の内容がマイクロ−ＲＯＭ制御バ
ス６５を介して転送されるタイミング信号に従って決定
される時点でＢ−入力マルチプレクサ５６に与えられ
る。Ｂ−入力制御回路５４は「制御Ｂ（Ｃｏｎｔｒｏｌ
Ｂ）」信号をＢ−入力マルチプレクサ５６の動作を制御
するために提供する。この例においては、制御Ｂ信号は
Ｂ−入力マルチプレクサ４６が変更されていない第１の
ファジー入力値をＡＬＵ５２に受け渡すことができるよ
うにする。同様に、Ａ−入力制御回路５４は「制御Ａ
（コントロールＡ）」信号をＡ−入力マルチプレクサ５
０に提供する。制御Ａ信号はＡ−入力マルチプレクサ５
０がアキュムレータ５８の内容を否定し、それによって
該内容がＡＬＵ５２の第１のファジー入力から減算でき
るようにする。

【００６５】前記第１のファジー入力値および否定され
たアキュムレータの内容値の受信に応じて、ＡＬＵ５２
はアキュムレータ５８の内容（＄ＦＦ）を前記第１のフ
ァジー入力（＄３３）から減算して結果を提供する。こ
の結果は負の数（＄３３−＄ＦＦ＝−＄ＣＣ）でありか
つＮ信号が肯定される。肯定されたＮ信号は結果バス１
２０を介して転送される。もし前記結果が正であれば、
前記Ｎフラグはセットされずかつ否定されたＮ信号が結
果バス１２０を介して提供される。減算操作の数字的な
結果は要求されずかつ、従って、引き続く演算操作の間
にオーバライトされる。

【００６６】レジスタスワップ論理４６はユーザがある
ルールの各々のファジー入力における最小帰属度を決定
しかつ続いてその最小帰属度を前記ルールによって特定
された各々の行動に対するルール強度として使用できる
ようにする。動作の間は、レジスタスワップ論理４６は
アキュムレータ５８およびデータバッファ４０の内容を
前記Ｖ_ＣＣＲおよびＮ信号の値に応じて切り替えてもよ
くあるいは切り替えなくてもよい。

【００６７】レジスタスワップ論理４６はアキュムレー
タ５８およびデータバッファ４０の内容の切り替えを制
御するために前記Ｖ_ＣＣＲ信号、Ｎ信号、およびタイミ
ング制御信号を受け取る。前に述べたように、ファジー
入力値が内部メモリ３２から実行ユニット１４に与えら
れる場合は、Ｖ_ＣＣＲ信号は否定されたままになる。さ
らに、ＡＬＵ５２は前記Ｎ信号を提供してデータバッフ
ァ４０の内容からアキュムレータ５８の内容を減算した
結果が正であるかあるいは負であるかを示す。もしアキ
ュムレータ５８の内容がデータバッファ４０に格納され
ている第１のファジー入力より大きければ、前記Ｎ信号
は肯定されて負の結果を表示する。逆に、もし前記第１
のファジー入力がアキュムレータ５８の内容より小さけ
れば、前記Ｎ信号は否定されたままとなり正の結果を表
示する。タイミング回路２８によって決定される適切な
時間に、タイミング制御信号が肯定されてレジスタスワ
ップ論理回路４６がアキュムレータ５８の内容をデータ
バッファ４０に転送するか、データバッファ４０の内容
をアキュムレータ５８に転送するか、あるいはアキュム
レータ５８およびデータバッファ４０の双方の内容を同
じままにしておくことができるようにする。

【００６８】ルール１の前件部（“ｉｆ”ｐｏｒｔｉｏ
ｎ）の評価の間に、アキュムレータ５８の内容が前記第
１のファジー入力から減算された時、負の結果が発生さ
れる。（＄３３−＄ＦＦ＝−＄ＣＣ）。従って、前記Ｎ
信号は肯定されたままとなる。さらに、前記Ｖ_ＣＣＲ信
号は否定されファジー入力は内部メモリ３２から読出さ
れることを示す。タイミング制御信号が肯定された時、
ＡＮＤゲート６２の出力はゼロに等しくかつイネーブル
Ａ信号は肯定されない。しかしながら、インバータ６８
の出力は肯定されかつＡＮＤゲート７０はイネーブルさ
れてイネーブルＢ信号を肯定する。イネーブルＢ信号が
肯定された時、セレクタ４４がイネーブルされてデータ
バッファ４０からのデータをアキュムレータ５８に転送
できるようにする。この時点における、最小帰属度は＄
３３であり、かつアキュムレータ５８に格納されてい
る。

【００６９】同様に、ルール１の第２のファジー入力が
データバッファ４０に与えられる。第２のファジー入力
は軽いまたは低い圧力（Ｐ_{ｌｉｇｈｔ}）のメンバシップ
集合で第２のシステム入力が持つ帰属度である。この例
では、帰属度は＄００の１６進値を有する。前と同様
に、内部メモリ３２は第２のファジー入力の帰属度を外
部情報バス４１を介して実行ユニット１４のデータバッ
ファ４０に提供する。

【００７０】最小の帰属度を決定するために、前記第１
のファジー入力が前記第２のファジー入力から減算され
る。実行ユニット１４において、第１のファジー入力は
Ａ−入力マルチプレクサ５０に与えられ、かつマイクロ
−ＲＯＭ制御バス６５を介して転送されるタイミング信
号に従って決定される時点で第２のファジー入力がＢ−
入力マルチプレクサ５６に与えられる。Ｂ−入力制御回
路５４は「制御Ｂ」信号をＢ−入力マルチプレクサ５６
の動作を制御するために提供する。この例では、制御Ｂ
信号はＢ−入力マルチプレクサ４６が変更されていない
第２のファジー値をＡＬＵ５２に受け渡すことができる
ようにする。同様に、Ａ−入力制御回路５４は「制御
Ａ」信号をＡ−入力マルチプレクサ５０に提供する。制
御Ａ信号はＡ−入力マルチプレクサ５０が第１のファジ
ー入力を否定してそれがＡＬＵ５２において第２のファ
ジー入力から減算できるようにする。

【００７１】前記第２のファジー入力値および否定され
た第１のファジー入力値の受信に応じてＡＬＵ５２は前
記第１のファジー入力値を前記第２のものから減算して
前と同様に負の結果を与える。従って、前記Ｎ信号が肯
定される。さらに、前記Ｖ_{Ｃ ＣＲ}信号は否定されてファ
ジー入力が内部メモリ３２から取り出されていることを
示す。

【００７２】前記タイミング制御信号が肯定された時、
ＡＮＤゲート６２の出力はゼロに等しくかつイネーブル
Ａ信号は肯定されない。この第１の例においては、ＡＮ
Ｄゲート７０はイネーブルＢ信号を肯定する。イネーブ
ルＢ信号が肯定された時、セレクタ４４がイネーブルさ
れてデータをデータバッファ４０からアキュムレータ５
８に転送できるようにする。従って、この時点では、最
小帰属度は＄００であり、かつアキュムレータ５８に格
納されている。

【００７３】ルール１に対するファジー入力のメモリロ
ケーションの終りにおいて、バッファアドレスが比較器
７２によって認識される。比較器７２は肯定されたトグ
ル信号を条件符号論理回路４７に提供する。条件符号論
理回路４７は次に該条件符号信号を条件符号レジスタに
提供し、それによって条件符号レジスタ６０におけるＶ
ピットがトグルされて肯定されたＶ_ＣＣＲ信号が提供さ
れるようにする。前に説明したように、Ｖ_ＣＣＲ信号は
肯定されてルール１のファジー出力のアドレスが内部メ
モリ３２から読出されるべき次のアドレスであることを
表示する。ここに説明する例においては、該Ｖ_ＣＣＲ信
号は、ルール１に対するファジー出力のアドレスが内部
メモリ３２から読出された時にＲＥＶ命令の後件部
（“ｔｈｅｎ”ｐｏｒｔｉｏｎ）の実行の間に肯定され
る。

【００７４】複数のファジー出力の１つが選択された
時、最大動作（ｍａｘｉｍｕｍ ｏｐｅｒａｔｉｏｎ）
が行われる。従って、ＲＥＶ命令の後件部に対しては、
最大のルール強度が各ファジー出力に割当てられる。前
に説明したように、最大のルール強度は各々のファジー
出力に割当てられるべきである。従って、ＲＥＶ命令の
前件部の実行の結果としてアキュムレータ５８に格納さ
れている最小の帰属度の値が内部メモリ３２のファジー
出力アドレスに現在記憶されているルール強度の値と比
較される。現在のルール強度の値はＲＥＶ命令の後件部
の実行の間アキュムレータ５８に格納されている。最大
のルール強度値は常に内部メモリ３２に記憶されてい
る。前に説明したように、最小帰属度の値は各々のファ
ジー入力の帰属度が最小値を決定するために比較される
ＲＥＶ命令の第１の部分において決定された。

【００７５】ファジー入力の最小値はアキュムレータ５
８に残っている。現在評価されているルールのファジー
出力に対するアドレスポインタが次に前記ルールアレイ
から提供される。実行ユニット１４におけるインデクス
レジスタ（図示せず）は第１のファジー出力のアドレス
を指し示すためにポインタを増分する。この例において
は、該ポインタはアドレス＄Ｅ００６に増分される。ア
ドレス＄Ｅ００６においては、前記第１のファジー出力
のアドレス、すなわち１６進アドレス＄２０００、が与
えられる。データ処理システム１０のユーザはファジー
出力アレイに記憶されているすべてのデータ値にＲＥＶ
命令の実行に先立ち＄００の１６進値を割当てるから内
部メモリは３２はアドレス＄２０００がアクセスされた
時＄００の１６進値を提供する。ファジー出力（＄０
０）の値は次に外部情報バス４１を介してデータバッフ
ァ４０に与えられ、そこで該ファジー出力値は次の操作
のために記憶される。

【００７６】最大ルール強度値を決定するために、アキ
ュムレータ５８の内容がデータバッファ４０の内容から
減算されてより大きな値を持つものを決定する。言い換
えれば、ルール評価ステップの前件部の間に計算された
最小帰属度の値がルール１の前記第１のファジー出力の
アドレスロケーションに現在格納されているルール強度
値から減算される。この機能を達成するため、アキュム
レータ５８の内容が情報バスＡ ６６に与えられかつデ
ータバッファ４０の内容が情報バスＢ ６４に与えられ
る。さらに、複数の制御およびタイミング信号がマイク
ロ−ＲＯＭ制御バス６５を介して実行ユニット１４に与
えられる。複数の制御およびタイミング信号が図２の命
令デコード論理１８によるＲＥＶ命令のデコードの結果
として提供される。

【００７７】実行ユニット１４においては、アキュムレ
ータ５８に記憶された最小帰属度値がＡ−入力マルチプ
レクサ５０に与えられ、かつデータバッファ４０に記憶
された現在のファジー出力値がマイクロ−ＲＯＭ制御バ
ス６５を介して転送されたタイミング信号に従って決定
される時点でＢ−入力マルチプレクサ５６に与えられ
る。Ｂ−入力制御回路５４は制御Ｂ信号をＢ−入力マル
チプレクサ５６の動作を制御するために提供する。この
例では、制御Ｂ信号はＢ−入力マルチプレクサが変更さ
れていないファジー出力値を内部メモリ３２からＡＬＵ
５２へ受け渡すことができるようにする。同様に、Ａ−
入力制御回路４８は制御Ａ信号をＡ−入力マルチプレク
サ４０に提供する。制御Ａ信号はＡ−入力マルチプレク
サ５０をイネーブルしてＡＬＵ５２における後の減算操
作のためにアキュムレータ５８の内容を否定できるよう
にする。

【００７８】Ａ−入力マルチプレクサ５０およびＢ−入
力マルチプレクサ５６の双方からの値の受信に応じて、
ＡＬＵ５２はアキュムレータ５８に記憶された最小帰属
度値をルール１の前記第１のファジー出力に対応する所
定のメモリロケーションに記憶されたファジー出力値か
ら減算する。ここに説明する例においては、アキュムレ
ータ５８に記憶された値は＄００の１６進値を有する。
ルール１のファジー出力の各々は＄００の１６進値が割
当てられているから、ＡＬＵ５２によって与えられる結
果は＄００である。前記答えは負の数ではないから、Ｎ
信号は否定されたままでありかつ続いてレジスタスワッ
プ論理４６に提供される。

【００７９】前に説明したように、条件符号レジスタ６
０はＶ_ＣＣＲ信号をレジスタスワップ論理４６に提供す
る。さらに、タイミング制御信号が外部ソース、すなわ
ちタイミング回路２８、によってレジスタスワップ論理
４６に与えられる。前記Ｖ_{Ｃ ＣＲ}、Ｎ、およびタイミン
グ制御信号の各々を受信すると、レジスタスワップ論理
４６はイネーブルＡおよびイネーブルＢ信号の双方を否
定する。従ってセレクタ４２および４４はそれぞれイネ
ーブルされずかつデータバッファ４０とアキュムレータ
５８との間でのデータの転送を許容しない。従って、内
部メモリ３２における前記第１のファジー出力のルール
強度は変更されずかつ＄００の１６進値を持ち続ける。

【００８０】同様に、ルール１の第２のファジー出力に
対するルール強度の決定の間には、アキュムレータ５８
に記憶された値および内部メモリ３２から読出されたル
ール強度値の双方は＄００の１６進値を有する。従っ
て、ＡＬＵ５２は再び前記Ｎ信号を否定しかつレジスタ
スワップ論理４６は続いてイネーブルされてイネーブル
ＡおよびイネーブルＢ信号の双方を否定する。従って、
ルール１の計算の後に、前記特定されたファジー出力、
アクション１およびアクション２の各々のルール強度は
＄００の１６進値を有する。

【００８１】ルール１に対するファジー出力のメモリロ
ケーションの終りに、比較器７２によってバッファアド
レスが認識される。比較器７２は肯定されたトグル信号
を条件符号論理回路４７に提供する。条件符号論理回路
４７は条件符号信号を条件符号レジスタに提供し、それ
によって条件符号レジスタ６０のＶビットがトグルされ
て否定されたＶ_ＣＣＲ信号を提供するようにする。前に
説明したように、Ｖ_{Ｃ ＣＲ}信号はルール２のファジー入
力のアドレスが内部メモリ３２から読出されるべき次の
アドレスであることを表示するために否定される。ここ
に説明する例においては、Ｖ_ＣＣＲ信号はルール２に対
するファジー入力のアドレスが内部メモリ３２から読出
される場合にＲＥＶ命令の前件部（“ｉｆ”ｐｏｒｔｉ
ｏｎ）の実行の間に否定される。前記Ｖ_ＣＣＲ信号が否
定された時、アキュムレータ５８の内容は再び＄ＦＦの
値に初期化される。

【００８２】ＲＥＶ命令の実行を継続することはルール
２の計算を必要とする。前に説明したように、制御ユニ
ット２０はルール２の各々のファジー入力を内部メモリ
３２から実行ユニット１４に転送するのに必要な一連の
シーケンス制御信号を提供する。ルール２の計算の間
に、内部メモリ３２は前記暖かい（ｗａｒｍ）温度のメ
ンバシップ集合における第１のシステム入力の帰属度が
記憶されている第１のアドレスを提供する。ここに説明
する例においては、前記アドレスは内部メモリ３２にお
ける１６進アドレス＄１００２を指し示すことになる。
アドレス＄１００２が内部メモリ３２からアクセスされ
た時、＄ＣＣを１６進値を有する帰属度が内部データバ
ス３４を介してデータバッファ４０に提供される。

【００８３】ルール１の計算中と同様に、ルール２の第
１のファジー入力はアキュムレータ５８の初期化された
内容と比較される。アキュムレータ５８は前と同様に前
記第２のバッファアドレスが認識された時に＄ＦＦの１
６進値に初期化される。従って、前に説明した方法に従
って最小値が検出されかつ＄ＣＣがアキュムレータ５８
に記憶される。

【００８４】同様に、ルール２の第２のファジー入力が
データバッファ４０に提供される。第２のファジー入力
は第２のシステム入力が中間圧力の（ｍｅｄｉｕｍ ｐ
ｒｅｓｓｕｒｅ）メンバシップ集合において有する帰属
度である。この例においては、該帰属度は＄ＦＦの１６
進値を有することになる。

【００８５】最小帰属度を決定するためには、ＡＬＵ５
２は前記第１のファジー入力を第２のファジー入力から
減算して正の＄３３の結果を提供する。該結果が正であ
るから、前記Ｎフラグがクリアされかつ否定されたＮ信
号が結果バス１２０を介して提供される。

【００８６】続いて、レジスタスワップ論理４６はアキ
ュムレータ５８およびデータバッファ４０の内容の切り
替えを制御するためにＶ_ＣＣＲ信号、Ｎ信号、およびタ
イミング制御信号を受け取る。レジスタスワップ論理４
６はイネーブルＡおよびイネーブルＢ信号の双方を否定
する。最小帰属度、すなわち＄ＣＣの１６進値、はアキ
ュムレータ５８に記憶されたままになっている。

【００８７】ルール２に対するファジー入力のメモリロ
ケーションの終りで、バッファアドレスが比較器７２に
よって認識される。比較器７２は肯定されたトグル信号
を条件符号論理回路４７に提供する。条件符号論理回路
４７は次に条件符号信号を条件符号レジスタに提供し、
それによって条件符号レジスタ６０のＶビットが肯定さ
れたＶ_ＣＣＲ信号を提供するためにトグルされるように
する。前に説明したように、Ｖ_ＣＣＲ信号は否定されて
ルール２のファジー出力のアドレスが内部メモリ３２か
ら読出されるべき次のアドレスであることを表示する。

【００８８】ルール２のファジー入力の最小値はアキュ
ムレータ５８に残っている。現在評価されているルール
のファジー出力が次にルールアレイから与えられる。実
行ユニット１４のインデクスレジスタは前記第１のファ
ジー出力のアドレスを指し示すようにポインタを増分す
る。この例では、ポインタはアドレス＄Ｅ０１２に増分
される。アドレス＄Ｅ０１２においては、第１のファジ
ー出力のアドレス、すなわち１６進アドレス＄２００
２、が提供される。データ処理システム１０のユーザは
ファジー出力アレイに記憶されたすべてのデータ値にＲ
ＥＶ命令の実行に先立ち＄００の１６進値を割当てるか
ら、内部メモリ３２はアドレス＄２００２がアクセスさ
れた時＄００の１６進値を提供する。ファジー出力の値
（＄００）が次に外部情報バス４１を介してデータバッ
ファ４０に与えられ、そこで前記ファジー出力値が次の
動作のために記憶される。

【００８９】ＡＬＵ５２は次にアキュムレータ５８に記
憶された＄ＣＣの１６進値をデータバッファ４０に記憶
された＄００の１６進値から減算する。結果は負の＄Ｃ
Ｃの値となりかつＮ信号が肯定される。Ｎ、Ｖ_ＣＣＲ、
およびタイミング信号の各々がレジスタスワップ論理４
６に与えられた時、レジスタスワップ論理４６はイネー
ブルＡ信号を肯定しかつイネーブルＢ信号を否定する。

【００９０】イネーブルＡ信号が肯定された時、セレク
タ４２がイネーブルされてアキュムレータ５８の内容を
データバッファ４０に駆動する。データバッファ４０は
一時的にアキュムレータ５８によって与えられた前の最
小帰属度の値（＄ＣＣ）を最大ルール強度値として記憶
する。さらに、データバッファ４０は前記最大ルール強
度値をルール２の第１のファジー出力のアドレスロケー
ション（＄２００２）に転送する。従って、＄ＣＣの値
がＲＥＶ命令の実行中のこの時点における内部メモリ３
２のアドレス＄２００２でのアクション３の現在のルー
ル強度値である。

【００９１】前と同様に、ルール２に対するファジー出
力のメモリロケーションの終りで、比較器７２によって
バッファアドレスが認識される。比較器７２は条件符号
論理回路４７に対し肯定されたトグル信号を提供する。
条件符号論理回路４７は条件符号信号を条件符号レジス
タに提供し、それによって条件符号レジスタ６０のＶビ
ットが否定されたＶ_ＣＣＲ信号を提供するためにトグル
されるようにする。前に説明したように、Ｖ_ＣＣＲ信号
は否定されてルール３のファジー入力のアドレスが内部
メモリ３２から読出されるべき次のアドレスであること
を表示する。ここに説明する例においては、前記Ｖ
_ＣＣＲ信号はルール３に対するファジー入力のアドレス
が内部メモリ３２から読出された時に前記ＲＥＶ命令の
前件部の実行中に否定される。Ｖ_ＣＣＲ信号が否定され
た時、アキュムレータ５８の内容は再び＄ＦＦの値に初
期化される。

【００９２】ＲＥＶ命令の実行を継続するとルール３の
評価が始まる。前に説明したように、ＣＰＵ１２の制御
ユニット２０はルール３の各々のファジー入力を内部メ
モリ３２から実行ユニット１４に転送するのに必要な一
連のシーケンス制御信号を提供する。ルール３の評価の
間に、内部メモリ３２は中間圧力のメンバシップ集合に
おける第２のシステム入力の帰属度がそこに記憶される
第１のアドレスを提供する。ここに説明する例において
は、前記アドレスは内部メモリ３２の１６進アドレス＄
１００５を指し示すことになる。アドレス＄１００５が
内部メモリ３２からアクセスされた時、＄ＦＦの１６進
値を有する帰属度が内部データバス３４を介してデータ
バッファ４０に与えられる。

【００９３】前に説明したように、アキュムレータ５８
の内容はＶ_ＣＣＲ信号が否定された時＄ＦＦに初期化さ
れる。データバッファ４０に記憶された帰属度がＡＬＵ
５２によってアキュムレータ５８の内容から減算された
時、ゼロの結果が生成される。該結果は負ではないか
ら、前記Ｎ信号は肯定されない。従って、レジスタスワ
ップ論理５６はイネーブルＡ信号もイネーブルＢ信号も
肯定せずかつ情報はデータバッファ４０およびアキュム
レータ５８の間で転送されることはない。

【００９４】ルール３のファジー入力のメモリロケシー
ションの終りで、バッファアドレスが比較器７２によっ
て認識される。比較器７２は肯定されたトグル信号を条
件符号論理回路４７に提供する。条件符号論理回路４７
は次に条件符号信号を条件符号レジスタ６０に提供し、
それによって条件符号レジスタ６０のＶビットが肯定さ
れたＶ_ＣＣＲ信号を提供するためにトグルされるように
する。前に説明したように、前記Ｖ_ＣＣＲ信号は肯定さ
れてルール３のファジー出力のアドレスが内部メモリ３
２から読出されるべき次のアドレスであることを表示す
る。

【００９５】続いて、ルール３のファジー出力のアドレ
スが内部メモリ３２からアクセスされ、かつ＄ＣＣの１
６進値がデータバッファ４０に提供される。＄ＣＣの１
６進値はファジー出力、アクション３、が１６進＄ＣＣ
のルール強度値を割当てられたルール２の評価の結果と
して与えられる。従って、１６進値＄ＣＣがデータバッ
ファ４０に提供される。

【００９６】ＡＬＵ５２は次にアキュムレータ５８に記
憶された＄ＦＦの１６進値をデータバッファ４０に記憶
された＄ＣＣの１６進値から減算する。結果は負の＄−
３３の値である。レジスタスワップ論理４６に提供され
た時、レジスタスワップ論理４６はイネーブルＡ信号を
肯定する。従って、セレクタ４２がアキュムレータ５８
からデータバッファ４０へとデータを通信するためにイ
ネーブルされる。データバッファ４０は前記最小帰属度
値をルール３のファジー出力、アクション３の出力、の
アドレスロケーションに転送する。従って、＄ＦＦの１
６進値がＲＥＶ命令の実行中におけるこの時点でのアク
ション３の現在のルール強度値である。

【００９７】ルール３の評価の後に、評価されるべきル
ールのアレイの終りを示す特別のバッファアドレスが比
較器７２によって検出されかつＲＥＶ命令が終了する。
その時点で、ルール１，２および３の各々は評価されて
おりかつ対応するファジー出力の各々はルール強度値が
割当てられている。ここに説明する例では、アクション
１および２の各々は１６進＄００のルール強度値が割当
てられている。さらに、アクション３は１６進＄ＦＦの
ルール強度値が割当てられている。各々のアクションが
次にデータ処理システム１０のための適切なアクション
を決定するために使用されるべく非ファジー化ルーチン
にファジー出力として提供される。例えば、アクション
３はバルブを開くためあるいはファンをターンオンする
ために非ファジー化することができる。さらに、アクシ
ョン１〜３のルール強度はファンがターンオンされるか
あるいはバルブが開かれる程度を決定するために非ファ
ジー化することができる。非ファジー化動作はデータ処
理技術においてよく知られておりかつ、従って、ここで
は詳細に説明しない。

【００９８】従って、データ処理システム１０において
ＲＥＶ命令を実行する間に、ルール１、ルール２、およ
びルール３の各々は迅速にかつ最少量の付加回路によっ
て評価される。図３に示される回路の大部分は一般にデ
ータプロセッサにおいて汎用目的の処理を行うために使
用されている。本発明を実施するためにマイクロ−ＲＯ
Ｍにおける少量の付加メモリおよび少量の付加的命令デ
コード論理が必要とされるのみである。従って、実行ユ
ニット１４においては、比較器７２およびレジスタスワ
ップ論理回路４６が伝統的に必要とされるロジックに加
えて必要とされる。

【００９９】ルール評価ステップ全体は完全にＲＥＶ命
令の実行中に処理されるから、より高速の実行時間が達
成できる。ルール評価ステップの従前の構成において
は、数多くのステップを有するソフトウェアプログラム
が必要とされた。例えば、ＭＣ６８ＨＣ１１の命令セッ
トを使用して構成されたソフトウェアプログラムは典型
的にはルール評価ステップを行うために３０の命令を必
要とする。ＲＥＶ命令はＭＣ６８ＨＣ１１のプログラム
の３１個すべての命令を置き換える。従って、ルール評
価ステップを実行するのに通常必要な実行時間が単一の
ＲＥＶ命令の実現によって大幅に低減される。

【０１００】さらに、ＲＥＶ命令は非常に柔軟性があり
かつ固定された数のファジー入力またはファジー出力を
必要としない。バッファアドレスを検出しかつそれに従
ってＶ_ＣＣＲ信号をセットすることにより、実行ユニッ
ト１４は、それぞれ、ファジー出力およびファジー入力
の最大または最小値を提供する。データ処理システム１
０のユーザは内部メモリ３２の所定のロケーションに評
価されるべきルールに対するフォーマットを格納するこ
とを要求されるのみである。各ルールが所定のメモリロ
ケーションに記憶される従来技術の解決方法において
は、該ルールは第１の所定の数のファジー入力および第
２の所定の数のファジー出力をルールごとに有する固定
されたフォーマットに従わなければならない。もしバッ
ファアドレスが検出されずかつ固定数のファジー入力お
よびファジー出力が各ルールに対して要求されれば、よ
り少ないファジー入力またはファジー出力を有するルー
ルのために多量のメモリが浪費されることになる。

【０１０１】また、各ルールはメモリのアレイに記憶さ
れ外部ソースからの割込みなしに評価できるから、１つ
より多くのルールが各々のＲＥＶ命令に対して評価でき
る。第１のルールが評価された後、第２のルールがデー
タ処理システム１０のユーザからの付加的な情報を引き
出すことなしに直ちに評価できる。各ルールはアレイの
終りに到達するまで取り出すことができる。アレイの終
りは特別のバッファアドレスによって表示される。従来
の構成におけるルール評価ステップの実行の間には、各
ルールは別個に評価された。従って、前のソフトウェア
技術を使用して複数のルールを評価するのに必要な時間
はＲＥＶ命令を使用して同じ複数のルールを評価するの
に必要な時間よりも長くなる。

【０１０２】ここに説明した本発明の構成においては、
ＲＥＶ命令の実行は何らの中間結果を失うことなく割込
むことができる。該割込みが処理された後、ＲＥＶ命令
の実行は該ＲＥＶ命令が割込まれたポイントで再開でき
る。ＲＥＶ命令は内部メモリ３２におけるルールアレイ
へのポインタが割込みの間にセーブされるインデクスレ
ジスタに記憶されているため割込まれてもよい。さら
に、Ｖ_ＣＣＲビットの状態は割込み中に変更されない
が、その理由は該ビットが割込み動作の間に変更されな
い条件符号レジスタ、すなわちプロセッサステータスレ
ジスタに記憶されるからである。最小および最大動作の
中間結果もアキュムレータ５８に記憶される。前に述べ
たように、アキュムレータ５８は割込み動作の間に変更
されない。従って、ＲＥＶ命令が多数のルールを処理す
る場合に時間を消費しても、該命令はデータ処理システ
ム１０のユーザによって割込むことができ、それによっ
てより緊急の動作を行うことができる。ＲＥＶ命令の実
行はより緊急の動作が完了した時に再開される。

【０１０３】ここに説明した本発明の構成は実例によっ
てのみ与えられている。しかしながら、ここに説明した
機能を実行するために数多くの他の構成も存在し得る。
例えば、評価されるべきルールのルールベースのスター
トはＲＥＶ命令のオペランドとして与えることができ
る。さらに、各々のルールおよび該ルールの評価中に使
用されるファジー入力を記憶するためにデータ処理シス
テム１０の外部のメモリ回路を使用することができる。
また、前記ＮおよびＶ_ＣＣＲ信号は本発明のこの構成で
はレジスタスワップ論理４６の動作を制御するために使
用されているが、データ処理システム１０内の他の信号
も容易に使用するようにすることができる。さらに、レ
ジスタスワップ論理５６において使用される論理ゲート
もまたＮＡＮＤ，ＯＲ，ＮＯＲまたは排他的ＯＲゲート
のような、他の論理回路と置き換えることができる。

【０１０４】ここでは本発明の原理が説明されたが、当
業者は上記説明は実例によってのみ行われており、かつ
本発明の範囲を制限するものとして行われていないこと
は明瞭に理解できる。従って、添付の特許請求の範囲に
より、本発明の真の精神および範囲内にある本発明のす
べての変形をカバーすることを意図している。

【０１０５】

【発明の効果】以上のように、本発明によれば、単一の
“ＲＥＶ”ソフトウェア命令によってデータ処理システ
ムで複数のファジー論理ルールを極めて迅速かつ過剰な
ハードウェア要求なしに評価することが可能になる。

【図面の簡単な説明】

【図１】ファジー論理を説明するために使用されるいく
つかの一般的な概念および基本的な用語を示すグラフで
ある。

【図２】本発明に係わるデータ処理システムを示すブロ
ック図である。

【図３】図２のデータ処理システムにおける実行ユニッ
トを示すブロック図である。

【図４】図３のレジスタスワップ論理回路の詳細な構成
を示す論理回路である。

【図５】図２の内部メモリにおける評価されるべきルー
ルのアレイを示すメモリマップ図である。

【図６】本発明に係わるＲＥＶ命令の実行の間に行われ
る機能の流れを示すフローチャートである。

【符号の説明】

１０ データ処理システム １２ 中央処理ユニット（ＣＰＵ） １４ 実行ユニット １６ バス制御論理回路 １８ 命令デコード論理回路 ２０ 制御ユニット ２２ シーケンサ ２４ 発振器 ２６ 電源回路 ２８ タイミング回路 ３０ 外部バスインタフェース ３２ 内部メモリ ３４ 内部データバス ３６ 内部アドレスバス ３８ タイミング制御バス ４０ データバッファ ４２ セレクタ ４４ 第２のセレクタ ４６ レジスタスワップ論理回路 ４７ 条件符号論理回路 ４８ Ａ−入力制御回路 ５０ Ａ−入力マルチプレクサ ５２ 演算論理ユニット（ＡＬＵ） ５４ Ｂ−入力制御回路 ５６ Ｂ−入力マルチプレクサ ５８ アキュムレータ ６０ 条件符号レジスタ ７２ 比較器

フロントページの続き (72)発明者 ジェイムズ・エル・ブロスジニ アメリカ合衆国テキサス州78749、オース チン、フェンス・ライン 6901

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ファジールール評価操作を行なうために
   デジタルデータプロセッサ（１０）を動作させる方法で
   あって、 １）あるメモリロケーション（３２）からアドレス値を
   読出す段階、 ２）前記アドレス値を第１の境界値と比較し（７２）か
   つもし前記アドレス値が前記第１の境界値と整合すれば
   前記ファジールール評価操作を終了する段階、 ３）前記アドレス値を第２の境界値と比較し（７２）か
   つもし前記アドレス値が前記第２の境界値と整合すれば
   第１のフラグ信号（４７）の状態を変更する段階、 ４）もし前記アドレス値が前記第１および第２の境界値
   のいずれとも整合せずかつ前記第１のフラグ信号が第１
   の状態にあれば、前記アドレス値によって特定されるメ
   モリロケーションからメンバシップ関数値を読出しかつ
   該メンバシップ関数値を用いて第１の演算操作を行なう
   段階（５２）、 ５）もし前記アドレス値が前記第１および第２の境界値
   のいずれとも整合せずかつ前記第１のフラグ信号が第２
   の状態にあれば、前記アドレス値によって特定されるメ
   モリロケーションから結果値を読出し、該結果値を使用
   して第２の演算操作を行ない（５２）、かつ前記第２の
   演算操作の結果を選択的に前記アドレス値によって特定
   されるメモリロケーションに書き込む段階、そして ６）前記段階１）〜５）を反復する段階、 を具備することを特徴とするファジールール評価操作を
   行なうためにデジタルデータプロセッサを動作させる方
   法。
2. 【請求項２】 ファジールール評価操作を行なうために
   デジタルデータ処理システムを動作させる方法であっ
   て、 １）メモリ（３２）から、次の段階、すなわち、 ｉ）前記メモリのあるロケーションからアドレス値（７
   ２）を読み出す段階、 ｉｉ）前記アドレス値が第１の境界値と整合するか否か
   を判定する段階、 ｉｉｉ）もし前記アドレス値が前記第１の境界値と整合
   すれば前記複数のメンバシップ値を読出す段階を終了す
   る段階、 ｉｖ）もし前記アドレス値が前記第１の境界値と整合し
   なければ、前記アドレス値によって特定される前記メモ
   リのロケーションからメンバシップ関数値を読出す段
   階、そして ｖ）前記段階１）ｉ）〜１）ｉｖ）を反復する段階、 を行なうことによって複数のメンバシップ関数値を読出
   す段階、 ２）前記複数のメンバシップ関数値（４６）の内の最も
   小さなものを判定する段階、そして ３）以下の段階、すなわち、 ｉ）前記メモリ（３２）のあるロケーションからアドレ
   ス値を読出す段階、 ｉｉ）前記アドレス値が第２の境界値（７２）と整合す
   るか否かを判定する段階、 ｉｉｉ）もし前記アドレス値が前記第１の境界値と整合
   すれば前記複数の結果値を決定する段階を終了させる段
   階、 ｉｖ）もし前記アドレス値が前記第２の境界値と整合し
   なければ前記アドレス値によって特定される前記メモリ
   のロケーションから結果値を読出す段階、 ｖ）前記読出した結果値を前記複数のメンバシップ値の
   内の最も小さなものと比較する段階、 ｖｉ）もし前記読出した結果値が前記複数のメンバシッ
   プ値の内の最も小さなものより小さければ、前記複数の
   メンバシップ値の内の最も小さなものを前記アドレス値
   によって特定されるメモリの前記ロケーションに記憶す
   る段階、そして ｖｉｉ）前記段階３）ｉ）〜３）ｖｉ）を反復する段
   階、を行なうことによって複数の結果値を決定する段
   階、 を具備することを特徴とするファジールール評価操作を
   行なうためにデジタルデータ処理システムを動作させる
   方法。
3. 【請求項３】 デジタルデータプロセッサ（１０）を動
   作させる方法であって、 第１の命令をデコードする段階、そして前記第１の命令
   のデコードに応じて、 １）インデクスレジスタの内容によって特定されるメモ
   リロケーションからアドレス値を読出す段階、 ２）前記インデクスレジスタの内容を増分する段階、 ３）前記アドレス値を第１の境界値と比較し、かつもし
   前記アドレス値が前記第１の境界値（４７）と整合すれ
   ば前記第１の命令の実行を終了させる段階、 ４）前記アドレス値を第２の境界値と比較し、かつもし
   前記アドレス値が前記第２の境界値と整合すれば第１の
   フラグ信号の状態を変更する段階、 ５）もし前記アドレス値が前記第１および第２の境界値
   のいずれとも整合せずかつ前記第１のフラグ信号が第１
   の状態にあれば、前記アドレス値によって特定されるメ
   モリロケーションから第１のデータ値を読出しかつ該第
   １のデータ値を使用して第１の演算操作（５２）を行な
   う段階、 ６）もし前記アドレス値が前記第１および第２の境界値
   のいずれとも整合せず、かつ前記第１のフラグ信号が第
   ２の状態にあれば、前記アドレス値によって特定される
   メモリロケーションから第２のデータ値を読出しかつ該
   第２のデータ値を使用して第２の演算操作（５２）を行
   ない、該第２の演算操作の結果を選択的に前記アドレス
   値によって特定されるメモリロケーションに書き込む段
   階、そして ７）前記段階１）〜６）を反復する段階、を行なう段
   階、 を具備することを特徴とするデジタルデータプロセッサ
   （１０）を動作させる方法。