JPH02294831A - デジタルファジィ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ファジィ推論を行なうデジタルファジィ回路
に係り、特にファジィ推論入力値もあいまいな値として
パラメータで設定できるデジタルファジィ回路に関する
。

［従来の技術］ 周知のように、ファジィ理論は、１９７４年にロンドン
大学のマダムニ教授により提案され、その後、種々の実
現手段が提案されている。その代表的な例として、たと
えば文献、ＩＥＩＥＥ　ＩＥＸＰＥＩ？Ｔ（Ａｕｇ．１
９８６年）には、ノースカロライナ大学やＡＴ＆Ｔベル
研究所で実施した、ファジィ推論入力値にあいまいさを
持たせたメモリ方式によるファジィ推論技術が開示され
ている。

〔発明が解決しようとする課’ＸＪ３ しかし、上記メモリ方式は、あいまいなデータをメンバ
シップ値として離散的にメモリ上に表わしているため、
ファジィ推論のための演算はシリアルに行なわなければ
ならず、その結果、推論速度をあまり速くすることはで
きないという問題があった。

本発明は、このような課題に着目してなされたもので、
その目的とするところは、ファジィ推論入力値もあいま
いな値としてパラメータで設定でき、推論速度の高速化
が図れるデジタルファジィ回路を提供することにある。

［課題を解決するための手段】 本発明は、ファジィ推論を行なうデジタルファジィ回路
において、あいまいな入力値を入力メンバシップ関数と
して入力するデータ入力手段と、このデータ入力手段で
入力されたあいまいな入力値とファジィルールの前件部
メンバシップ関数とから、前記あいまいな入力値を確定
入力値に変換する変換手段とを具備したことを特徴とし
ている。

［作　用］ 本発明によるデジタルファジィ回路は、あいまいなデー
タを少ないパラメータで表現することにより、複数のあ
いまいなデータをパラレルに処理することが可能であり
、その結果、ファジィ推論が高速に行なえる。

［実施例１ まず、本発明の実施例を説明するに先立って、第９図を
参照してファジィ推論の概要について説明する。ファジ
ィ推論とは、人間が０常の中で使用するあいまいな言葉
で表現したファジィ・ルール（ファジィ推論規則）を用
いた推論である。ファジ４’ルールはｒＨ　Ａ−ＢＩＧ
　ａｎｄ　１３−ＮＯＲＭＡＬ　ＬｈｏｎＸ−ＳＭＡＬ
ＬＪのように記述できる。

第９図において、Ａ，Ｂは入力変数、Ｘは出力変数であ
る。ルールが成立するための条件を書いた部分であるｆ
ｉｒ　Ａ−ＢＩＣ　ａｎｄ　Ｂ−ＮＯＲＭＡＬ　Ｊを前
件部、その結論部分であるｒＸ−ＳＭＡＬＬ　Ｊを後件
部という。ファジィ推論では、各入力変数を０〜１の値
に変換して演算するが、この変換を定義するのがメンバ
シップ関数（前件部メンバシップ関数）である。

メンバシップ関数は、ファジィ・ルールで取扱う命題（
ＢＩＧ，　ＮＯＲＭＡＬ．　ＳＭＡＬＬなど）ごとに定
義されている。メンバシップ関数を参照して入力変数が
各命題を満足する度合いを計算する。前件部に命題が複
数ある場合は、そのうちの最小値を求める。これを最小
値（Ｍ　Ｉ　Ｎ）演算という。次に、各ルールごとのメ
ンバシップ値を合成する。これは、各ルールの後件部を
比べ、その最大値をとり、新しいメンバシップ関数を作
ることにより行なわれる。これを最大値（ＭＡＸ）演算
という。この合成されたメンバシップ関数の重心値が推
論結果（出力値）となり、これに基づいて後段の制御が
行なわれる。

なお、第９図にはファジィ推論方式の代表的な例を示し
たが、他にもいくつかの推論方式が提案されている。こ
こでは、第９図のファジィ推論方式にしたがって説明す
るが、本発明は他のファジィ推論方式を採用した場合で
も適応可能である。

次に、本発明の実施例について図面を参照して説明する 第８図は、上記したようなファジィ推論を行なうデジタ
ルファジィ回路の全体的な構成を示すものである。すな
わち、各ルールごとにファジィ推論回路ＦＺ−１，ＦＺ
−２，・・・が設けられ、ファジィ推論回路ＦＺ−１，
ＦＺ−２，・・・の各出力がメンバシップ関数合成回路
（最大値演算回路）９４０を介して重心演算回路９５０
に入力され、それから推論結果が出力されるようになっ
ている。

ファジィ推論回路ＦＺ−１，ＦＺ−２，・・・は、メン
バシップ関数定義回路９１０、最小値（Ｍ　Ｉ　Ｎ）演
算回路９２０、および後件部メンバシップ関数定義回路
９３０からなる。ここに、メンバシップ関数定義回路９
１０は前件部入力の数だけ設けられている。メンバシッ
プ関数定義回路９１０は、メンバシップ関数定義パラメ
ータに基づきメンバシップ関数の定義を行ない、メンバ
シップ関数を参照して各前件部入力がルールを満足する
度合い（メンバシップ値）を計算し、出力する。ここで
は、メンバシップ関数定義回路９１０は１つのルール中
２つとしているが、３つ以上の場合もある。

各ルールごとのメンバシップ関数定義回路９１０から出
力された複数のメンバシップ値は、最小値演算回路９２
０により最小値が選択され、後件部メンバシップ関数定
義回路９３０に倶給される。後件部メンバシップ関数定
義回路９３０は、後件部メンバシップ関数定義パラメー
タおよび後件部入力に基づき後件部メンバシップ関数の
定義を行ない、最小値演算回路９２０の出力からルール
に適合した後件部メンバシップ関数を作る。各ルールご
との後件部メンバシップ関数は、メンバシップ関数合成
回路９４０で最大値演算により合成される。この合成結
果がファジィ推論結果となる。

さらに、ファジィコントローラを実現する場合は１つの
確定値が必要であるので、合成結果の重心演算を行なう
。重心演算回路９５０は、合成されたメンバシップ関数
からその重心値を計算し、出力する。この出力がファジ
ィコン１・ロール用出力となる。

以下、各回路の詳細を説明する。まず、メンバシップ関
数定義回路９１０について説明する。

般に、メンバシップ関数は第１０図に示すような曲線で
表現されるが、第１１図に示すように直線で表現しても
実用上は問題ない。さらに、メンバシップ値は通常［０
．１１の連続的な値をとるが、第１１図のように離散的
な値から表現してもよく、この方がディジタル回路の設
計上、取扱い易い。

このため、メンバシップ関数を定義するために、第１２
図のような１６Ｘ３２のマトリクスを考える。メンバシ
ップ値は［０．１１を１６分割して４ビットのバイナリ
コードで表現する。このようにすると、メンバシップ値
は０から１５までの離散的な値となり、１６Ｘ３２のマ
トリクス上に表現できる。

一方、同様に入力変数の値も０から３１までの５ビット
のバイナリコードで表現する。メンバシップ関数を第１
１図のような三角形とすれば、メンバシップ関数μ（Ｘ
）はメンバシップ値が最大値「１５」を示す入力値ＸＯ
と入力値Ｘにおけるメンバシップ値の傾きＫで定義する
ことができる。

この例では、入力Ｘは５ビット、メンバシップ関数μ（
Ｘ）は４ビットとしているが、使用状況に合せてビット
数を設定すればよく、このビット数に限定する必要はな
い。

メンバシップ関数の鎖は後段の演算で全部必要である訳
ではなく、前件部入力Ｘ１に対応したメンバシップ値μ
（ＸＩ　）がｉりられればよい。第１２図の１６Ｘ３２
のマトリクス上でメンバシップ関数を定義すると、メン
バシップ関数μ（Ｘｉ　）は次式で表わすことができる
。

μ（Ｘｌ）＝　１　５−Ｋｘ　ｌ　Ｘｏ−Ｘ１　　ｌ　
　　・・・（１）ここで、Ｘｏはメンバシップ関数μ（
Ｘ）が最大値「１５」を取るＸの値、ＸＩは前件部入力
、Ｋはメンバシップ関数の傾きを示す。第１２図の例で
は、Ｘｏ　＝１２，Ｋ−２である。

′ｆＳ１３図は、上記（１）式に基づいて構成されたメ
ンバシップ関数定義回路９１０の第一例を示している。

この回路の入力は、定義パラメータＸｏ，Ｋ１前件部入
力Ｘｌ１形状パラメータＫＩＫ２（後で説明する）であ
る。ここでは、まず、第１減算回路１でＸｏとＸｔの減
算結果の絶対値Ｘｏ−Ｘｌｌを求める。次に、乗算回路
２でメンバシップ関数の傾きＫと減算結果ｌＸｏＸＩ　
　ｌとの積：　Ｋｘ　ｌ　Ｘｏ　−ＸＩ　　Ｉを求め、
第２減算回路３でメンバシップ値の最大値「１５」とＫ
ｘｌＸｏ−Ｘｌｌとの差：１５−ＫＸＩＸｏＸＩ　　ｌ
を求めることにより、入力値Ｘ１に対するメンバシップ
関数値μ（Ｘｉ　）を得ることかできる。

このとき、第２減算回路３における減算の結果、「μ（
Ｘｌ　）＜ＯＪとなり、アンダフローが発生した場合に
は、その減算結果、すなわちメンバシップ値μ（Ｘｉ　
）を最小値「０」に固定するために、第２減算回路３の
後にアンド回路４が設けられている。

なお、乗算回路２は、メンバシップ関数の形状を第１１
図、第１２図に示すような三角形（Ａ関数と呼ぶ）の形
状から他の形状（Ｎ関数、ＳｒＩ！Ｉ数、■関数）に変
換する回路（後で説明する）も含んでいる。メンバシッ
プ関数の形状は、パラメータＫｌ，Ｋ２により第１２図
に示すように変換される。Ａ関数、Ｎ関数、Ｓ関数、■
関数の形状を第１５図（ａ）〜（ｄ）にそれぞれ示す。

第１６図は、前記（１）式に基づいて構成されたメンバ
シップ関数定義回路９１０の第二例を示している。第１
６図では回路を簡単化するために、第１３図の第２減算
回路３とアンド回路４との接続順番を逆にするとともに
、アンド回路４の代りにオア回路４ａを用いている。

第１７図に第１６図の回路をディジタル論理回路で実現
した場合の具体例を示す。同図中の１．２，３．４８は
、それぞれ第１６図中の第１減算回路、乗算回路、第２
減算回路、オア回路に相当する。

第１減算回路１は、４つの４ビット全加算器５ａ，５ｂ
，５ｃ，５ｄを有する。全加算器５ａ〜５ｄは、第１８
図に示すように、１ビットの全加算器ＦＡを４個カスケ
ード接続してなる。全加ｅ器ＦＡの詳細を第１９図に、
その入出力関係を第２０図に示す。第１減算回路１は、
本来８ビットの減算回路として使用できるが、ここでは
第１２図に示した１６Ｘ３２のマトリクス上でメンバシ
ップ関数の定義を考えているので、５ビットの減算回路
として使用している。

第１減算回路１の動作を実際に１５−１９１−１４を例
にとって、第２１図〜第２３ｖ！Ｊを参照して説明する
．ｒｌ９Ｊおよび「５」を５ビットのバイナリコードで
表現すると、それぞれ“１００１１”，　　“００１０
１“となる。

「５」から「１９」を減算するのであるから、“００１
０１”　（−５）を第１７図の入力Ｘｏ　　（Ｄｌｌ，
　ＤＩ２，　Ｄ１３，　０１４，　Ｄｌ５）“１００１
１”　（−　１　９）を入力Ｘ　１　　（　Ｄ　２１，
Ｄ　２２，　Ｄ　２３，　Ｄ　２４，　Ｄ　２５）にそ
れぞれ入力する。

第１減算回路１は本来８ビット用であるので、便宜上、
ＸｏおよびＸ１を８ビットで表現すると、第２１図の符
号３０．３１で示すように”０００００１０１゜　”０
００１００１１’となる。Ｘ　ｌ　　（　Ｄ　２１−　
Ｄ　２５）は入力後、インバータ回路６ａ，６ｂ，６ｃ
，６ｄ，６ｅによって各ビットごとに反転され、１１ｎ
数表現“１１１０１１００゜　（第２１図の符号３２）
とされ、全加算器５ａ，５ｂに入力される。全加算Ｓ５
ａ，５ｂも本来は８ビット入力であるので、使用しない
上位３ビットは、あらかじめ゜１゜に固定されている。

同様に、Ｘｏ　　（　Ｄ　１１”　Ｄ　１５）も全加算
器５ａ，５ｂに入力される場合、８ビット入力のうちの
上位３ビットは“０゜に固定されている。

全加算器５ａ，５ｂでは、第２２図の符号３３で示すよ
うにＸｏとＸ１の補数、および“１“（全加算器５ｂの
キャリ入力ＣＩ）を加算する。

この加算結果は、第２２図の符号３４で示すように゜１
１１１００１０”となり、この加算によってはオーバフ
ローは発生しない。そのため、全加算６５ａのキャリ出
力Ｃｏは“０″である。ＸＩの８ビット補数表現とは２
５５−Ｘｉであり、第２２図の符号３３で示す加算は次
の演算と等しい。

Ｘｏ　＋　（２５５−ＸＩ）＋１ −２５６＋　（Ｘｏ　−Ｘｉ）　　　　　　　−（２）
したがって、この演算により全加算器５ａ，５ｂがオー
バフ口一を発生しないということは、Ｘｏ　−Ｘｉ　＜
０ということであり、この場合は全加算器５ａ，５ｂに
よる加算結果がそのままｌＸｏ−Ｘｌｌの値ということ
にはならない。

そこで、全加算器５ａのキャリ出力Ｃｏ（−“０゛）を
インバータ回路１０で反転して“１゜とし、排他的オア
（ＥＸＯＲ）回路７ａ，７ｂ，７ｃ，７ｄ，８ａ，８ｂ
，８ｃ，８ｄにより全加算器５ａ，５ｂの加算結果（８
ビット）の全ビットを反転して補数をとり、″００００
１１０１゜　（第２２図の符号３５で示す）とし、第２
３図に示すように全加算器５ｃ，５ｄにて更に“１”を
加算する。すなわち、全加算器５ｃ，５ｄは次のような
演算を行なう。

２５５　−　　１２５６＋　　（Ｘｏ−Ｘｉ）ｌ　　＋
１−２５６　−　　１２５６＋　　（Ｘｏ−ＸＩ）１−
ＸＩ　　−Ｘｏ　　　　　　　　　　　　　　　　　　
　　・・・（３）この結果、ｌＸｏ　＝ＸＩｌが全加算
器５ｃ，５ｄの出力として得られる。第２３図の符号３
７で示すように、＋５−１９１の答が“００００１　１
　１０”　（−１４）となる。

逆に、全加算器５ａ，５ｂの演算でオーバフ口一が発生
するということは、Ｘｏ−ＸＩ≧０ということであるの
で、この場合は、演算結果をそのまま出力すればよい。

全加算器５ａでオーバフ口一が発生し、キャリ出力Ｃｏ
が“１”となると、インバータ回路１０により“０”が
排他的オア回路７ａ〜７ｄ，８ａ〜８ｄの２入力のうち
の１つの入力に加えられるため、排他的オア回路７ａ〜
７ｄ，８ａ　〜８ｄによる全加算２Ｓｉ５ａ．５ｂの加
算出力の全ビットの反転は行なわれない。また、全加算
器５ｄのキャリ入力Ｃ１も“０”であるため、全加算器
５ｃ，５ｄでは全加算器５ａ，５ｂの加算結果に“０”
が加算される。したがって、全加算器５ａ，５ｂの加算
結果が、そのまま全加算器５ｃ，５ｄの加算結果として
出力される。

ここで、乗算回路２においてＫ≧１としているので、第
１減算回路１の出力は最大で「１５」でよく、「１６」
以上の場合には「０」とする必要がある。そこで、全加
算’Ｊ２　５　ｃのＬＳＢ出力Ｓｔをオア回路９ａ，９
ｂ，９ｃ，９ｄからなる回路１１により、第１減算回路
１の減算結果が「１６」以上の場合には、回路１１の出
力は全ビットが“１゛となるようにしている。また、メ
ンバシップ関数μ（Ｘ）は４ビットとしているので、全
加算器５ｃの出力Ｓ２，Ｓ３，Ｓ４は使用する必要はな
い。

乗算回路２は、メンバシップ関数の形状を入力パラメー
タＫｌ，Ｋ２により第１１図、第１２図のような三角形
から他の形状へ変換する形状変換回路２−１と、４ビッ
トのバイナリコード同士の乗算を行なう乗算回路２−２
とからなる。

形状変換回路２−１は、三角形メンバシップ関数（Ａ関
数）に対して演算加工することにより、第１５図（ｂ）
．（ｃ）．（ｄ）に示すＮ関数，Ｓ関数，■関数のメン
バシップ関数を求める回路である。メンバシップ関数の
形状は、パラメータＫｌ．Ｋ２によって決まる。第１４
図に示すように、Ｋｌ一“０“　Ｋ２−“０゛の場合に
は、形状変換回路２−１のアンド回路１９ａ，１９ｂの
出力は共に“０“となるため、排他的ノア（ＥＸＮＯＲ
）回路２０の出力は“１“となる。

これを受けてアンド回路２３ａ，２３ｂ，２３ｃ，２３
ｄは、入力Ｄ３４，　Ｄ３３，　　Ｄ３２，　　Ｄ３１
の値をそのままＤ　Ｇ４，　Ｄ　６３，　Ｄ　Ｇ２，　
Ｄ　８１として出力する。

したがって、メンバシップ関数の形状はＡ関数（第１５
図（ａ））となる。

Ｎ関数は、第１５図（ｂ）からも明らかなように、八関
数においてメンバシップ値が最大値をとる入力１ｉＩ′
ｉＸｏ≧前件部入力Ｘ１のときにメンバシップ値を最大
値としたものである。Ｘｏ≧ＸｌとはＸｏ−Ｘｉ≧０で
あり、第１減算回路１における減算結果の正負を示す信
号（インバータ回路１０の出力）ＫＯが“０”のときに
、形状変換回路２−１の出力ＤＣ４〜ＤＧＩがすべて″
０”となればよい。ただし、後段の第２減算回路３では
補数値変換を行なうので、形状変換回路２−１の出力が
ｒＯＪ　　（１０進数）であった場合、第２減算回路３
への入力はｒｌ５Ｊ，すなわちメンバシップ値の最大値
となる。Ｋ　ｌ−“Ｏ″．Ｉ（２−“１”の場合、アン
ド回路１９ａの出力は“０“となる。

また、排他的オア回路１８の出力が″１″Ｋ２−“１”
により、アンド回路１９ｂはインバータ回路２１の出力
した値をそのまま出力する。

また、前述したように、アンド回路１９ａの出力は“０
”であるため、排他的オア回路２０はアンド回路１９ｂ
の出力を反転して出力する。すなわち、この場合、排他
的オア回路２０の出力はＫＯと等しいことになる。ＫＯ
は前述したようにＸｏ−ＸＩ≧０、すなわちＸｏ≧Ｘ１
のときに“０“となるため、ＩＣ　ｌ−“０“，Ｉ（２
−“１″のとき、アンド回路２３ａ〜２３ｄは全て“０
”を出力し、ＫＯ−“１”　　（Ｘｏ　＜Ｘｉ　）の場
合には、アンド回路２３ａ〜２３ｄは入力Ｄ３４〜Ｄ３
１をそのまま出力する。したがって、Ｋｌ　一“０”，
Ｋ２−″１“のとき、Ａ関数はＮ関数に変換されたこと
になる。

Ｓ関数は、第１５図（Ｃ）からも明らかなように、Ｎ関
数とは逆にＡ関数においてＸｏ＜ＸｌすなわちＸｏ　−
ＸＩ　＜Ｑのときにメンバシップ値を最大値としたもの
ということができる。Ｋｌ−“１″　Ｋ２−″０″の場
合、アンド回路１９ｂの出力は゛０”となる。

また、排他的オア回路の出力が“１”　Ｋｌ−“１“に
より、アンド回路１９ａはＫＯの値をそのまま出力する
。また、前述したように、アンド回路１９ｂの出力は“
０”であるため、排他的オア回路２０はアンド回路１９
ａの出力を反転して出力する。Ｋｌ　−“１”　，Ｋ２
　−　“０“のとき、Ｘｏ≧Ｘ１ならばＫＯ　−　”Ｏ
”であるから、排他的ノア回路２０は“１“を出力し、
それを受けてアンド回路２３ａ〜２３ｄは入力Ｄ３４〜
Ｄ３１をそのまま出力する。また、Ｘｏ＜ＸｌならばＫ
Ｏ−“１゜であり、排他的ノア回路２０は“０゜を出力
するため、アンド回路２３ａ〜２３ｄは全て“０゜を出
力する。したがって、Ｋ１−“１″Ｋ２−“０°のとき
、Ａ関数がＳ関係へ変換されたことになる。

■関数は、その変換演算の性格上、後述する第２減算回
路３と組合せると回路が簡単になるため、後で説明する
。

第１７図において、４ビット×４ビットの乗算回路２−
２は、全加算器１４ａ，１４ｂ，１４ｃ，１４ｄ，１４
ｅ，１４ｆ，１４ｇ，１４ｈ，および半加算器１３ａ，
１３ｂ，１３ｃ．１３ｄをＨする。半加算器（ＨＡ）１
３ａ〜１３ｄの詳細を第２４図に、その人出力関係を２
０２５図に示す。

乗算回路２−２は、２個の４ビットのバイナリコード入
力のうちの一方の各ビットを参照しながら、他方を左へ
１段ずつシフトして加算を繰返すことにより乗算を行な
っている。

乗算回路２−２の動作を実際に１３Ｘ９−１１７を例に
とって、第２６図を参照して説明する。「１３」および
「９」を４ビットのバイナリコードで表現すると、それ
ぞれ“１１０１”“１００１“となる。“１１０１”を
Ｄ４１．　Ｄ４２．Ｄ４３，　　Ｄ４４へ、　“１００
１″″をＤ（ｉｌ，　　ＤＢ２．　　Ｄ６３，ＤＧ４へ
入力する場合を考えると、計算式は第２６図に符号４２
で示すようになる。まず、Ｄ４１が“１″であるので、
アンド回路１２ａ〜１２ｄの出力はＤＣＩ〜Ｄ［ｉ４の
“１゜または“θ″をそのまま出力する。また、Ｄ４２
は“Ｏｍであるので、アンド回路１２ｅ〜１２ｈの出力
は全て“０”となる。

半加算器１３ａは、アンド回路１２ｂの出力とアンド回
路１２ｅの出力とを加算する。全加算器１４ａは、アン
ド回路１２Ｃの出力、アンド回路１２ｆの出力、半加算
Ｓ１３ａのオーバフ口−（繰り上がり）Ｃｏを加算する
。全加算器１４ｂは、アンド回路１２ｄの出力、アンド
回路１２ｇの出力、全加算器１４ａのオーバフ口−（繰
り上り）Ｃｏを加算する。半加算Ｚ１３ｂは、全加算ｉ
１４ｂのオーバフロー（繰り上り）Ｃｏとアンド回路１
２ｈの出力とを加算する。アンド回路１２ａの出力は、
そのまま乗算回路２−２の出力Ｄ７１となっている。こ
れが第２６図に符号４３で示されている。

以下、同様にしてアンド回路と加算器により加算が進め
られる（第２６図の符号４４．４５参照）。

この結果、第２６図に符号４６で示す８ビットのバイナ
リコード“０１１１０１０１゜が得られる。これを１０
進数に変換するとｒｌｌ７Ｊとなり、１３ｘ９の４ビッ
トのバイナリコードの乗算が乗算回路２−２によって行
なわれたことになる。

この説明では、Ｋは整数としたが、乗算回路２−２を第
５７図に示すようにシフト演算回路（第３７図）から構
成すれば、Ｋの値として１／２，１／４などの小数も設
定可能である。

第１３図に示すメンバシップ関数定義回路９１０の第一
例では、第２減算回路３の減算結果が負である場合、後
段のアンド回路４でメンバシ１ブ関数定義回路９１０の
出力を“Ｏ”としていたが、第１７図に示したメンバシ
ップ関数定義回路９１０の第二例では、前述したように
第２減算回路３の前段に第１３図のアンド回路４に棺当
ずるオア回路４ａが接続されており、しかも第２減算回
路３は排他的オア回路１５ａ〜１５ｄのみで構成されて
いるので、この第２減算回路３では、その減算結果の正
負が判断できない。

そこで、乗算回路２−２の出力が「１５」を越える場合
、メンバシップ関数定義回路９１０の出力が″０″にな
ればよいので、乗算回路２−２の出力の上位４ビットＤ
７５〜Ｄ７８をオア回路１７，１６ａ〜１６ｄに入力す
ることにより、乗算回路２−２の出力が「１５」を越え
る場合には、オア回路４ａ　（１６ａ　〜１６ｄ）の出
力を常に「１５」となるようにしている。

第２減算回路３は、「１５」と乗算回路２の出力との差
を求める回路である。この回路の出力はメンバシップ値
であり、この実施例では前述したようにメンバシップ値
は最大で「１５」までなので、乗算回路２の８ビット出
力のうち下位４ビットＤ？１〜Ｄ７４のオア回路４ａを
介したデータＤ８１〜Ｄ８４を第２減算回路３で全ビッ
ト反転して補数をとることにより、前５ｃ！　（１）式
に示す１５−ＫｘＸｏ−Ｘｌｌの演算を行なっている。

Ｋ×Ｘｏ−Ｘｌｌは乗算回路２の乗算結果である。

次に、第２減算回路３は、前述したようにメンバシップ
関数をＶ関数（第１５図（ｄ））に変換する機能をも有
することを説明する。■関数は、第１５図（ｄ）からも
明らかなように、Ａ関数のメンバシップ値の補数をとっ
たものといえる。

方、第２減算回路３は、入力値の全ビットを反転して補
数をとることにより、１５−ＫｘｌＸｏ−ＸＩ　　＋の
演算を行なっているので、第２減算回路３で入力値の全
ビットを反転するという操作を行なわずに入力値をその
まま出力すれば、ＡＭｌ．３がＶ関数へ変換されたこと
になる。

そこで、第２減算回路３を排他的オア回路１５ａ〜１５
ｄで構成している。すなイ〕ち、メンバシップ関数をＡ
関数．Ｎ関数，Ｓ関数とする場合には、第１４図からＫ
ｌ，Ｋ２はそれぞれ“０．０“　　゜０．１゜　　“１
，０”となるので、形状変換回路２−１のナンド回路２
２はいずれの場合も“１”を出力するため、それを受け
て第２減算回路３の排他的オア回路１５ａ〜１５ｄはそ
れぞれ入力Ｄ８４〜Ｄ８１の値を反転して出力し、１５
−Ｋｘ　ｌ　Ｘｏ　−Ｘｉ　　ｌの演算を行なうことに
なる。

一方、Ｋ　ｌ−“１“，Ｋ２−“１″の場合には、ナン
ド回路２２は“０”を出力し、それを受けて排他的オア
回路１５ａ〜１５ｄはそれぞれ入力Ｄ８４〜Ｄ８１の値
をそのまま出力する。したがって、Ｋｌ一“ｌ″　Ｋ２
−“１゜のとき、八関数がＶ関数に変換されたことにな
る。

次に、最小値演算回路９２０について説明する。

ファジィ推論における最小値演算は、与えられた複数の
メンバシップ値の最小値をとるものである。

これとは逆に、最大値をとるものに最大値演算がある。

扱う数値がバイナリコードで表現されているデジタル回
路において、最小値演算回路を実現するにはデジタルコ
ンパレータを利用する方法がある。しかし、デジタルコ
ンバレー夕は２個の数値を扱う場合には比較的簡単な構
成で実現できるが、３個以上の数値を扱う場合には回路
規模が大きくなり、あまりよい方法といえない。以下に
、最小値演算回路９２０の例としてデジタルコンバレー
タを利用したものと、デジタルコンバレータを利用しな
い別の考え方によるものについて説明する。

まず、第２７図にデジタルコンパレータを伺用した最小
値演算回路９２０の一例を示す。デジタルコンバレータ
５０は、４ビットのパイナリコドを比較するものであり
、たとえば高速Ｃ　Ｍ　Ｏ　Ｓ標準ロジック集積回路（
７４ＨＣ８５など）からなる。デジタルコンバレータ５
０の人出力関係を第２８図に示す。デジタルコンバレー
タ５０は、カスケード入力端子（Ａ−Ｂ）ＩＮが常に“
１”（ハイレベル）に固定されているので、出力端子（
Ａ−Ｂ）ＯＵＴは、２個の４ビットバイナリコード入力
Ａ，ＢがＡ≠Ｂの場合には“０”を出力し、Ａ−８の場
合には“１”を出力する。同様に、出力端子（Ａ＞Ｂ）
ＯＵＴはＡ＞Ｂのとき“１”を、Ａ＜８のとき“０゜を
出力する。出力端子（Ａ＜Ｂ）ＯＵＴはＡ＜Ｂのとき“
１”を、Ａ〉Ｂのとき“０１を出力する。

バイナリコード入力Ａ，Ｂの大小関係がＡ＞Ｂの場合に
は、デジタルコンパレータ５０の出力端子（Ａ＞Ｂ）Ｏ
ＵＴは“１”を出力するため、アンド回路５３ａ，５３
ｂ，５３ｃ，５３ｄは４ビットバイナリコード入力Ｂの
各ビットＢ４，Ｂ３，Ｂ２，Ｂｌの“１”または“０゜
をそのまま出力する。このとき、出力端子（Ａ＜Ｂ）Ｏ
ＵＴおよび出力端子（Ａ−Ｂ）ＯＵＴは共に“０″を出
力するため、オア回路５１は“θ″を出力し、アンド回
路５２ａ，５２ｂ．５２Ｃ，５２ｄは全て“０″を出力
する。このため、オア回路５４ａ，５４ｂ，５４ｃ，５
４ｄはアンド回路５３ａ〜５３ｄの出力、すなわちバイ
ナリコード入力Ｂを出力する。

一方、バイナリコード入力Ａ，Ｂの大小関係がＡ≦Ｂ（
Ａ＜ＢまたはＡ−Ｂ）の場合には、出力端子（Ａ＞Ｂ）
ＯＵＴは“０゜を出力するため、アンド回路５３ａ〜５
３ｄは全て“０“を出力する。また、この場合、出力端
子（Ａ−Ｂ）ＯＵＴおよび出力端子（Ａ＜Ｂ）ＯＵＴは
どちらか一方が必ず“１“を出力するので、オア回路５
１の出力は“ｌ゜となり、アンド回路５２ａ〜５２ｄは
、バイナリコード入力Ａの各ビットＡ４，Ａ３，Ａ２，
ＡＩの″１”または“０゜をそのまま出力するため、オ
ア回路５４ａ〜５４ｄはバイナリコード入力Ａを出力す
る。

Ａ−Ｂの場合には、ＡとＢのどちらを選んでも問題ない
が、ここではＡを最小値演算の出力としている。

このように、第２７図の最小値演算回路９２０は、２個
の４ビットバイナリコード入力Ａ，Ｂに対して最小値演
算を行なっていることになる。入力が３個以上の場合に
は、入力の数をＮとすると、ＩＮＸ　（Ｎ−１）ｌ　／
２個のデジタルコンパレータと、アンド回路およびオア
回路を組合せれば最小値演算回路が実現できる。

次に、デジタルコンパレータを使用しない４ビットバイ
ナリコードの最小値演算回路９２０の一例を第２９図に
示す。図中の６４ａ，６４ｂ．６４ｃ，６４ｄ，６９ａ
．６９ｂ．６９ｃ，６９ｄ，７４ａ，７４ｂ，７４ｃ，
７４ｄは、論理的には演算を行なわないオーブンドレイ
ン出力（バイポーラ集積回路の場合はオーブンコレクタ
出力）のノン・インバーティング・バッファ回路である
。オーブンドレイン出力のノン命インバーティング・バ
ッフ７回路の例を第３０図に示し、オーブンコレクタ出
力のノン・インバーティング・バッファ回路の例を第３
１図に示す。

第３０図において、チップセレクト信号ＣＳを“０゛に
することにより、最小値演算回路９２０が動作停止中に
、プルアップ抵抗７５ａ，７５ｂ，７５ｃ，７５ｄを通
してノン・インバーティング・バッフ７回路６４ａ　〜
６４ｄ，６９ａ　〜６９ｄ，７４ａ〜７４ｄへ流入する
電流をカットし、回路の動作停止中の消費電力を減少さ
せている。これらのチップセレクト信号ＣＳを全て結合
すれば、回路を集積回路化した場合に、チップセレクト
信号ＣＳは、その集積回路の動作スタンバイ信号とする
ことができる。

第２９図の６０．６５．７０は比較演算回路であり、そ
れらの出力は信号ラインＷＯＩ．ＷＯ２，ＷＯ３．ＷＯ
４によりワイアード・オア接続されており、これらの信
号ラインがそのまま最小値演算回路９２０の出力ＤＩ，
Ｄ２．Ｄ３，Ｄ４となっている。信号ラインＷＯＩ〜Ｗ
Ｏ４のハイレベルは、プルアップ抵抗７５ａ〜７５ｄに
よって決められている。

この最小値演算回路９２０は、複数の４ビットバイナリ
コード入力に対し、それらの最上位ビット（ＭＳＢ）か
らビットごとに逐次、大小比較を行ない、最小値演算を
行なっていく。いま、３個の４ビットバイナリコード入
力Ａ，Ｂ，Ｃがそれぞれ“１００１”　（−９）．　　
“０１０１”　（一５）．“０１１０゜　（−６）であ
る場合について、第３２図を参照して説明する。まず、
最上位ビットの大小比較は、Ａ４−“１゜，Ｂ４−“０
′Ｃ４−“０゜であるから、Ａ４　＞８４−Ｃ４という
大小関係となり、この段階でＡ＞ＢかつＡｒｃ，すなわ
ちＡ，Ｂ，ＣのうちでＡが最大ということが明らかであ
るので、下位３ビットについてはＢ，Ｃについて比較を
行なえばよいことがわかる。

ここで、ノン・インバーティング・バッファ回路６４ａ
は、Ａ４−“１”であるから、その出力はオーブン、す
なわち高インピーダンス状態となる。一方、Ｂ４−Ｃ４
−“０“であるから、ノン・インバーティング・バッフ
７回路６９ａ．７４ａの出力はショート、すなわち“０
“となる。

ノン・インバーティング・バッフ７回路６４ａ，６９ａ
，７４ａの出力側は、信号ラインＷＯ４によってワイア
ード・オア接続されているため、信号ラインＷＯ４はロ
ウレベル（−“０１）となる。

したがって、最小値演算回路９２０としての出力Ｄ４−
　“０１となる。

比較演算回路６０の中の排他的オア回路６１ａは、Ａ４
　−　”１’　，ＷＯ４−“０”のため、その出力は“
１″となる。これを受けてオア回路６３ａ，６２ａ，６
２ｂの出力も“１”となり、さらにオア回路６３ｂ，６
３Ｃの出力も“１”となる。このため、ノン・インバー
ティング・バッファ回路６４ｂ．６４ｃ，６４ｄの出力
は、入力Ａ３，Ａ２，Ａｔの値にかかわらず高インピー
ダンス状態となる。このことは、すなわち、バイナリコ
ード入力Ａの下位３ビットＡ３，Ａ２，ＡＩは、最小値
演算出力の下位３ビットＤ３，Ｄ２，Ｄｌに何ら影響を
与えないと考えることができるので、バイナリコード入
力の下位３ビットについては、前述したようにＢとＣに
ついてのみ大小比較を行なうことになる。

比較演算回路６５の中の排他的オア回路６６ａは、前述
したように８４−”０’　　ＷＯ４−“Ｏ”のため、そ
の出力は“０”である。このため、オア回路６８ａは、
Ｂ３の値をそのままノン・インバーティング・バッファ
回路６９ｂへ供給する。

同様に、Ｃ４−“０″，ＷＯ４−“１″であるから、比
較演算回路７０のオア回路７３ａは、Ｃ３の値をそのま
まノン・インバーティング・バッファ回路７９ｂへ供給
する。

ここで、Ｂ３の値は“１“であり、Ｃ３の値も″１”、
すなわちＢ３−Ｃ３であるため、ノン拳インバーティン
グ・バッファ回路６９ｂ，７４ｂの出力は共に高インピ
ーダンス状態となる。前述したように、ノン・インバー
ティング・バッファ回路６４ｂの出力も高インピーダン
ス状態であるから、ＷＯ３はプルアップ抵抗７５ｃによ
りハイレベル（一″１″）となり、最小値演算回路９２
０としての出力Ｄ３は“１“となる。

比較演算回路６５の中の排他的オア回路６６ｂは、前述
したようにＢ３−“１’　　ＷＯ３−“１”のため、そ
の出力は“０゛である。また、前述したように、排他的
オア回路６６ａの出力も“０“であるから、オア回路６
７ａの出力は“０”となるため、オア回路６８ｂはＢ２
の値をそのまま出力する。同様に、Ｃ３−“１“　ＷＯ
３−“１″であるから、比較演算回路７０のオア回路７
３ｂもＣ２の値をそのまま出力する。

ここで、Ｂ２は“０゛であり、Ｃ２は゜１“であるため
、この段階でＣＡＢが明らかになる。

Ｂ２−“０″のため、比較演算回路６５のノン・インバ
ーティング・バッフ７回路６９ｃの出力はショート（一
“θ″）で、Ｃ２−“１″のため、比較演算回路７０の
ノン・インバーティング・バッフ７回路７４ｃの出力は
高インピーダンス状態となる。

また、前述したように、比較演算回路６ｏのノン・イン
バーティング・バッフ７回路６４ｃの出力も高インピー
ダンス状態であるから、ＷＯ２はワイアード・オア接続
により“０”となり、最小値演算回路９２０としての出
力Ｄ２は“０“となる。したがって、Ｃ２−“工”，Ｗ
Ｏ２−　”０”のため、排他的オア回路７１ｃの出力は
“１“となる。これを受けてオア回路７２ｂの出力は“
１゜となり、さらにオア回路７３ｃの出力も“１″とな
るため、ノン・インバーティング・バッファ回路７４ｄ
の出力は高インピーダンス状態となる。

一方、Ｂ２　−　”０”　，ＷＯ２−“ｏ”のため、排
他的オア回路６６ｃの出力は“０゜であり、前述したよ
うにオア回路６７ａの出力は“０゜のため、オア回路６
７ｂの出力は“０”となり、オア回路６８ｃは８１の値
をそのまま出力する。さらに、前述したように、既にノ
ン・インバーテイング・バッファ回路６４ｄの出力は高
インピーダンス状態であるので、結局、ＷＯ１はＡＩ，
ＣＩにかかわらずＢｌと等しいことになる。すなわち、
Ｂｌ−．“１″であるからＷＯＩ−“１“となり、最大
値演算回路９２０としての出力Ｄ！は“１”となる。

これにより、第３２図に示すように、Ｄ４−′″０’　
　Ｄ３一″１”，Ｄ２−”０’，ＤＩ−“１″となり、
第２９図の最小値演算回路９２０の出力としては“０１
０１”　　（−５）が得られる。

これは、３６ｍの入力Ａ一“１００１゜　（−９）．Ｂ
一“０１０１゜　（−５）　、Ｃ一“０１１０゜（−６
）のうちの最小値であり、３個の４ビ・ソトバイナリコ
ードの入力Ａ，Ｂ，Ｃに対して最小値演算を行なったこ
とになる。ここに、第３２図のＸは“０”１“のいずれ
でもよいことを表わす。

なお、４ビットバイナリコードの入力を４個以上にする
場合には、その入力数に応じて第２９図の比較演算回路
６０．６５．７０　（第２９図からも明らかなように同
一回路である）をワイアード・オア接続して増設すれば
よい。また、比較演算回路６０，６５．７０は、ＬＳＢ
側に回路を追加すれば５ビット以上のビット数にも対応
できる。

次に、後件部メンバシップ関数定義回路９３０およびメ
ンバシップ関数合成回路９４０について説明する。前件
部メンバシップ関数の定義のところで述べたように、後
件部メンバシップ関数も第１１図および第１２図に示す
ように三角型のメンバシップ関数（Ａ関ｖＩ）として扱
う。後件部メンバシップ関数は、第３３図に示すように
、前件部入力に対するメンバシップ値を三角形のメンバ
シップ関数の高さｈとし、後件部メンバシツブ関数の広
がりの幅をＷとするとき、その三角形メンバシップ関数
の面積Ｓとして定義される。ここで、前件部入力が複数
ある場合には、最小値演算により、その最小値をメンバ
シップ関数の高さｈとしている。後件部メンバシップ関
数Ｓは次式のように表わせる。

Ｓ　−　ｗ　Ｘ　ｈ　Ｘ　　（　１　／　２　）　　　
　　　　　　　−　−　（４）上記（４）式においてｗ
ｘ　（１／２）をＷと置き換えると、上記（４）式は次
のように変形できる。

ｓ−ｈｘｗ　　　　　　　　　　　　　・・・・・・（
５）上記（５）式のＷは後件部メンバーシップ関数を定
義するための定義バラメークであるが、Ｗは１＜ラメー
タとして相対的な変化があればよいので、上記（５）式
の演算をデジタル論理回路で実現し易いように、Ｗの基
本値を“１″として基本値に対する比としてＷを設定す
ればよい。

後件部メンバシツブ関数が定義されると、後件部入力に
より後件部メンバシツブ関数の位置（以後アドレスと呼
ぶ）が決まる。このアドレスは第３４図に示すように７
個あるのが一般的である。

それぞれのラベルは次のことを表わす。

Ｎ　Ｂ　：　Ｎｏｇａｔｌｖｏ旧ｇ（かなり小さい）Ｎ
　Ｍ　：　ＮｅｇａＬ１ｖｅ　Ｍｅｄｉｕｍ　　（小さ
い）Ｎ　Ｓ　：　ＮｅｇａＬｅｖｅ　Ｓｍａｌｌ　（や
や小さ−１）Ｚ　Ｏ　：　Ｚｅｒｏ　（ゼロ） Ｐ　Ｓ　：　Ｐｏｓ１ｔ１ｖｅ　Ｓｍａｌｌ　（やや大
きい）Ｐ　Ｍ　：　Ｐｏｓｌｔｉｖｏ　Ｍｃｄｌｕ＊　
　（大きい）Ｐ　Ｂ　：　Ｐｏｓｉｔｉｖｏ旧ｇ（かな
り大きい）複数のファジィ・ルールから、前記（５）式
の後件部メンバシップ関数Ｓが定義され、後件部メンバ
シップ関数定義回路９３０から出力されると、メンバシ
ップ関数合成回路９４０は個々のアドレス（ラベル）に
ついて最大値演算により関数の合成が行なわれる。

第３５図は、デジタル論理回路で構成したファジィルー
ルごとの後件部メンバシップ関数定義回路９３０の構成
図を示している。後件部メンバシップ盟数定義回路９３
０は、三角形である後件部メンバシップ関数の面積Ｓ（
前記（５）式参照）を求める。後件部メンバシップ関数
定義回路９３０は、４ビットのバイナリコード加減算回
路１４０とシフト演算回路１４１を有する。加減算回路
１４０は、前件部メンバシップ関数定義回路９１０（第
１７図）で説明した第１減算回路１を変形して加算回路
としても使用できるようにしたものであり、その回路構
成を第３６図に示す。

すなわち、加減算回路１４０は、第１減算回路１のイン
バータ回路６ｂ〜６ｅを排他的オア回路１６２ａ，１６
２ｂ．１６２ｃ，１６２ｄに変え、加減算切換えの入力
ＳＵＢを追加したものである。

ここで、入力ＳＵＢを″１″にすると、排他的オア回路
１６２ａ　〜１６２ｄは入力ｂ４，ｂ３，ｂ２，ｂｌに
対してインバータ回路と同様の働きをし、アンド回路１
６３はインバータ回路１６４の出力をそのまま出力する
ので、第１減算回路１を４ビット川にした場合と同様の
動作を行なう。

逆に、入力ＳＵＢを“Ｏ″にすれば、排他的オア回路１
　６　２　ａ　〜］．　６　２　ｄは入力ｂ４〜ｂ１を
そのまま出力し、アンド回路１６３は“Ｏ゜を出力する
ため、誹他的オア回路１６５ａ−１６５ｄおよび４ビッ
ト全加算器１６１は論理的に何も演算を行なわないため
、加減算回路１４０は加算器として動作する。

シフト演算回路１４１の詳細を第３７図に示す。

シフト演算回路１４１は、６ビットのバイナリコド入力
に対して、その各ビットをシフト制御入力ＳＴＩ，ＳＴ
２により設定された段数に応じてＬＳＢ　（最下位ビッ
ト）側ヘシフトするものであり、その入出力関係を第３
８図に示す。シフト制御入力がＳＴ’）一“０゜，ＳＴ
Ｉ−　”０”　（７）とき、ノア回路１５０ａは“１゜
を出力するため、アンド回路１５１ａ，　　１５ｌｂ，
　　１５１ｃ，　　ｌ　５１ｄ，１５１ｅ，１５１ｆは
それぞれ入力ＡＩｍ　−ＡＩの値をそのまま出力する。

ノア回路１５０ｂ，１５０ｃは共に“０゜を出力するた
め、アンド回路１５２ａ，１５２ｂ，１５２ｃ，１５２
ｄ，１５２ｅ，１５３ａ，１５３ｂ，１５３ｃ，１５３
ｄは全て“０“を出力する。これにより、オア回路１５
４，１５５ａ，１５５ｂ，１５５ｃ，１　５５ｄは、そ
れぞれＡ５〜ＡＩの値を出力する。

したがッテ、ＳＴ２−　”０’　，ＳＴＩ−　”０’　
（７）ときはシフトは行なわれず、人カＡ６〜ＡＩは出
力Ｂ［ｉ−Ｂｌへそのまま出力される。

ＳＴ２−“Ｏ”，ＳＴＩ−“１″のときは、ノア回路１
５０ａ，１５０ｃは共に”０゜を出カするため、アンド
回路１　５１　ａ　〜１　５１　ｆ．１５３ｄ〜１５３
ｄは全て“Ｏ“を出力する。ノ７ｔｕｌＷ１５０ｂは″
１″を出力するため、アンド回路１５２ａ〜１５２ｅは
それぞれ入力ＡＯ〜Ａ２の値をそのまま出力する。これ
により、オア同路１　５４，１．５５ａ　〜１　５５ｄ
はそれぞれ入力Ａ６〜Ａ２を出力し、Ｂｅは“０“とな
る。したかって、入力Ａ６〜Ａ１は１段ＬＳＢ側ヘシフ
トされ、ＢＧ−Ｂｌへ出力される。

ＳＴ２−“１″．ＳＴＩ−“０“のときは、ノア回路１
５０ａ，１５０ｂは共に“０”を出力するため、アンド
回路１５１ａ〜１５１ｆ，１５２ａ〜１５２ｅは全て“
０“を出力する。ノア回路１５０ｃは“１“を出力する
ため、アンド回路１５３ａ　〜１５３ｄはそれぞれ入力
ＡＧ　Ａ３の値をそのまま出力する。これにより、オア
回路１５５ａ　〜１５５ｄはそれぞれ入力ＡＧ　〜Ａ３
を出力し、一方、オア回路１５４は″０″を出力し、Ｂ
６は“０“である。したがって、入力八〇〜Ａｌは２段
ＬＳＢ側ヘシフトされ、Ｂ６〜Ｂ１へ出力される。

ＳＴＩ−“１”，ＳＴ２−“１”のときは、ノア回路１
５０ａ−１５０ｃは全て“０”を出力するため、アンド
回路１５１ａ〜１５１ｆ，１５２ａ　〜１５２ｅ，１５
３ａ　〜１５３ｄも全て“０゜を出力し、さらに、それ
を受けてオア回路１５４，１５５ａ　〜１５５ｄも全て
“ｏ”を出力ずる。したがって、出力８８〜Ｂｌは入力
Ａ６〜Ａ１の値にかかわらず全て“０″となる。

なお、このシフト演算回路１４１は、後述する重心演算
回路９５０でも使用する都合」二、６ビ・ント入力、６
ビット出力となっているが、後件部メンバシップ関数定
義回路９３０では４ビットあれば十分であるので、第３
５図ではシフト演算回路１４１の入力の上位２ビットＡ
（ｉ，Ａ５の値は“０゛に固定している。

前述したように、《５》式のＳを求めるのに必要ナパラ
メータＷは、計算を簡略化するためにその基本値を１．
０としている。そして、この実施例テハ、Ｗ−１．０（
７）他１１：Ｗ−０．７５，Ｗ−１，２５，Ｗ−１．５
の３つの値を設定できるようにしてある。Ｗはそれぞれ
第３９図に示す２ビットバイナリコードＷＢＩ　，ＷＢ
２により可変される。すなわち、第３−５図の後件部メ
ンバシツブ関数定義回路９３０において、ＷＢ２−“０
″ＷＢＩ−“０＃のときはアンド回路１４２は“０゜を
出力するため、加減算回路１４０は加算器として動作す
る。

一方、ノア回路１４３は“１”を出力するために、それ
を受けてオア回路１４４ａ，１４４ｂは共に“１“を出
力する。また、インバータ回路１４５は“１”を出力す
るため、アンド回路１４６の出力は１１″となり、結局
、シフト演算回路１４１のＳＴ２．ＳＴＩは共に“１゜
が入力されるため、第３８図の関係から、シフト演算回
路１４１はＢ（ｉ−Ｂｌに全て“０゜を出力する。した
がって、加減算回路１４０では、「ｈ」とｒＯＪとの加
算が行なわれるため、ＷＢ２　−“０゜、ＷＢｌ一“０
“のときには後件部メンバシップ関数定義回路９３０の
出力Ｓはｈとなり、前記（５）式からＷ−１．０という
ことになる。

ＷＢ２−“０“　ＷＢＩ−“１″のときは、ＡＮＤ回路
１４２は′０″を出力するため、加減算回路１４０は加
算器として動作する。一方、ノア回路１４３は“０“を
出力するために、それを受けてオア回路１４４ａ，１４
４ｂはそれぞれＷＢ２　，ＷＢＩの値をそのまま出力す
る。インバータ回路１４５は″′１゜を出力するために
、アンド回路１４６はオア回路１４４ｂの出力をそのま
ま出力する。したがって、シフト演算回路１４１のＳＴ
２，ＳＴＩには、それぞれＷＢ２，ＷＢＩの値かそのま
ま入力される。

すなわち、ＷＢ２一″０”，ＷＢＩ−“１″であるから
ＳＴ２−　”０″，ＳＴＩ−“１゜となり、第３８図の
関係からシフト演算回路１４１は入力ＡＧ−ＡＩをＬＳ
Ｂ側へ１段シフトし、８６〜Ｂｌへ出力する。つまり、
シフト演算回路１４１へ入力されたｈは（１／２）ｈと
して出力され、加減算回路１４０ではｈと（１／２）ｈ
との加算が行なわれるため、ＷＢ２−“０“，ＷＢＩ　
−“１“のときには、後件部メンバシップ関数定義回路
９３０の出力Ｓはｈ　十（　１　／　２　）　ｈ　−　
１　．　　５ｈとなり、前記《５》式からＷ−１．５と
いうことになる。

ＷＢ２−“１″　ＷＢＩ　−“０＃のときは、ＷＢ２−
“０“　ＷＢＩ−“１″のときと同様にアンド回路１４
２は“０”を出力するため、加減算回路１４０は加算器
として動作し、またオア回路１４４ａ，アンド回路１４
６は、それぞれＷＢ２　，ＷＢＩの値をそのまま出力す
る。

すなわち、ＷＢ２曽′１”，ＷＢＩ噛１０１であるから
ＳＴ２−“１″，ＳＴＩ−“０“となり、第３８図の関
係からシフト演算回路１４１は入力ＡＯ〜ＡＩをＬＳＢ
側へ２段シフトし、８６〜Ｂｌへ出力する。つまり、シ
フト演算回路１４１へ入力されたｈは（１／４）ｈとし
て出力され、加減算回路１４０ではｈと（１／４）ｈと
の加算が行なわれるため、ＷＢ２　−　”１″，ＷＢＩ
−“０゛のときには、後件部メンバシツブ関数定義回路
９３０の出力Ｓはｈ＋（１／４）ｈ−１．２５ｈとなり
、前記（５）式からＷ−１．２５ということになる。

ＷＢ２−“１゜　ＷＢＩ−“１″のときは、アンド回路
１４２は“１ｍを出力するため、加減算回路１４０は減
算器として動作する。一方、ノア回路１４３は“０”を
出力するため、それを受けてオア回路１４４ａ，１４４
ｂは、それぞれＷＢ２　，ＷＢＩの値をそのまま出力す
る。また、インバータ回路１４５は“０“を出力するた
め、アンド回路１４６は“０°を出力する。これにより
、シフト演算回路１４１のＳＴ２にはＷＢ２の値“１゜
が入力されるが、ＳＴＩにはアンド回路１４６により′
０゜が入力される。

したがって、ＳＴ２−　−１’　，ＳＴＩ−“Ｏｍであ
るから、第３８図の関係からシフト演算回路１４１は入
力八〇〜ＡＩをＬＳＢ側へ２段シフトし、８６〜Ｂｌへ
出力する。つまり、シフト演算回路１４１へ入力された
ｈは１／４ｈとして出力され、加減算口路１４０ではｈ
から（１／４）ｈが減算されるため、ＷＢ２−“１”，
ＷＢＩ　−“１゜のときには、後件部メンバシップ関数
定義回路９３０の出力Ｓはｈ−　（１／４）ｈ−０、７
５ｈとなり、前記（５）式からＷ−０．７５ということ
になる。

なお、第３５図からわかるように、後件部メンバシ・ン
プ関数定義回路９３０の出力Ｓは５ビットのバイナリコ
ードであるが、以後の重心演算回路９５０などの説明を
簡単にするために、Ｗは１．０のみの設定とし、出力Ｓ
は４ビットのバイナリコードとしてＩ及うことにする。

ここで、Ｗ一１．０に限定した専用ファジィ回路の場合
は、後件部メンバシップ関数定義回路９３０は必要ない
。

次に、メンバシップ関数合成回路９４０を説明する。第
４０図は、デジタル論理回路で構成したメンバシップ関
数合成回路９４０の構成図を示している。メンバシップ
関数合成回路９４０は、各ルールごとの後件部メンバシ
ップ関数定義回路９３０，９３０，・・・に接続される
データセレクト回路１３２，１３２．・・・と、これら
データセレクト回路１３２，１３２，・・・の出力に接
続される最大（１／ｊ（ＭＡＸ）演算回路１３３ａ，１
３３ｂ，１３３ｃ，　　１３３ｄ，　　１３３ｅ．　　
１３３ｆ，１３３ｇからなる。

第４１図にデータセレクト回路１３２の一例を示す。後
件部メンバシップ関数定義回路９３０から供給された面
積データＳは、アドレスデコーダ１７０の出力により制
御されるアンド回路を介して出力端子Ｓｏｌ−Ｓｏ７の
いずれか１つから１」１カされる。アドレスデコーダ１
．　７　０は、たとえば標準ロジック集積回路（７４Ｈ
Ｃ２３７など）からなり、その人出力関係を第４２図に
示す。なお、第４２図において、Ｘは″０“１”のいす
れでもよいことを表わし、「※出力を保持Ｊはラッチイ
ネーブル端子ＬＥが″０”のときのアドレス状態による
。

すなわち、アドレスデコーダ１７０は、３ビットのアド
レス入力ＡＯ〜Ａ２に対して出力ＹＯ〜Ｙ７のいずれか
１つが“１゜となり、残りの７つの出力は全て“０”と
なるように定義されている。

たとえば、アドレス入力が“０００゛であったとすると
、アドレスデコーダ１７０は出力ＹＯに“１″を出力し
、他の出力Ｙ１〜Ｙ７には“０“を出力するため、入力
Ｓ１に供給された４ビットのバイナリコードは出力Ｓｏ
７から出力され、他の出力Ｓｏｌ〜Ｓｏ８は全て゜００
００″を出力する。このように、アドレスデコーダ１７
０は３ビットのアドレス入力により、入力Ｓｔを出力Ｓ
ｏｌ−Ｓｏ７のいずれかに出力する。

第４０図に示すように、データセレクト回路１３２．１
３２．・・・から出力された面積データＳは、後件部メ
ンバーシップ関数の各アドレス（ＰＢ　　ＰＭ，ＰＳ，
２０，ＮＳ，ＮＭ，ＮＢ）ごとに最大値演算回路１３３
８〜１３３ｇに入力される。最大値演算回路１３３ａ〜
１３３ｇでは、複数のファジィルールからの出力のうち
最大値を選択してファジィ推論結果を出力する。

なお、専用ファジィ回路の場合、後件部メンバシップ関
数定義回路９３０の出力Ｓは、Ｓｏｌ〜Ｓｏ７のいづれ
に接続されるかは決定しているので、このデータセレク
ト回路１３２は必要ない。

すなわち、ファジィル〜ルごとの後件部メンバシップ関
数定義回路９３０の出力Ｓを直接、ＰＢ〜ＮＢのいづれ
かの最大値演算回路１３３ａ〜１３３ｇに接続すればよ
い。

次に、最大値演算回路１３３ａ〜１３３ｇについて説明
する。ファジィ論理における最大値演算は、与えられた
腹数のメンバシップ値の最大値をとるものである。前述
した最小値演算と同碌に、扱う数値がバイナリコードで
あるようなデジタル回路において、最大ｒｉ演算回路を
実現するにはデジタルコンバレー夕などを利用する方法
がある。

しかし、デジタルコンバレー夕は２個の数値を扱う場合
には比較的簡単な構成で実現できるが、３個以上の数値
を扱う場合には回路規模が大きくなり、あまりよい方法
とはいえない。以下に、最大値演算回路１３３ａ〜１３
３ｇの例として、デジタルコンパレータを利用したもの
と、デジタルコンバレータを利用しない別の考え方によ
るものについて説明する。

まず、第４３図にデジタルコンパレー夕を利用した最大
値演算回路１３３ａ〜１３３ｇの一例を示す。４ビット
デジタルコンバレータ８０は、たとえば高速Ｃ−ＭＯ　
Ｓ標準ロジック集積回路（７４ＨＣ８５など）からなり
、その人出力関係は最小値演算回路９２０において説明
した第２８図に示すものである。デジタルコンパレータ
８０は、カスケード入力（Ａ−Ｂ）ＩＮが常に“１”（
ハイレベル）に設定されているので、２個の４ビットバ
イナリコード入力Ａ，ＢがＡ≠Ｂの場合には、出力（Ａ
−Ｂ）ＯＵＴは“０“を出力し、Ａ−Ｂの場合には“１
“を出力する。同様に、出力（Ａ＞Ｂ）ＯＵＴはＡ＞Ｂ
のとき“１“を、Ａ＜Ｈのとき“０”を出力し、出力（
Ａ＜Ｂ）ＯＵＴはＡ＜８のとき“１”を、Ａ＞８のとき
“０゛を出力する。

バイナリコード入力Ａ，Ｂの大小関係がＡ＜Ｂの場合に
は、デジタルコンバレータ８０の出力端子（Ａ＜Ｂ）Ｏ
ＵＴは“１“を出力するため、アンド回路８３ａ，８３
ｂ，８３ｃ，８３ｄは４ビットバイナリコード入力Ｂの
各ビットＢ４．Ｂ３，Ｂ２，Ｂｌの“１″または″０”
をそのまま出力する。このとき、出力端子（Ａ＞Ｂ）Ｏ
ＵＴおよび出力端子（Ａ−Ｂ）ＯＵＴは共に“０“を出
力するため、オア回路８１は“０“を出力し、アンド回
路８２ａ，８２ｂ，８２ｃ，８２ｄは全て“０°を出力
する。このため、オア回路８４ａ，８４ｂ，８４ｃ，８
４ｄはアンド回路８３ａ〜８３ｄの出力、すなわちバイ
ナリコード入力Ｂを出力する。

一方、バイナリコード入力Ａ，Ｂの大小関係がＡ≧Ｂ（
Ａ＞ＢまたはＡ−Ｂ）の場合には、出力端子．（Ａ＞Ｂ
）ＯＵＴは“０“を出力するため、アンド回路８３ａ〜
８３ｄは全て“０“を出力する。また、この場合、出力
端子（Ａ−Ｂ）ＯＵＴおよび出力端子（Ａ＞Ｂ）ＯＵＴ
はどちらか一方が必ず“１″を出力するので、オア回路
８ｌの出力は“１゜となり、アンド回路８２ａ〜８２ｄ
は、バイナリコード入力Ａの各ビットＡ４，Ａ３，Ａ２
，ＡＩの“１″または“０″をそのまま出力するため、
オア回路８４ａ〜８４ｄはバイナリコ一ド入力Ａを出力
する。

Ａ−Ｈの場合には、ＡとＢのどちらを選んでも問題ない
が、ここではＡを最大値演算の出力としている。

このように、第４３図の最大値演算回路１３３ａ〜１３
３ｇは、２個の４ビットバイナリコード入力Ａ，Ｂに対
して最大値演算を行なっていることになる。入力が３個
以上の場合には、入力の数をＮとすると、ｌＮｘ　（Ｎ
−１）ｌ　／２個のデジタルコンパレータと、アンド回
路およびオア回路を組合せれば最大値演算回路が実現で
きる。

次に、デジタルコンパレー夕を使用しない４ビットバイ
ナリコードの最大値演算回路１３３ａ〜１３３ｇの一例
を第４４図に示す。図中の１　０４　ａ，　　１　０４
　ｂ．　　１　０４　ｃ，　　１　０４　ｄ，１０９ａ
，１０９ｂ，１０９ｃ，１０９ｄ，１１４ａ，１１４ｂ
，１１４ｃ，１１４ｄは、オーブンドレイン出力（バイ
ポーラ集積回路の場合はオーブンコレクタ出力）のイン
バーテイング・バッファ回路である。オーブンドレイン
出力のインバーティング・バッファ回路の例を第４５図
に示し、オーブンコレクタ出力のインバーティングＱバ
ッファ回路の例を第４６図に示す。

ｍ４５図において、チップセレクト信号ｃｓを“０゜に
することにより、最大値演算回路１３３ａ〜１３３ｇが
動作停止中にプルアップ抵抗１１５ａ，１１５ｂ，１１
５ｃ，１１５ｄを通してインバーティング・バッファ回
路１０４ａ〜１　０　４　ｄ　，　　１　０　９　ａ　
〜１　０　９　ｄ　，　　１　１　４　ａ　〜１１４ｄ
へ流入する電流をカットし、回路の動作停止中の消費電
力を減少させている。これらのチップセレクト信号ＣＳ
を全て結合すれば、回路を集積回路化した場合に、チッ
プセレクト信号ｃｓは、その集積回路の動作スタンバイ
信号とすることができる。

第４４図において、比較演算回路１００，１０５，１１
０は、信号ラインＷＯ１〜ｗＯ４によりワイアード・オ
ア接続されており、信号ラインＷＯＩ〜ＷＯ４のレベル
をインバーティング●バッフ７回路１１６ｄ，１１６ｃ
，１１６ｂ，１１６ａで反転出力したものが最大値演算
の出力となっている。信号ラインＷＯＩ〜ＷＯ４のハイ
レベルは、プルアップ抵抗１１５ａ〜１１５ｄによって
決められている。

この最大値演算回路１３３３〜１３３ｇは、複数の４ビ
ッ１・バイナリコード入力に対し、それらの最−１−位
ビット（ＭＳＢ）からビッ１・ごとに逐次、大小比較を
行ない、最大値演算を行なっていく。いま、３個の４ビ
ットバイナリコード入力Ａ，Ｂ，Ｃにそれぞれ“０１１
０″．（−６）．”１０１０″　（−１０），　　“１
００１″　（−９）を入力した場合の動作について、第
４７図を参照して説明する。まず、最上位ビッ１・の大
小比較は、Ａ４−“０″，Ｂ４＝″１”　　Ｃ４−“１
゜であるから、Ａ４　＜８４−Ｃ４という大小関係とな
り、この段階でＡ＜ＢかつＡｒｃ，すなわちＡ，Ｂ，Ｃ
のうちでＡが最小ということが明らかであるので、下位
３ビットについてはＢ，Ｃについて比較を行なえばよい
ことがわかる。

ここで、インバーティング・バッフ７回路１０４ａは、
Ａ４−“０“であるから、その出力はオーブン、すなわ
ち高インピーダンス状５１Ｊ３となる。一方、Ｂ４−Ｃ
４−“１″であるから、インバーティング・バッフ７回
路１０９ａ，］１４ａの出力はンヨート、すなわちロウ
レベルとなる。

インバーティング・バッフ７回路１　０４　ａ，１０９
ａ，１１４ａの出力側は、信号ラインＷＯ４によってワ
イアード・オア接続されてるいため、信号ラインＷＯ４
はロウレベル（一“０“）となる。したがって、最大値
＄Ｘ算回路１３３ａ〜１３３ｇとしての出力Ｄ４は、イ
ンバーティング・バッフ７回路１１６ａによりＷＯ４が
反転されるので、Ｄ４−“１”となる。

比較演算回路１００の中のオア回路１０］ａは、Ａ４−
″０”，ＷＯ４−″０“のため、その出力は“０“とな
る。これを受けてアンド回路１０３ａ，１０２ａ，１０
２ｂの出力も“０−となり、さらにアンド回路１０３ｂ
，１０３ｃの出力も“０″となるため、インバーティン
グ・バッファ回路１０４ｂ，１０４ｃ，］０４ｄの出カ
は、入力Ａ３，Ａ２，ＡＩの値にかがかイ）らず高イン
ピーダンス状態となる。このことは、すなわち、バイナ
リコード入力八の下位３ビットＡ３，Ａ２，Ａｔは、最
大値演算出力の下位３ビットＤ３，Ｄ２，Ｄｉに何ら影
響を与えないと考えることができるので、バイナリコー
ド入力の下位３ビットについては、前述したようにＢと
Ｃについてのみ大小比較を行なうことになる。

比較演算回路１０５の中のオア回路１０６ａは、前述し
たように８４−“１″　ＷＯ４−“０“のため、その出
力は“１′である。このため、アンド回路１０８ａは、
Ｂ３の値をそのままインバーティング・バッファ回路１
０９ｂへ供給する。同様に、Ｃ４−″】″，ＷＯ４−“
０″であるから、比較演算回路１１０のアンド回路１１
３ａはＣ３の値をそのまま出力する。

ここで、第４７図に示すようにＢ３の値は“０″であり
、Ｃ３の値も″０”　（すなわちＢ３　−Ｃ３　）であ
るため、インバーティング・バッファ回路１０９ｂ．１
１４ｂの出力は共に高インピーダンス状態となる。前述
したように、インバーティング・バッフ７回路１０４ｂ
の出カも高インピーダンス状態であるから、ＷＯ３はプ
ルアップ抵抗１１５ｃによりハイレベル（一“１”）と
なり、出力Ｄ３はインバーティング・バッフ７回路１１
６ｂにより反転されて、Ｄ３−“０゜となる。

比較演算回路１０５の中のオア回路１０６ｂは、前述し
たように８３−“０”，ＷＯ３−“１”のため、その出
力は″１“である。また、前述したように、オア回路１
０６ａの出力も“１”であるから、アンド回路１０７ａ
の出カは“１″となるため、アンド回路１　０８ｂはＢ
２の値をそのまま出力する。同様に、Ｃ３−“０″，Ｗ
０３一“１”であるから、比較演算回路１１０のアンド
回路１１３ｂｔ．Ｃ２の値をそのまま出力する。

ここで、Ｂ２の値は４１ｍであり、ｃ２の値は″０゜で
あるため、この段階でＣ＜Ｂが明らがになる（第４７図
参照）。Ｂ２−″１″のため、比較演算回路１０５のイ
ンバーティング・バッファ回路１０９ｃの出力はショー
ト（＝“Ｏ”）で、Ｃ２−“０゛のため、比較演算回路
１１０のインバーティング・バッファ回路１１４Ｃの出
力は高インピーダンス状態となる。

また、前述したように、比較演算回路１００のインバー
ティング・バッファ回路１０４Ｃの出力も高インピーダ
ンス状態であるから、ＷＯ２はワイアード●オア接続に
より“０”となり、最大値演算回路１３３８〜１３３ｇ
としての出力Ｄ２は、インバーティング・バッファ回路
１１６Ｃにより反転され、Ｄ２−“１”となる。したが
って、Ｃ２−“０”　ＷＯ２−“０“のため、オア回路
１１１Ｃの出力は“０“となる。これを受けてアンド回
路１１２ｂの出力は“０“となり、さらにアンド回路１
１３Ｃの出力も“０”となるため、インバーティング・
バッファ回路１１４ｄの出力は高インピーダンス状態と
なる。

一方、Ｂ２　−　１’　．ＷＯ２−　”０’のため、オ
ア回路１０６Ｃの出力は“１”となる。また、前述した
ように、アンド回路１０７ａの出力は“１°のため、ア
ンド回路１０７ｂの出力は“１゜となり、アンド回路１
０８ＣはＢｌの値をそのまま出力する。さらに、前述し
たように、既にインバーティング・バッフ７回路１０４
ｄの出力は高インピーダンス状態であるので、結局、Ｗ
ＯＩはＡＩ，ＣＩにかかわらずＢｌの反転した値と等し
いことになる。すなわち，Ｂｌ−“０“であるから、イ
ンバーティング・バッファ回路１０９ｄによりＷＯ１−
“１”となり、最大値演算回路１３３ａ〜１３３ｇとし
ての出力ＤＩは、インバーティング・バッフ７回路１１
６ｄにより反転され、ＤＩ−“０“となる。

これにより、第４７図に示すように、Ｄ４−′″１゜　
Ｄ３　−　”０゜　Ｄ２−　　“１“，Ｄｌ園“０”と
なり、第４４図の最大値演算回路１３３ａ〜１３３ｇの
出力としては、“１０１０゜（−１０）が得られる。こ
れは、３個の入力Ａ−＝０１１０”　　（−６），Ｂ一
“１０１０”　　（−１０），Ｃ−“１００１”　　（
−９）（７）うちの最大値であり、第４４図の回路は３
個の４ビットバイナリコードの入力Ａ，Ｂ，Ｃに対して
最大値演算を行なったことになる。ここに、第４７図の
Ｘは“０゜　　“１゛のいずれでもよいことを表わす。

なお、４ビットバイナリコードの入力を４個以上にする
場合には、その入力数に応じて比較演算回路１００，１
０５，１１０　（第４４図からも明らかなように同一回
路である）をワイアード・オア接続して増設すればよい
。また、比較演算回路１００，１０５，１１０は、ＬＳ
Ｂ側に回路を追加すれば５ビット以上のビット数にも対
応できる。

次に、重心演算回路９５０について説明する。

重心演算とは、メンバシップ関数合成回路９４０で求め
られたファジィ推論結果を非ファジィ値化（ファジィ推
論結果の重心を求める）することであり、これによりフ
ァジィコントローラとしての出力値（確定値）が求めら
れる。

ファジィ推論結果は、第４８図に示すように、ＮＢから
ＰＨの位置が「０〜６」のアドレスに割当てられている
。ファジィ推論結果の形状は三角形であり、各三角形の
重心位置は、それぞれ「０〜６」で示されたアドレス値
そのもので表わされる。

一般に、物体を重心の位置が既知であるいくつかの部分
に分けた場合、その物体位置は分けられた各部分の質量
がその重心に集中している質点系の小心位置として求め
ることができる。したがって、ＮＢ，ＮＭ，ＮＳ，２０
，ＰＳ，ＰＭ，ＰＢの各三角形の而積をＳ　ＮＢ，　　
Ｓ　ＮＭ，　　Ｓ　ＮＳ，　　Ｓ　ｚＯ，ＳＰＳ，　　
ＳＰＭ，　　ＳＰＢとし、アドレス「０〜６」をそれぞ
れ質点（三角形の重心位置）までの距ばとすると、第４
８図に示すファジィ推論結果の重心は第４９図のように
置換えて求めることかできる。

そこで、アドレス「０」を中心として重心位置ＧＡを求
めると、下記《６》式で表わすことができる。

ＧＡ−　（ＳＮＭ＋２ＳＮＳ＋３ＳＺＯ＋４ＳＰＳ＋５
ＳＰＭ＋６ＳＰＢ）＋（ＳＮＩｌ＋ＳＮＭ＋ＳＮＳ＋Ｓ
ＺＯ＋ＳＰＳ＋ＳＰＭ＋ＳＰＢ）　　　−（６）ここで
、 ＳＳ −　Ｓ　ＮＭ＋　Ｓ　ＮＳ＋　Ｓ　ＺＯ＋　Ｓ　ＰＳ＋
　Ｓ　ＰＭ＋　Ｓ　ＰＢ・・（７）とすると、上記（６
）式は次のように変形できる。

ＧＡ−　（ＳＳ　＋ＳＮＳ＋２ＳＺＯ＋３ＳＰＳ＋４Ｓ
ＰＭ＋５ＳＰＩ３）÷（ＳＮＩｌ＋ＳＳ） −　ｌｓＮｓ＋ｓＰｓ＋２　（ＳＺＯ＋ＳＰＳ）　＋４
　（ＳＰＭ＋ＳＰＩ’３）十ＳＰＢ＋ＳＳ　ｌ　　＋　
（ＳＮＢ十ＳＳ　）　　　　　　　　　　　　　・・・
（８）このように、上記（８）式によれば、重心演算回
路９５０は加算器と除算器で実現できる。

ココテ、分子１ｓＮｓ＋　ＳＰＳ＋　２　（ＳＺＯ＋Ｓ
ＰＳ）十４　（ＳＰＭ＋ＳＰＩ３）　＋ｓｐｌ３＋ｓｓ
　ｌ　をＳＣＣとし、分母（ＳＮｎ＋ＳＳ）をＳＭＣと
すると、重心演算回路９５０は第５０図のように構成さ
れる。

第５０図において、演算回路２０１は、上記（８）式の
分母ＳＭＣの値を求める回路である。すなわち、最大値
演算回路１３３３〜１３３ｇから出力された面積データ
ＳＮＢ−ＳＰＩＩからＳＳおよびＳＭＣ−ＳＮＢ＋ＳＳ
を求める。ＳＮＢ−ＳＰＩ）のデータ長をそれぞれ４ビ
ットとすると、演算回路２０１は第５１図に示すように
構成される。ＳＳ．ＳＭＣは、入力データを各４ビット
としているので７ビットあればよい。第５１図において
、２１１〜２１６は４ビットの全加算器、２１７〜２２
２は１ビットの全加算器である。

演算回路２０２は、前記（８）式の分子ＳＣＣの値を求
める回路である。ＳＮＳ，　　ＳＺＯ，　　ＳＰＳ，　
　ＳＰＭ，ＳＰＢ，ＳＳの６つ入カデータより次のよう
な演算を行なう。

ＳＣＣ −　ＳＮＳ＋　ＳＰＳ＋２　　（ＳＺＯ＋ＳＰＳ）＋４
　　（ＳＰＭ＋ＳＰＢ）　　＋ＳＰＩ３＋ＳＳ　　　　
・・・（９）ＳＮＳ−ＳＰＢのデータ長をそれぞれ４ビ
ット，ＳＳのデータ長を７ビットとすると、演算回路２
０２は第５２図のように構成される。ここで、演算結果
のビット数は、前記（８）式の分Ｉリから全ての入力値
が４ビット最高値の［１５］としても１３Ｂ（Ｈ）であ
るので、９ビン１・あればよい。

第５２図において、２３０〜２３９は４ビットの全加算
器、２４０は１ビットの全加算器である。

全加算器２３０が前記（９）式のＳ　ＮＳ＋　Ｓ　ＰＳ
を、全加算器２３１が前記（９）式ノｓ　ｚｏ＋　ｓ　
ｐｓを、全加算器２３２が前記（９）式のＳ　ＰＭ＋　
Ｓ　ＰＨを、全加算器２３３，２３４が前記（９）式の
Ｓ　ＰＢ＋　Ｓ　Ｓをそれぞれ演算している。なお、全
加Ｈ３２３４のキャリ出力ＣＯは、加算結果が８ビット
以上にはならないので必要はない。

全加算器２３５．２４０は、１／２（ＳＺＯ十ＳＰＳ）
　　＋　　（ＳＰＭ＋ＳＰＢ）　　ヲ演算し、ｓ　ｚｏ
＋ｓ　ｐｓノ１ビット上に乗せているので、結果的には
ｃ　ｓ　ｚｏ十Ｓ　ＰＳ）　＋２　（　Ｓ　ＰＭ＋　Ｓ
　Ｐｌ３）を演算していることになる。全加算器２３６
，２３７は、（ＳＮＳ＋ＳＰＳ）　＋　（ＳＰＢ＋　Ｓ
Ｓ　）を演算する。全加算器２３８，　　２３９は、１
／２　　１　　（ＳＮＳ十ＳＰＳ）　　＋（ＳＰＢ＋Ｓ
Ｓ）ｌ　に全加算器２３５．２４０の演算結果を加えて
いるので、演算結果はＣ　Ｓ　ＮＳ十Ｓｔ”Ｓ）　＋　
（ＳＰＢ＋　ＳＳ　）　＋２　１　（ＳＺＯ＋　ＳＰＳ
）＋２　　（ＳＰＭ＋ＳＰＢ）ｌ　　−ＳＮＳ十ＳＰＳ
＋２　　（ＳＺＯ＋ＳＰＳ）　＋４　（ＳＰＭ＋ＳＰＢ
）　＋ＳＰＢ＋ＳＳとなり、前記（９）式と一致する。

なお、全加算器２３９のキャリ出力ＣＯも、演算結果は
９ビット，以上にならないので必要はない。

演算回路２０１，２０２の出力ＳＭＣ．ＳＣＣは除算回
路２０３に入力され、ＳＣ　Ｃ＋ＳＭ　Ｃが演算される
。除算回路２０３は、減算を繰返すことにより除算を行
なう。すなわち、波除数から除数を上位ビットを合せて
減算し、結果が正の場合は、その被除数のビット位置の
答をｒｌＪとする。

結果が負の場合は、そのビットの答を「０」とする。ま
た、結果が正の場合は余りを次の演算に使用し、結果が
負の場合は波除数をそのまま次の演算に使用する。

第５６図を参照して、”１　１　０　１　１　０’　÷
“１０１゛を例にとって説明する。まず、″１１０１１
０”から“１０１“を上位ビットを合せて減算する。こ
こでは、減算結果“０１１゛が正なので、答のビットを
″１”とし、減算結果をそのまま次の減算に与える。下
位１ビットは被除数から受取る。被除数の最下位ビット
構の破線内の「０」は小数以下まで割るためのものであ
る。

この場合、答は１／２までの精度が出せる。

同様に、減算結果“０１１゜から除数“１０１″を減算
する。この場合は結果が負なので、答のビットは「０」
となり、先の減算結果“０１１′の下位２ビット“１１
″をそのまま減算結果に与える。以下、同様に最下位ビ
ッ１・まで続けると、答は“１０１．０”となる。小数
部をもう少し精度を上げたい場合は、披除数“１１０１
０．０゜の下位ビット側に「０」を加えて左シフトして
から演算すればよい。「０」を１つ加えるごとに、１／
２．１／４．１／８と１　／　２　ｎの精度まで演算で
きる。

この方式によって構成した除算回路２０３の一例を第５
３図に示す。上述の各減算は、減算マルチブレクサ回路
２８０〜２８５によって行なわれる。第５４図は、披減
数ＳＭＣを７ビット、減数ＳＣＣを７ビット、答Ｄを１
ビット（減算できた場合はｒｌＪ　）　、余り又は被減
数ＳＭＣを６ビットとした減算マルチブレクサ回路２８
０〜２８５の詳細を示す。

第５４図において、４ビットの全加算器２５０，２５１
は、ＳＭ　Ｃ＋ＳＣ　Ｃ＋１−ＳＭ　Ｃ−ＳＣ　Ｃの演
算を行なう。答が正または「０」の場合は、全加算器２
５０のキャリ出力ＣＯに「１」が出力される。答が負の
場合はｒＯＪである。すなわち、これが除算回路２０３
の答ビットＤとなる。したがって、全加算器２５０のキ
ャリ出力ＣＯが「１」の場合は減算結果を、全加算器２
５０のキャリ出力ＣＯがｒＯＪの場合は肢減数ＳＭＣを
、インバータ２５２の信号を利用してマルチブレクスす
ることにより、減算マルチブレクサ回路２８０〜２８５
の出力結果であるＳＭＣが出力される。

第５３図に示す除算回路２０３では、ＳＭＣを３ビット
左ヘシフトして（減算マルチブレクサ２８３〜２８５の
下位ビットを「０」とし）第５５図（Ｃ）に示すように
、ＰＢアドレスを「４８」として除算結果ＧＡを求めて
いる。除算の分母、分子は、前記《６》式の条件なので
、結果は必ず３ビット（減算マルチブレクサ回路２８３
〜２８５なしで考えると）となる。したがって、減算マ
ルチブレクサ回路２８０は、ＳＭＣとＳＣＣの最上位ビ
ットを合せて、まず減算マルチブレクサ回路を通せばよ
い。

第５０図の重心アドレス決定回路２０４を説明する。こ
れは、アドレス分割データを指定することにより、ＧＡ
データ（ＮＢ−ＰＢアドレス）の値を第５５図（ａ）（
ｂ）（ｃ）のいづれかに設定するものである。ただし、
専用ファジィコントローラの場合は、出力ＧＡから出力
線を選択（ＧＡ５　〜ＧＡ２を使用する場合は第５５図
（ａ）に相当）すればよいので、重心アドレス決定回路
２０４は必要ない。汎用ファジィコントローラとして使
用する場合は、このアドレス分割指定によりアドレス数
を指定して下位ビットを合せて出力する。

重心アドレス決定回路２０４は、第３７図のシフト演算
回路１４１をそのまま使用すればよい。

ＡがＧＡ入力、ＳＴＩ，ＳＴ２がアドレス分割指定入力
に相当する。ＳＴ２，ＳＴＩが“０．０゜の場合は第５
５図（ｃ）が選択され、ＰＢアドレスが「４８」とされ
、ＳＴ２，ＳＴＩが“０．１″の場合は第５５図（ｂ）
が選択され、ＰＢアドレスが「２４」とされ、ＳＴ２，
ＳＴＩが“１．０”の場合は第５５図（ａ）が選択され
、ＰＢアドレスが「１２」とされる。

すなわち、各アドレスの間を２分割したい場合は、アド
レス分割指定０でＮＢ−ＰＢまでのアドレスは「１２」
とし、４分割したい場合はアドレス分割指定１でＮＢ−
ＰＢまでのアドレスはｒ２４」とし、８分割したい場合
はアドレス分割指定２でＮＢ−ＰＢまでのアドレスは「
４８」とする。このように、アドレス分割指定すること
により、粗いファジィコントローラ出力値または細かい
ファジィコントローラ出力値を選択することができる。

第５７図は、メンバシップ関数定義回路９１０内の乗算
回路２の変形例を示している。この乗算回路２は、切換
信号Ｋ　ｐにより乗算回路２−２とシフト演算回路２−
３とを切換え可能としたものである。Ｋｐ一“１”のと
きは４ビット×４ビットの乗算回路２−２による演算を
行ない、Ｋ　ｐ　−″０″のときはシフト演算回路２−
３による演算を行なう。

なお、ここでは、第１７図のオア回路１１を取除くとと
もに、形状変換回路２−１を６ビット対応にする必要が
ある。こうすれば、Ｋの値を設定できる範囲が広くでき
る。さらに、シフト演算回路２−３を除算回路に置換え
ると、■（の値をさらに細かく設定できる。

次に、ファジィデータの入力について説明する。

今まで説明してきたデジタルファジィ回路は、コントロ
ーラとして使用することを前提としていたため、その入
力は確定値であった。このデジタルファジィ回路をエキ
スパー１・システムなどに応用する場合には、入力とし
てあいまいな（ファジィ）データを扱わなければならな
い。

あいまいなデータは、前述したようにメンバシップ関数
として表される。いま、ファジィ１１ト論回路の入力と
して、ある１つのあいまいな入力Ｂｉｎ（メンバシップ
関数）を考えるとき、ファジィルールにおける前件部メ
ンバシップ関数Ａと入力Ｂｉｎとの関係は第３図に示す
ようになり、入力Ｂｉｎに対する前件部メンバシップ関
数のメンバシップ値（ルールの適合度）は、ＡとＢｌｎ
の２つの関数の交点により、第３図に示すようにωとし
て求められる。

以下に、デジタルファジィ推論回路におけるファジィデ
ータの入力の具体的な実現方法について説明する。今ま
でに説明してきたデジタルファジィ回路は、パイナリデ
ー夕であるＸ１をその入力としており、また、ファジィ
ルールのメンバシップ関数は、パラメータの設定という
手段により、簡単に定義を行なうことができた。これら
の利点を継承したファジィデータ入力の方法について説
明する。

第３図において、２つの関数ＡとＢ１ｎの交点からωを
求めるには、まず初めに交点の横軸（Ｘ輔）方向の値Ｘ
ｃを求め、このＸｃをデジタルファジィ回路の入力デー
タＸ１として供給すれば、後は前述したような推論回路
のプロセスにより推論結果を得ることができる。ここで
、ファジィデータＢｉｎをどのように表現するかが問題
となるが、これはデジタルファジィ回路のファジィルー
ルにおけるメンバシップ関数と同様に、メンバシップ値
が最大値を示す入力Ｘｏとメンバシップ値の傾きＫとに
より与えればよい。

第４図に示すように、ファジィルールの前件部メンバシ
ップ関数の定義パラメータをＸｏ，ＩＣ、ファジィデー
タＢｉｎのパラメータをＸｏｂ，Ｋｂとすれば、Ｘｃは
次式により近似的に与えられる。

Ｘｏｂ＞Ｘｏにおいて、 Ｘｃ −Ｘｏ　＋［Ｉ　Ｘｏｂ−Ｘｏ Ｘ　　ＩＫｂ　／　（Ｋ＋Ｋｂ　）　ｌ　］　　　・・
・（ｌＯ）Ｘｏｂ＜Ｘｏにおいて、 Ｘｅ −　Ｘｏｂ＋　［　ｌ　Ｘｏｂ−　Ｘｏｘ　ＩＫ／　（
Ｋ＋Ｋｂ　）ｌ　］　　　　・・・（１１）Ｘｏｂ−Ｘ
ｏにおいて、 Ｘｅ　−　Ｘｏ　−　Ｘｏｂ　　　　　　　　−　（１
２）上記（１０）．　（１１）．　　（１２）式の演算
をデジタル回路で実現したファジィデータ演算回路７０
０を第１図に示す。このファジィデータ演算回路７００
は、Ｘｏ　，Ｘｏｂ，Ｋ，Ｋｂから第４図におけるＸｃ
を求め、前述したように構成されたデジタルファジィ回
路７１０へ供給している。なお、このファジィデータ演
算回路７００は、入力が複数存在する場合には、その入
力の数と一致した数だけ同等の回路が必要となる。

以下、第１図におけるファジィデータ演算回路７００を
詳細に説明する。減算回路７０１ではＸｏとＸｏｂの減
算を行ない、その演算結果Ｘｏｂ−Ｘｏ　ｌを乗算回路
７（Ｊ６へ出力している。

減算回路７０１におけるボロ−（ＢＷ）は、データセレ
クト回路７０２，７０４へ出力されている。

データセレクト回路７０２では、これを受けてＸｏｂ≧
ＸＯの場合にはＸｏを出力し、Ｘｏｂ＜Ｘｏの場合には
Ｘｏｂを出力する。また、データセレクト回路７０４で
は、Ｘｏｂ≧Ｘｏの場合にはＫｂを出力し、Ｘｏｂ＜Ｘ
ｏの場合にはＫを出力する。

一方、加算回路７０３ではＫ＋Ｋｂの演算を行ない、そ
の結果とＫｂまたはＫとから、除算回路７０５において
、ＫｂまたはＫを被除数として除算を行ない、演算結果
としてＫ　ｂ　／　Ｋ　＋　Ｋ　ｂまたはＫ　／　Ｋ　
＋　Ｋ　ｂを出力する。乗算回路７０６では、減算回路
７０１の出力と除算回路７０５の出力との乗算を行なう
ことにより、ｌＸｏｂ−ＸｏｌＸＫｂ／Ｋ＋Ｋｂ！たＧ
ｅｔ　ｌ　Ｘｏｌ＋−Ｘｏ　ｌ　ｘＫ／Ｋ十Ｋｂを出力
する。

加算回路７０７では、乗算回路７０６の出力とデータセ
レクト回路７０２の出力とを加算することにより、前記
（ｌＯ）式または（１１）式の右辺、すなわちＸｃを出
力する。なお、Ｘｏ，Ｋは、ファジィルールにおけるメ
ンバシップ関数の定義のためのパラメータであるので、
デジタルファジィ回路７１０へ供給される。

以上の説明は、ハードウェア（ファジィデータａ′ｎ回
路７００）による演算であるが、たとえば第２図に示す
ように、コンピュータ７１１とデジタルファジィ回路７
１０とを接続し、前記（１０），（１１）．　（１２）
式の演算をコンピュータ７１１内でソフトウエアで行な
うことにより、デジタルファジィ回路７１０には直接Ｘ
ｅを供給するようにしてもよい。

次に、ファジィ推論出力の利用について説明する。デジ
タルファジィ回路７１０により香られる推論結果は、そ
の重心をもって確定値として出力されることは前述した
通りである。エキスパートシステムなどの推論システム
では、場合により推論結果を次の推論の入力へ利用する
必要が生ずる。

ここでは、その推論結果の利用の考え方について概略を
説明する。

デジタルファジィ回路７１０が出力する確定値は、推論
結果の小心として求められるので、この小心と一致した
重心を持つ二等辺三角形のメンバシップ関数を想定し、
このメンバシップ関数をあいまいな入力として、第１図
のファジィデータ演算回路７００を介してデジタルファ
ジィ回路７１０へ入力すればよい。このとき、メンバシ
ップ関数は二等辺三角形なので、メンバシップ値ｕ　（
Ｘ）が最大値を示すＸの値、すなわちＸｏはデジタルフ
ァジィ回路７１０が出力したと確定値と一致することに
なる。一方、メンバシップ関数の傾きＫｒは、次の推論
の新たな入力として与えられることになる。これらの様
子は第７図（ａ）（ｂ）（ｃ）に示されている。

以下に、全体システムも含めたファジィ推論出力の利用
の具体例について説明する。ファジィ推論システムの構
成を第５図に示す。第５図から明らかなように、ファジ
ィ推論システムは、Ｎ個のファジィデータｆｌ，ｆ２，
・・・ｆＮおよびパラメータ選択信号７６０を出力する
コンピュータ７５０と、ファジィｔＩＥ論の演算を行な
うデジタルファジィ回路７１０と、ファジィルールを設
定するためのパラメータを複数記憶しているパラメータ
メモリ７５１と、ファジィデータを確定値に変換してデ
ジタルファジィ回路７１０に供給するファジィデータ演
算回路７００からなる。

パラメータメモリ７５１は、パラメータ選択信号７６０
により指示されるファジィルール設定のための複数のパ
ラメータ７６１を、時分割または同時にデジタルファジ
ィ回路７１０およびファジィデータ演算回路７００へ倶
給する。コンピュータ７５０から出力されたＮ個のファ
ジィデータｆｌ．ｆ２．・・・ｆＮは、それぞれ個別に
Ｎ個のフ７ジイデータ演算回路７００で、あいまいな値
（ファジィデータ）から確定値へ変換された後、デジタ
ルファジィ回路７１０へ供給される。デジタルファジィ
回路７１０では、パラメータと複数の入力データとから
ファジィ推論の演算を行ない、推論結果の重心を求めて
確定値７６２として出力する。コンピュータ７５０は、
この確定値７６２を取込み、その推論結果の確定値７６
２から新たにファジィデータを生成し、次の推論へと移
る。

なお、パラメータメモリ７５１は、コンピュータ７５０
内に置くことも可能であり、その場合の構成図は第６図
に示すようになる。

［発明の効果］ 以上詳述したように本発明によれば、ファジィ推論入力
値もあいまいな値としてパラメータで設定でき、推論速
度の高速化が図れるデジタルファジィ回路を提供できる
。

【図面の簡単な説明】

図は本発明の実施例を説明するためのもので、第１図は
ファジィデータ演算回路の構成図、第２図はファジィデ
ータ演算回路と同様な演算をコンピュータでソフトウエ
ア的に行なう場合の構成図、第３図はファジィルールに
おける前件部メンバシップ関数と入力との関係を示す図
、第４図は前件部メンバシップ関数の定義パラメータお
よびファジィデータのパラメータを説明する図、第５図
はファジィ推論システムの構成図、第６図はファジィ推
論システムの変形例を示す構成図、第７図はファジィ推
論出力の利用を説明するための図、第８図はデジタルフ
ァジィ回路の全体的な構成図、第９図はファジィ推論の
概要を説明する図、第１０図は一般的なメンバシップ関
数の波形を示す図、第１１図は直線で近似したメンバシ
ップ関数の波形を示す図、第１２図はメンバシップ関数
の定義を示す図、第１３図はメンバシップ関数定義回路
の第一例の構成図、第１４図はメンバシップ関数定義パ
ラメータと関数の形状との関係を示す図、第１５図はメ
ンバシップ関数の各種の形状を示す図、第１６図はメン
バシップ関数定義回路の第二例の構成図、第１７図は第
１６図を更に詳細に示す構成図、第１８図は４ビット全
加算器の構成図、第１９図は１ビット全加算器の構成図
、第２０図は１ビット全加算器の動作を示す図、第２１
図ないし第２３図は減算回路の動作を説明する図、第２
４図は１ビット半加算器の構成図、第２５図は１ビット
半加算器の動作を示す図、第２６図は乗算回路の動作を
説明する図、第２７図は最小値演算回路の第一例の構成
図、第２８図はデジタルコンパレータの動作を説明する
図、第２９図は最小値演算回路の第二例の構成図、第３
０図はオーブンドレイン出力のノン・インバティング・
バッファ回路の構成図、第３１図はオーブンコレクタ出
力のノン・インバーティング・バッファ回路の構成図、
第３２図は第２９図に示した最小値演算回路の動作を説
明する図、第３３図は後件部メンバシップ関数の形状を
示す図、第３４図は後件部メンバシップ関数のアドレス
を示す図、第３５図は後件部メンバシップ関数定義回路
の構成図、第３６図は加減算回路の構成図、第３７図は
シフト演算回路の横成図、第３８図はシフトａ算回路の
動作を示す図、第３９図は後件部メンバシップ関数定義
回路の動作を示す図、第４０図はメンバシップ関数合成
回路の構成図、第４１図はアドレスセレクタ回路の構成
図、第４２図はアドレスセレクタ回路の動作を示す図、
第４３図は最大値演算回路の第一例の描成図、第４４図
は最大値演算回路の第二例の構成図、第４５図はオーブ
ンドレイン出力のインバーティング・バッファ回路の構
成図、第４６図はオーブンコレクタ出力のインバーティ
ング・バッファ回路の構成図、第４７図は第４４図に示
した最大値演算回路の動作を説明する図、第４８図はメ
ンバシップ関数合成回路により得られたファジィ推論結
果を示す図、第４９図は重心演算の原理を示す図、第５
０図は重心演算回路の構成図、第５１図は重心演算のた
めの分母を求める演算回路の構成図、第５２図は重心演
算のための分子を求める演算回路の構成図、第５３図は
重心演算回路における除算回路の構成図、第５４図は除
算回路における減算マルチブレクサ回路の構成図、第５
５図はアドレス分割を示す図、第５６図は第５３図に示
した除算回路の動作を説明する図、第５７図はメンバシ
ップ関数定義回路の変形例を示す構成図である。 ＦＺ−１，ＦＺ−２−７ｙジイＩｆ４：論ｋ！１路、９
１０・・・メンバシップ関数定義回路、９２０・・・最
小値演算回路、９３０・・・後件部メンバシップ関数定
義回路、９４０・・・メンバシップ関数合成回路（最大
値演算回路）　９５０・・・重心演算回路、７００・・
・ファジィデータ演算回路、７１０・・・デジタルファ
ジィ回路、７１１，７５０・・・コンピュータ、７５１
・・・パラメータメモリ、７６ｏ・・・パラメータ選択
信号、７６１・・・パラメータ、７６２・・・確定値出
力（推論結果の重心）。

Claims (3)

【特許請求の範囲】
1. （１）ファジィ推論を行なうデジタルファジィ回路にお
   いて、 あいまいな入力値を入力メンバシップ関数として入力す
   るデータ入力手段と、 このデータ入力手段で入力されたあいまいな入力値とフ
   ァジィルールの前件部メンバシップ関数とから、前記あ
   いまいな入力値を確定入力値に変換する変換手段と を具備したことを特徴とするデジタルファジィ回路。
2. （２）前記入力メンバシップ関数は、変曲点と傾きとか
   らなるパラメータで与えられることを特徴とする請求項
   １記載のデジタルファジィ回路。
3. （３）メンバシップ関数をバイナリコードのパラメータ
   で設定するデジタルファジィ回路を有するファジィシス
   テムにおいて、 前記デジタルファジィ回路の出力結果に応じて前記パラ
   メータを再設定するとともに、前記デジタルファジィ回
   路に入力データを与えるコンピュータを具備したことを
   特徴とするファジィシステム。